KR102182058B1 - 저온 다결정 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

개시된 반도체 소자의 제조 방법:은 기판 상에 절연물질로 된 버퍼층을 형성하는 단계; 버퍼층 위에 NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H, NixSiy, NixGey 으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질로 된 종자층을 형성하는 종자층 형성 단계; 종자층 위에 비정질 실리콘층을 형성 하는 실리콘층 형성 단계; 그리고 상기 비정질 실리콘층을 열처리하여 Ni의 촉매작용에 의해 상기 비정질 실리콘층을 결정화하는 결정화 단계;를 포함한다.

Description

저온 다결정 반도체 소자 및 그 제조 방법{Low temperature poly-Si Semiconductor Device and method thereof}
본 발명은 다결정 MOS 소자 및 그 제조 방법에 관한 것으로 상세하게는 LTPS TFT를 이용하는 CMOS 에 관한 것이다.
스마트폰 등의 모바일 디바이스에 많이 사용되는 AM-OLED 디스플레이의 화소 스위치 소자로는 높은 이동도(mobility)와 높은 신뢰도(reliability)를 가지는 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)가 적합하다.
LTPS TFT의 제조에는 실리콘의 결정화 위해 ELA (Excimer Laser Annealing)가 주로 적용 된다. 이러한 LTPS TFT는 높은 이동도와 높은 신뢰도를 가지는 반면에, 대량의 TFT들이 배열되는 대면적 디스플레이에서 일정 수준의 결정립 균일성(crystal grain uniformity) 유지가 어렵다.
LTPS 기술에서 많이 연구된 MIC, MILC 기술은 Ni 원소의 오염 문제와 소자의 누설전류를 유발 하는 관계로 실제 제품에는 활용하지 못하고 있다. ELA 기술은 고가장비와 높은 공정 비용의 문제를 수반하나, 금속 촉매를 이용하는 MIC(Metal Induced Crystallization), MILC(Metal Induced Lateral Crystallization) 방법 등은 비용면에서 저렴하지만 폴리실리콘 박막의 낮은 품질에 문제가 있다.
본 발명은 적은 공정비용으로 양질의 다결정실리콘 박막을 형성할 수 있는반도체 소자 및 그 제조 방법을 제시한다.
본 발명은 효과적으로 LTPS를 형성하여 대면적화에 유리한 LTPS 반도체 소자 및 그 제조 방법을 제시한다.
본 발명에 따른 LTPS 반도체 소자의 제조방법은 NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H, NixSiy, NixGey 으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질로 된 박막을 종자로 하여 LTPS를 형성한다.
본 발명에 따른 반도체 소자의 제조 방법:은
기판 상에 절연물질로 된 버퍼층을 형성하는 단계;
버퍼층 위에 NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H, NixSiy, NixGey 으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질로 된 종자층을 형성하는 종자층 형성 단계;
종자층 위에 비정질 실리콘층을 형성 하는 실리콘층 형성 단계; 그리고
상기 비정질 실리콘층을 열처리하여 Ni의 촉매작용에 의해 상기 비정질 실리콘층을 결정화하는 결정화 단계;를 포함한다.
바람직한 실시 예에 따르면, 상기 종자층 형성 단계와 실리콘층 형성단계 사이에 절연물질로 된 촉매반응 조절층을 형성하는 단계를 더 포함할 수 있다.
바람직한 실시 예에 따르면, 상기 실리콘층 형성 단계:는
상기 버퍼층에 채널 형성용 비정질 진성 실리콘층을 형성하는 단계;
상기 비정질 진성 실리콘층 위에 소스/드레인 형성용 비진성 실리콘층을 형성하는 단계; 그리고
상기 비진성 실리콘층 위에 메탈층을 형성하는 단계;를 포함할 수 있다.
바람직한 실시 예에 따르면, 상기 비진성 실리콘층은 반도체 채널 형성용 비정질 실리콘층에 접하는 제1비진성 실리콘층은 제2비진성 실리콘층에 비해 낮은 도핑 농도를 가질 수 있다.
바람직한 실시 예에 따르면, 상기 결정화 단계 후에 메탈층과 비진성 실리콘층을 패터닝하여 상기 진성 실리콘층에 대응하는 소스전극과 드레인전극을 형성하는 패터닝 단계;를 더 포함할 수 있다.
바람직한 실시 예에 따르면, 상기 패터닝 단계:는
상기 메탈층과 제2 비진성 실리콘층을 패터닝하여, 상기 소스전극과 드레인전극의 사이의 채널영역으로 상기 제1 비진성 실리콘층을 노출시키는 단계;
상기 소스전극과 그 하부의 제2 비진성 실리콘층의 내측면과 상기 드레인 전극과 그 하부의 제2 비진성 실리콘층의 내측면에 스페이서를 형성하되, 스페이스의 하부가 제1 비진성 실리콘층을 소정폭 덮도록 하는 스페이서 형성단계; 그리고
상기 스페이서에 덮이지 않은 제1 비진성 실리콘층을 부분적으로 에칭하는 단계;를 더 포함할 수 있다.
바람직한 실시 예에 따르면, 상기 비진성 실리콘층에 PMOS 영역과 NMOS 영역을 구획하고,
상기 실리콘층 형성 단계:는
상기 PMOS 영역에는 p형 비진성 실리콘층 및 그 위의 메탈층을 형성하고, 그리고 상기 NMOS 영역에는 n형 비진성 실리콘층 및 그 위의 메탈층을 형성할 수 있다.
바람직한 실시 예에 따른 반도체 소자:는
기판;
상기 기판 위에 형성되는 버퍼층;
상기 버퍼층 위에 형성되는 진성 다결정 실리콘에 의한 채널층;
상기 다결정 실리콘층의 양측 위에 형성되는 비진성 실리콘에 의한 다결정소스와 드레인;
상기 소스와 드레인 위에 형성되는 소스 전극 및 드레인 전극;
상기 채널층에 대응하는 게이트 전극;
상기 소스와 소스 전극 사이 및 드레인과 드레인 전극 사이에 위치하는NiSi2 컨택층;을 포함한다.
바람직한 실시 예에 따르면, . 상기 비진성 다결정 소스와 드레인:은
상기 채널층의 양측에 위에 접촉되는 제1 비진성 실리콘층; 그리고
제1비진성 실리콘층의 위에 마련되는 제2 비진성 실리콘층을 포함하고,
상기 양 제1비진성 실리콘층은 상기 게이트 측으로 제2 비진성 실리콘층에 비해 연장되어 LDD((Lightly Doped Drain)를 형성할 수 있다.
바람직한 실시 예에 따르면, 상기 기판에 PMOS 영역과 NMOS 영역이 구획되어 있고, 상기 PMOS 영역에는 p형 비진성 실리콘층에 의한 소스와 드레인을 포함하는P형 TFT가 형성되고, NMOS 영역에는 n형 비진성 실리콘층에 의한 소스와 드레인을 포함하는 n형 TFT가 마련되어 있을 수 있다.
본 발명은 고품질 (111) 우선 배향된 LTPS를 얻을 수 있으며, Ni의 오염 문제가 무시할 수 있을 정도로 적다. NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H, NixSiy, NixGey 으로 이루어지는 그룹에서 선택된 적어도 하나의 물질로된 비정질 박막 종자층으로 a-Si 박막을 결정화 유도하였을 때 Ni은 박막표면으로 석출되어 TFT 채널에 남아 있지 않다. LTPS의 결정화도가 98%이상으로 높고 표면 RMS가 작고 입자 균일도가 높으며 대면적 확장이 가능하고 제조비용이 낮으며 생산성이 높다. 그리고 본 발명은 전통적인 LTPS 반도체 소자의 제조 방법에 비해 포토리소그래피(photolithographic) 공정을 적어도 2단계 감소시킬 수 있다. 또한, 소스 드레인의 활성화가, 기존의 소스 드레인 도핑 공정을 위한 이온 주입(ion implant)가 없이 실리콘 채널 결정화시 동시에 이루어지며, 특히 a-Si TFT 의 양산 공정을 겸할 수 있어서 제조 시설의 공유화가 가능하다.
도1a 내지 도1j는 본 발명에 따른 반도체 소자의 제조 공정 단계를 예시한다.
도2a 내지 도2k는 본 발명에 따른 CMOS 소자의 제조 공정 단계를 예시한다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정 되는 것으로 해석되어서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공 되어는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시 예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다. 또한 "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
이하, 첨부된 도면을 참조하면서, 바람직한 실시 예에 MOS FET 및 이를 적용하는 CMOS(complementary metal-oxide semiconductor)의 제조 방법을 상세히 설명한다. 이하의 설명에서 실리콘을 트랜지스터의 채널물질로서 언급되나, 바람직한 다른 실시 예에 따르면 실리콘 외에 게르마늄 등의 다른 반도체 물질도 대체 물질로 적용 가능하다.
도1은 본 발명에 따른 MOS FET(Metal Oxide Silicon Field Effect Transistor)의 제조 공정 중, 주요 공정을 개략적으로 보인다.
도1a에 도시된 바와 같이, 기판(10)에 절연물질로 버퍼층(11)을 형성한다. 버퍼층(11)의 하부에는 선행 공정에서 형성된 전자 소자 구조물이 존재할 수 있다. 상기 기판(10)은 유리 기판 또는 프라스틱 기판일 수 있다. 버퍼층(11)은 반도체 소자의 제조에 사용되는 절연물질로 형성될 수 있으며, 예를 들어 SiO2, SiNx, SiONx 또는 AlOx 중의 어느 하나로 형성될 수 있다.
도1b에 도시된 바와 같이, 상기 버퍼층(20) 위에 비정질 종자층(seed layer, 12)을 수 나노미터의 두께로 형성한다. 종자층(12)의 형성에는 ALD(atomic layer deposition) 방법이 적용될 수 있으며, 종차층의 구성 물질은 NiCxOy, NiNxOy, NiCxNyOz 중의 어느 하나, 또는 수소(H)가 함유된 NiCxOy:H, NiNxOy:H, NiCxNyOz:H 중의 어느 하나이다. 그 외에 종자층의 물질로는 NixSiy 또는 NixGey 로 형성될 수 도 있다.
도1c에 도시된 바와 같이, 상기 종자층(12) 위에 진성 a-Si를 증착하여 진성 실리콘층(13)을 형성한다. 이때의 진성 실리콘층(13)의 두께는 50~150nm 의 범위로 조절할 수 있다. 여기에서, 선택적인 요소로서 상기 종자층(12)과 실리콘층(13)의 사이에는, 종자층(12)과 실리콘층(13)의 직접 접촉에 따른 Ni 촉매물질과 실리콘 간의 격렬한 반응을 억제 또는 조절하는 촉매반응 조절층(12a)을 형성할 수 있다. 이 촉매반응 조절층(12a)은 상기 실리콘층(13)을 형성하기 전에 Ni 촉매물질의 투과가 가능한 수 옹스트롱에서 수 나노미터의 두께로 형성할 수 있다. 이러한 촉매 조절층(12a)의 최대 두께는 Ni 촉매물질이 그 상부의 실리콘층(13)으로 통과할 수 있는 정도로 한정한다. 이러한 촉매반응 조절층은 SiO2, SiNx, SiONx 또는 AlOx 등과 같은 일반적인 절연물질로 형성될 수 있다.
도1d에 도시된 바와 같이, 상기 진성 실리콘층(13) 위에 p 타입 또는 n 타입의 불순물(dopant)가 도핑된 비진성 실리콘 (doped or non-intrinsic silicon layer, 14)과 메탈층(15)을 순차적으로 적층한다. 상기 불순물 중 p형 불순물은 B, Al, Ga, In 으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하며, n형 불순물은 P, Sb, As 으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함한다.
여기에서 비진성 실리콘층(14)은 p형 또는 n형 불순물이 소정 농도로 도핑된 단일층(single layer)으로 형성될 수 있으며, 본 실시 예에 따르면, 도핑 농도를 달리하는 두 개의 제1, 제2 비진성 실리콘층(14a, 14b)을 포함할 수 있다. 예를 들어, 진성 실리콘층(13)에 접촉된 제1비진성 실리콘층의 도핑 농도는 그 위의 제2 비진성 실리콘층(14b)에 비해 낮으며, 이들 비진성 실리콘층(14a, 14b)은 향후 열처리 과정에서 다결정 실리콘으로 결정화된다. 한편, 상기 메탈층(15)은 단일층 또는 복층의 구조를 가질 수 있으며, 본 실시예에 따르면 상기 메탈층(15)은 TiN/Al/TiN 의 적층 구조를 가지는 샌드위치구조를 가질 수 있다.
이와 같이 메탈층(15)이 완성된 후에는 트랜지스터 영역, 특히 기판에 전면적으로 형성된 진성 실리콘층을 패터닝하여 TFT의 채널로 사용될 a-Si 아일랜드를 형성한다.
도1e에 도시된 바와 같이, 열처리를 통해서 MIC(Metal Induced Crystallization)를 진행한다. 이러한 열처리에 따르면 종자층(12) 위의 비정질 실리콘층(13)의 a-Si가 결정화되며 이를 통해 (111) 방향으로 배향된 poly-Si 에 의한 실리콘층(13) 얻게 된다. 이 과정에서 종자층(12)의 니켈(Ni)과 실리콘(Si)과 반응하여 NiSi2 가 생성되며, 이는 실리콘층(13)을 지난 최상부의 비진성 실리콘층(14)에 도달하여 비진성 실리콘층(14)과 메탈층(15)간의 컨택층(12')을 형성하며, 결정화가 완료된 후 니켈은 실리콘층 바깥으로 석출이 된다. 또한 MIC 과정에서, 비진성 실리콘층(14)도 같이 결정화되며, 이 부분의 불순물이 활성화되어 전도성 영역을 형성한다.
이러한 바람직한 실시 예에 따르면, 기존의 이온 주입(ion implant)에 의존했던 소스/드레인의 도핑이 이온 주입이라는 별도의 과정이 없이 비진성 실리콘층(14)의 증착 및 MIC 과정을 통해서 이루어질 수 있게 된다. 현 단계에서는 아직 소스와 드레인으로 아직 분리 형성되지 않은 상태이며, 향후 비진성 실리콘층의 패터닝 과정을 통해서 소스(S)와 드레인(D)이 얻어진다.
도1f에 도시된 바와 같이, 포토리소그래피 법을 이용하여 메탈층(15)과 그 하부의 제2비진성 실리콘층(14b)를 패터닝하여 실리콘 반도체 채널 영역(C) 양측의 소스(S)와 드레인(D) 및 이에 대응하는 소스 전극(15a) 및 드레인 전극(15b)을 형성한다. 이러한 패터닝에 따르면, 상기 채널 영역(C)의 표면에 진성 실리콘층(13)을 덮고 있는 제1 비진성 실리콘층(14a)이 부분적으로 노출된다.
여기에서 제2 비진성 실리콘층(14b)에 덮이지 않은 제1 비진성 실리콘층(14a)의확장 영역은 제2 비진성 실리콘층(14b)에 비해 도전성이 떨어지는 LDD(Lightly Doped Drain)에 해당한다.
도1g에 도시된 바와 같이, 상기 진성 실리콘층(13)의 양측 위에 소정 높이로 형성되는 소스 전극(15a)과 드레인 전극(15b)의 서로 대향하는 측면에 제1 비진성 실리콘층(14a) 위를 커버하는 스페이서(16)를 형성한다. 이 스페이서(16)는 상기 소스 전극(15a) 및 드레인 전극(15b)의 측면뿐 아니라 그 하부의 제2비진성 실리콘층(14b)의 측면에도 형성되며, 그 하단부는 제1비진성 실리콘층(14a)의 표면을 덮는다. 이러한 스페이서(16)는 SiO2 혹은 SiNx등의 절연물질로 형성될 수 있으며, 이와 같이 LDD 영역을 덮는 스페이서(16)는 SiO2 혹은 SiNx의 전면 증착 및 에치백(etch back) 과정을 통해 얻을 수 있다.
도1h에 도시된 바와 같이, 상기 소스 전극(15a)과 드레인 전극(15b)의 사이에서 스페이서(16)에 덮이지 않은 제1 비진성 실리콘층(14a)을 부분적으로 제거한다. 이러한 에칭 과정을 통해 스페이서(16)의 하부에 LDD 영역에 해당하는 제1 비진성 실리콘층(14a)의 확장부분(14a')이 위치한다.
도1i에 도시된 바와 같이, 상기 소스 전극(15a)과 드레인 전극(15b)의 위에와이들 사이에 노출된 진성 실리콘층(13) 위에 게이트 절연층(17) 를 전면 형성하고, 그리고 소스 전극(15a)과 드레인 전극(15b)의 사이의 채널 영역에 게이트 전극(18)을 형성한다.
여기에서 게이트 절연층(17)은 SiNx, SiO2, AlOx 또는 HfOx, 중의 어느 하나의 물질로 형성될 수 있다. 상기 게이트 전극(18)은 MoW 의 전면 증착 및 패터닝에 의해 얻을 수 있다.
도1j에 도시된 바와 같이, 상기 게이트 전극(18) 위에 컨택홀(19a)을 가지는 ILD 층(inter layer dielectric layer, 19)를 형성하고, ILD층(19) 위에 컨택홀(19a)을 통해 상기 소스 전극(15a), 드레인 전극(15b) 및 게이트 전극(18)에 각각 연결되는 전극 패드(Ps, Pg, Pd)를 형성한다.
위에서 설명된 과정은 바람직한 실시예의 이해를 돕기 위하여 완전한 MOS 의 제조방법을 설명하지 않고 주요 부분만 설명되었다.
이하, 첨부된 도2a 내지 도2i를 참고하면서, 디스플레이용 CMOS의 제조 방법의 일 실시 예를 설명한다.
도2a에 도시된 바와 같이, PMOS 영역과 NMOS 영역이 정의(구획)되어 있는 기판(20) 위에 버퍼층(21)과 비정질 종자층(22)을 순차적으로 형성한다. . 버퍼층(21)은 SiO2, SiNx, SiONx 또는 AlOx 중의 어느 하나로 형성될 수 있다.
상기 종자층(seed layer, 12)을 수 나노미터의 두께로 형성한다. 종자층(12)의 형성에는 써멀 ALD(theremal atomic layer deposition), 또는 PE-ALD(plasma enhanced thermal atomic layer deposition)) 또는 펄스 PECVD(pulsed plasma enhanced chemical vapor deposition) 등을 이용할 수 있다. 종자층의 구성 물질은 NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H, NixSiy, NixGey 으로 이루어지는 그룹에서 선택된 적어도 어느 하나이다. 상기 종자층 물질은 기존의 NiOx 에 비해 낮은 온도에서 실리콘의 결정화를 유도하여 양질의 다결정 실리콘을 얻을 수 있도록 한다.
도2b에 도시된 바와 같이 상기 종자층(22) 위에, 트랜지스터의 채널로 사용될 진성 실리콘층(23)을 비정질 실리콘으로 형성한다. 이때에 진성 실리콘층(23)의 두께는 50nm ~ 150nm 이다. 여기에서 전술한 바와 같은 촉매반응 조절층(22a)이 선택적으로 형성될 수 있다. 즉, 촉매반응 조절층(22a)은 선택적인 요소로이며 상기 실리콘층(13)을 형성하기 전에 먼저 형성될 수 있다. 이러한 촉매반응 조절층은 SiO2, SiNx, SiONx 또는 AlOx 등과 같은 일반적인 절연물질로 형성될 수 있다.
도2c에 도시된 바와 같이, 상기 진성 실리콘층(23) 위에 p형 불순물을 포함하는 p형 비진성 실리콘층(24)와 제1메탈층(25)을 순차 형성한다. 이때에 비진성 실리콘층(24)은 도핑 농도를 달리하는 다수의 층으로 형성될 수 있으며,
본 실시 예에서는 p형 비진성 실리콘층(24)은 제1비진성 실리콘층(24a)과 그 위의 제2비진성 실리콘층(24b)을 포함한다. 상기 제2비진성 실리콘층(24a)의 도핑 농도는 제1비진성 실리콘층(24a)에 비해 상대적으로 높다. 상기 제1메탈층(25)은 동종 또는 이종의 레이어가 적층된 복충 구조를 가질 수 있으며, 본 실시 예에 따르면 상기 제1메탈층(25)은 TiN/Al/TiN의 적층 구조를 가지는 샌드위치 구조를 가질 수 있다.
도2d에 도시된 바와 같이, 상기 제1메탈층(25)으로부터 p형 비진성 실리콘층(24)을 패터닝한다. 이때에, PMOS 영역만 남기고 나머지 영역에서 제1메탈층(25)으로부터 p형 비진성 실리콘층(24)을 에칭에 의해 제거한다. 이를 위하여 구체적으로 한 예를 들면, 보호되어야 할 PMOS 영역을 포토레지스트 등의 마스크층으로 덮고 에칭을 수행하여 NMOS 영역을 포함하는 PMOS 영역 바깥 부분의 p형 비진성 실리콘층(24)과 제1메탈층(25)을 제거한다.
이와 같은 선택적 에칭 후, 크리닝을 실시하고 이에 이어 다음의 NMOS 영역의 n형 비진성 실리콘층(26) 및 이 위의 제2메탈층(27)을 포함하는 적층 구조물을 NMOS 영역의 진성 실리콘층(23) 위에 형성한다.
도2e에 도시된 바와 같이, 상기 PMOS 영역 외의 NMOS 영역에 n형 비진성 실리콘층(26) 및 제2메탈층(27)을 형성한다. 이러한 과정은 비진성 실리콘물질 및 메탈의 전면 증착 및 NMOS 영역을 제외한 부분의 n형 비진성 실리콘 및 그 위의 메탈의 제거의 과정을 포함한다.
도2f에 도시된 바와 같이, 이와 같은 과정에서 얻어진 PMOS 영역과 NMOS 영역 각각에 P형 TFT 및 N형 TFT의 제조를 위한 적층 구조물을 패터닝 하여, 비정질의 진성 실리콘층(23)로부터 p형 TFT 및 n형 TFT의 채널로 사용될 실리콘 아일랜드(23a, 23b)를 형성한다.
도2g에 도시된 바와 같이, 열처리에 의해 MIC를 진행하여 실리콘 아일랜드(23a, 23b)로부터 (111) 배향된 다결정 실리콘 아일랜드(23a, 24b')를 형성한다. 이 과정에서 진성 실리콘 뿐 아니라 비진성 실리콘도 모두 결정화된다. 이러한 결정화에 따르면, 진성 실리콘층(23)의 하부에 존재하던 촉매층의 Ni이 Si와 반응하여 NiSi2를 형성하며, 이것은 실리콘층의 최상부로 올라가서 제1, 제2메탈층(25, 26)에 접촉함으로써 실리콘과 금속 간의 컨택층으로서의 기능을 가지게 된다.
본 실시예에서 열처리는 통상의 퍼니스(furnace)에서 진행할 수 있고 나아가서는 전자기장이 가해지는 퍼니스에서 진행될 수도 있다.
도2h에 도시된 바와 같이 상기 제1, 제2메탈층(25, 27)을 패터닝하여 PMOS영역과 NMOS 영역에 소스전극(25a, 27a)과 드레인전극(25b, 27b)을 형성하고, 그 사이의 채널(C)영역의 하부에 제1비진성 실리콘층(24a, 26a)을 노출시킨다.
상기 진성 실리콘층(23)의 양측 위에 소스 영역(S)와 드레인 영역(D)에 소정 높이로 형성되는 소스 전극(25a, 27a)과 드레인 전극(25b, 27b)의 서로 대향하는 측면에 제1 비진성 실리콘층(24a, 26a) 위를 커버하는 스페이서(29)를 형성한다. 이 스페이서(29)는 상기 소스 전극(25a, 27b) 및 드레인 전극(25b, 27b)의 측면뿐 아니라 그 하부의 제2비진성 실리콘층(24b, 26b)의 측면에도 형성되며, 그 하단부는 LDD영역을 제공하는 제1비진성 실리콘층(24a, 27a)의 표면을 소정폭 덮는다. 이러한 스페이서(29)는 SiO2 (혹은 SiNx)등의 절연물질로 형성될 수 있으며, 이와 같이 LDD 영역을 덮는 스페이서(29)는 SiO2(혹은 SiNx)의 전면 증착 및 에치백(etch back) 과정을 통해 얻을 수 있다.
도2i에 도시된 바와 같이, 상기 스페이서(29)에 덮이지 않은 제1비진성 실리콘층(24a, 26a)를 제거하여 그 하부에 다결정 실리콘 아일랜드(23a', 23b')의 표면을 노출시킨다. 여기에서는 상기 소스 전극(25a, 27b), 드레인 전극(25b, 27b) 및 스페이서(29)를 마스크로 이용하는 자기정렬(Self Align) 에칭법에 의해 상기 다결정 실리콘 아일랜드(23a', 23b')의 표면이 노출된다.
도2j에 도시된 바와 같이, 상기 PMOS 영역과, NMOS 영역 전체에 게이트 절연층(30) 를 형성하고, 그리고 각 영역의 채널 영역에 게이트 메탈(31)를 형성한다.
여기에서 게이트 절연층은 SiNx, SiO2, AlOx 또는 HfOx, 중의 어느 하나의 물질로 형성될 수 있다. 상기 게이트 전극은 MoW 의 전면 증착 및 패터닝에 의해 얻을 수 있다.
도2k에 도시된 바와 같이 소스전극, 드레인전극 및 게이트 전극으로 통하는컨택홀(32a)을 가지는 ILD층(32)을 형성하고, 여기에 금속 패드(33s, 33g, 33d)(34s, 34g, 34d))를 형성하여 PMOS TFT와 NMOS TFT를 가지는 CMOS 를 완성한다. 이 이후에는 이들 CMOS가 적용되는 장치의 추가적 요소의 형성 과정이 진행될 수 있다.
위의 과정에서 진성 비정질 실리콘과 n 형 또는 p 형 불순물을 포함하는 비진성 실리콘층 각각은 독립된 클러스터 챔버(cluster chamber)에서 증착할 수 있다.
상기 소스/드레인 전극 물질과 게이트 전극 물질은 소자의 임계전압(Vth) 제어와 관련이 있어 적절하게 조합이 필요하다. 그리고, 제1비진성 시리콘층에 의한 LDD는 누설 전류 제어와 Vth 제어와 관련되며, 이에 의해 LDD 형성 여부가 결정 될 수 있고, 예를 들어 PMOS에는 LDD가 형성되지 않을 수 있다.
상기와 같은 본 발명에 따른 LTPS TFT 및 이를 적용하는 CMOS의 제조 방법은 기본적으로 비정질 Ni계 산화물을 촉매로 이용하여 결정화를 진행한다. 이를 위한 Ni계 산화물로된 종자층으로는 NiOx 외에, NiCxOy, NiNxOy, NiCxNyOz 중의 어느 하나, 또는 수소(H)가 함유된 NiCxOy:H, NiNxOy:H, NiCxNyOz:H 중의 어느 하나가 적용될 수 있다. 또한, 종자층으로 NixSiy 또는 NixGey로 형성할 수 도 있다.
이러한 과정을 통해서 유리기판 또는 플라스틱 기판 위에 (111) 배향된 LTPS TFT를 얻을 수 있고, 이를 이용하여 CMOS도 형성할 수 있게 된다.
또한, 다결정 실리콘 채널을 형성함에 있어서, 실리콘 채널을 위한 진성 실리콘층과 소스 및 드레인을 위한 비진성 실리콘, 즉 n형 도펀트 또는 p형 도펀트를 함유하는 실리콘을 형성함으로써 기존에 수행되던 별도의 이온주입 과정이 없이 MIC 과정에서 진성 실리콘의 결정화와 동시에 비진성 실리콘에 의한 소스 및 드레인의 결정화 및 활성화가 이루어지게 된다.
또한, 소스와 드레인을 형성하는 비진성 실리콘을 다층으로 형성하되, 실리콘 채널에 컨택하는 제1비진성 실리콘층의 도펀트 농도를 그 위의 제2비진성 실리콘의 도펀트 농도에 비해 낮게 하며, 이때에 제2비진성 실리콘층에 비해 제1비진성 실리콘층을 채널의 중앙에 가깝게 연장시킴으로써 낮은 전도성을 가지는 LDD를 구현할 수 있게 된다.
본 발명의 실시 예에 따른 반도체 소자 제조 방법은 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다

Claims (10)

  1. 기판 상에 절연물질로 된 버퍼층을 형성하는 단계;
    버퍼층 위에 NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H, NixSiy, NixGey 으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질로 된 종자층을 형성하는 종자층 형성 단계;
    상기 종자층 위에 채널 형성용 비정질 진성 실리콘층을 형성하는 진성 실리콘층 형성 단계;
    상기 진성 실리콘층 위에 소스/드레인 형성용 비정질 비진성 실리콘층을 형성 하는 비진성 실리콘층 형성 단계;
    상기 비진성 실리콘층 위에 메탈층을 형성하는 단계;
    Ni의 촉매작용을 이용한 MIC(Metal Induced Crystallization)에 의해, 상기 채널형성용 진성 실리콘층과 소스/드레인 형성용 비진성 실리콘층을 결정화하는 결정화 단계; 그리고
    메탈층과 비진성 실리콘층을 패터닝하여 상기 진성 실리콘층에 대응하는 소스전극과 드레인전극을 형성하는 패터닝 단계;를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 종자층 형성 단계와 실리콘층 형성단계 사이에 촉매반응 조절층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 비진성 실리콘층은 반도체 채널 형성용 진성 실리콘층에 접하는 제1비진성 실리콘층과 그 위의 제2비진성 실리콘층을 포함하고, 상기 제1비진성 실리콘층은 제2비진성 실리콘층에 비해 낮은 도핑 농도를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 삭제
  6. 제4항에 있어서,
    상기 패터닝 단계:는
    상기 메탈층과 제2 비진성 실리콘층을 패터닝하여, 상기 소스전극과 드레인전극의 사이의 채널영역으로 상기 제1 비진성 실리콘층을 노출시키는 단계;
    상기 소스전극과 그 하부의 제2 비진성 실리콘층의 내측면과 상기 드레인 전극과 그 하부의 제2 비진성 실리콘층의 내측면에 절연성 스페이서를 형성하되, 스페이스의 하부가 제1 비진성 실리콘층을 소정폭 덮도록 하는 스페이서 형성단계; 그리고
    상기 스페이서에 덮이지 않은 제1 비진성 실리콘층을 부분적으로 에칭하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항, 제2항, 제4항 또는 제6항 중의 어느 한 항에 있어서,
    상기 비진성 실리콘층에 PMOS 영역과 NMOS 영역을 구획하고,
    상기 PMOS 영역에는 p형 비진성 실리콘층 및 그 위의 메탈층을 형성하고, 그리고 상기 NMOS 영역에는 n형 비진성 실리콘층 및 그 위의 메탈층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항, 제4항 중의 어느 하나의 제조 방법에 의해 제조된 반도체 소자에 있어서,
    기판;
    상기 기판 위에 형성되는 버퍼층;
    상기 버퍼층 위에 형성되는 진성 다결정 실리콘에 의한 채널층;
    상기 다결정 실리콘층의 양측 위에 형성되는 비진성 실리콘에 의한 다결정소스와 드레인;
    상기 소스와 드레인 위에 형성되는 소스 전극 및 드레인 전극;
    상기 채널층에 대응하는 게이트 전극;
    상기 소스와 소스 전극 사이 및 드레인과 드레인 전극 사이에 위치하는NiSi2 컨택층;을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 비진성 다결정 소스와 드레인:은
    상기 채널층의 양측에 위에 접촉되는 제1 비진성 실리콘층; 그리고
    제1비진성 실리콘층의 위에 마련되는 제2 비진성 실리콘층을 포함하고,
    상기 양 제1비진성 실리콘층은 상기 게이트 측으로 제2 비진성 실리콘층에 비해 연장되어 LDD((Lightly Doped Drain)를 형성하는 것을 특징으로 하는 반도체 소자.
  10. 제8항에 있어서,
    상기 기판에 PMOS 영역과 NMOS 영역이 구획되어 있고,
    상기 PMOS 영역에는 p형 비진성 실리콘층에 의한 소스와 드레인을 포함하는P형 TFT가 형성되고, NMOS 영역에는 n형 비진성 실리콘층에 의한 소스와 드레인을 포함하는 n형 TFT가 마련되어 있는 것을 특징으로 하는 반도체 소자.
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