KR100611759B1 - Ｃｍｏｓ 박막트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
CMOS 박막트랜지스터 및 그의 제조 방법을 제공한다. 상기 방법은 절연 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층에 제 1 불순물로 채널 도핑을 실시하는 단계, 상기 채널 도핑된 비정질 실리콘층을 결정화하고 패터닝하여 제 1 및 제 2 반도체층 패턴을 형성하는 단계, 상기 제 1 및 제 2 반도체층 패턴 상에 제 1 포토레지스트를 증착하고 패터닝한 후 상기 제 2 반도체층 패턴 상에 제 2 불순물로 도핑을 실시하여 소오스/드레인 영역을 정의하는 단계 및 상기 제 1 포토레지스트를 제거하고 제 2 포토레지스트를 상기 제 1 및 제 2 반도체층 패턴 상에 증착하고 패터닝한 후 제 1 반도체층 상에 제 3 불순물로 도핑을 실시하여 소오스/드레인 영역을 정의하는 단계를 포함한다. 상기 방법에 의하여 제조되는 CMOS 박막트랜지스터는 액정 표시 소자 또는 유기 전계 발광 소자에 사용된다. 불순물의 도핑시 반도체층 채널부의 포토레지스트 패턴을 하프 톤(half tone) 이나 오픈(open)으로 하여 도핑함으로써 마스크수를 줄이고 또한 공정을 단순화시키는 CMOS 박막트랜지스터의 제조 방법을 제공하는 이점이 있다.
채널 도핑, 하프 톤(half tone), CMOS 박막트랜지스터
Description
도 1a 내지 도 1f는 종래의 CMOS 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들,
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 CMOS 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들,
도 3a 내지 도 3e는 본 발명의 제 2 실시예에 따른 CMOS 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들,
도 4a 및 도 4b는 본 발명의 제 3 실시예에 따른 CMOS 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들,
도 5a 및 도 5b는 본 발명의 제 4 실시예에 따른 CMOS 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 20, 30, 40 : 절연 기판
10a, 20a, 30b, 40a, 50b : P형 박막트랜지스터가 형성될 영역
10b, 20b, 30a, 40b, 50a : N형 박막트랜지스터가 형성될 영역
21, 31 : 비정질 실리콘층
11a, 21a, 31a, 41a, 51a : 제 1 반도체층 패턴
11b, 21b, 31b, 41b, 51b : 제 2 반도체층 패턴
22, 32 : 포토레지스트 패턴
14, 27, 37 : 게이트 절연막
본 발명은 CMOS 박막트랜지스터 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 마스크 수를 감소시켜 공정을 단순화할 수 있는 채널 도핑이 된 CMOS 박막트랜지스터의 제조 방법 및 상기 방법에 의해 제조되는 CMOS 박막트랜지스터에 관한 것이다.
통상적으로 CMOS 박막트랜지스터를 제작함에 있어서, P형 박막트랜지스터와 N형 박막드랜지스터를 동시에 형성하므로 채널부를 각각 다른 형의 불순물로 도핑하여 CMOS 박막트랜지스터를 제작한다.
도 1a 내지 도 1f는 종래의 CMOS 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들이다.
도 1a를 참조하면, P형 박막트랜지스터가 형성될 영역(10a)과 N형 박막트랜 지스터가 형성될 영역(10b)을 구비한 절연 기판(10) 상에 비정질 실리콘층을 형성한 후 결정화하여 폴리실리콘층을 형성한다. 상기 폴리실리콘층을 제 1 마스크(도시하지 않음)를 사용하여 P형 및 N형 박막트랜지스터 영역(10a, 10b)에 제 1 반도체층 패턴(11a) 및 제 2 반도체층 패턴(11b)을 각각 형성한다.
도 1b를 참조하면, 상기 제 1 반도체층 패턴(11a)이 노출되도록 제 2 마스크(12)를 증착한 다음 N형의 저농도 채널 도핑을 실시한다.
도 1c를 참조하면, 상기 제 2 마스크(12)를 제거한 후 상기 제 2 반도체층 패턴(11b)이 노출되도록 제 3 마스크(13)를 증착한 다음 P형의 저농도 채널 도핑을 실시한다.
도 1d를 참조하면, 상기 제 3 마스크(13)를 제거한 다음 상기 제 1 및 제 2 반도체층 패턴(11a, 11b) 상에 기판 전면에 걸쳐 게이트 절연막(14)을 형성한다. 이어서, 상기 게이트 절연막(14) 상에 게이트 전극 물질을 형성하고 제 4 마스크(도시하지 않음)를 사용하여 각각의 게이트 전극(15a, 15b)을 형성한다.
도 1e를 참조하면, P형 박막트랜지스터 영역(10a)의 소오스/드레인 영역(17a, 17b)을 형성하기 위하여 게이트 전극(15a) 및 N형 박막트랜지스터 영역(10b)을 제 5 마스크(16)로 증착한 다음 P형의 고농도 불순물을 주입한다.
도 1f를 참조하면, 상기 제 5 마스크(16)를 제거하고 N형 박막트랜지스터 영역(10b)의 소오스/드레인 영역(19a, 19b)을 형성하기 위하여 게이트 전극(15b) 및 P형 박막트랜지스터 영역(10a)을 제 6 마스크(18)로 증착한 다음 N형의 고농도 불순물을 주입한다. 이어서, 제 6 마스크(18)를 제거하고 절연 기판 전면에 걸쳐 소 오스/드레인 영역(17a, 17b, 19a, 19b)을 노출시키는 콘택홀에 소오스/드레인 전극을 형성하여 CMOS 박막트랜지스터를 완성한다.
상기한 바와 같이 종래의 CMOS 박막트랜지스터를 제조하는 방법은 P형 및 N형 박막트랜지스터의 채널 부분을 각각 도핑하여야 하므로 마스크가 많이 필요하며 또한 이로 인한 전체적인 공정도 복잡하게 되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 불순물의 도핑시 반도체층 채널부의 포토레지스트 패턴을 하프 톤(half tone) 이나 오픈(open)으로 하여 도핑함으로써 마스크수를 줄이고 또한 공정을 단순화시키는데 그 목적이 있다.
상기 기술적 과제들을 이루기 위하여 본 발명은 CMOS 박막트랜지스터 제조 방법을 제공한다. 상기 방법은 절연 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층에 제 1 불순물로 채널 도핑을 실시하는 단계, 상기 채널 도핑된 비정질 실리콘층을 결정화하고 패터닝하여 제 1 및 제 2 반도체층 패턴을 형성하는 단계, 상기 제 1 및 제 2 반도체층 패턴 상에 제 1 포토레지스트를 증착하고 패터닝한 후 상기 제 2 반도체층 패턴 상에 제 2 불순물로 도핑을 실시하여 소오스/드레인 영역을 정의하는 단계 및 상기 제 1 포토레지스트를 제거하고 제 2 포 토레지스트를 상기 제 1 및 제 2 반도체층 패턴 상에 증착하고 패터닝한 후 제 1 반도체층 상에 제 3 불순물로 도핑을 실시하여 소오스/드레인 영역을 정의하는 단계를 포함한다.
또한, 상기 방법은 절연 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층을 결정화하고 패터닝하여 제 1 및 제 2 반도체층 패턴을 형성하는 단계, 상기 제 1 및 제 2 반도체층 패턴에 제 1 불순물로 채널 도핑을 실시하는 단계, 상기 제 1 및 제 2 반도체층 패턴 상에 제 1 포토레지스트를 증착하고 패터닝한 후 상기 제 2 반도체층 패턴 상에 제 2 불순물로 도핑을 실시하여 소오스/드레인 영역을 정의하는 단계 및 상기 제 1 포토레지스트를 제거하고 제 2 포토레지스트를 상기 제 1 및 제 2 반도체층 패턴 상에 증착하고 패터닝한 후 제 1 반도체층 상에 제 3 불순물로 도핑을 실시하여 소오스/드레인 영역을 정의하는 단계를 포함한다.
상기 제 1 포토레지스트의 패터닝은 제 1 반도체층 패턴의 채널부는 하프 톤(half tone) 마스크 또는 오픈(open) 마스크를 사용하고, 제 2 반도체층 패턴의 채널부를 제외한 부분은 오픈 마스크를 사용하여 수행할 수 있다.
상기 제 1 및 제 3 불순물은 P형 불순물이고, 제 2 불순물은 N형 불순물일 수 있다.
또한, 상기 제 1 및 제 3 불순물은 N형 불순물이고, 제 2 불순물은 P형 불순물일 수 있다.
상기 P형의 불순물은 B, Al, Ga 및 In으로 이루어진 군에서 선택될 수 있고, 상기 N형의 불순물은 P, As, Sb 및 Bi로 이루어진 군에서 선택될 수 있다.
상기 제 1 불순물의 도즈는 1×1011 내지 6×1011ions/㎠인 것이 바람직하다.
상기 채널 도핑의 가속 전압은 10 내지 50keV인 것이 바람직하다.
상기 결정화는 SPC법, MIC법, MILC법, ELA법 및 SLS법으로 이루어진 군에서 선택하여 사용할 수 있다.
상기 방법에 의하여 제조되는 CMOS 박막트랜지스터는 액정 표시 소자 또는 유기 전계 발광 소자에 사용될 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 보다 상세하게 설명한다. 명세서 전체에 걸쳐 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 CMOS 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들이다.
도 2a를 참조하면, P형 박막트랜지스터가 형성될 영역(20a)과 N형 박막트랜지스터가 형성될 영역(20b)을 구비한 절연 기판(20) 상에 비정질 실리콘층(21)을 형성한다. 상기 비정질 실리콘층(21)을 P형 저농도 불순물로 채널 도핑한다. 상기 채널 도핑의 도즈는 1×1011 내지 6×1011ions/㎠, 상기 채널 도핑의 가속 전압은 10 내지 50keV인 것이 바람직하다. 상기한 도핑의 도즈로 채널 도핑이 되었을때 이동도가 향상되며, 상기한 도핑의 가속 전압에서 채널 도핑이 되었을때 문턱 전압 등과 같은 소자 특성이 향상된다.
도 2b를 참조하면, 상기 채널 도핑된 비정질 실리콘층(21)을 결정화하고 제 1 마스크(도면에 미기재)를 사용하여 패터닝함으로써 각각 제 1 반도체층 패턴(21a) 및 제 2 반도체층 패턴(21b)을 형성한다.
도 2c를 참조하면, 상기 제 1 및 제 2 반도체층 패턴(21a, 21b) 상에 포토레지스트 패턴(22)를 증착한다. 이때, 포토레지스트를 패터닝함에 있어서, 제 1 반도체층 패턴(21a)의 채널부(23a)에는 하프 톤 마스크로하거나 오픈 마스크를 사용하여 상기 포토레지스트를 패터닝한다. 또한, 제 2 반도체층 패턴(21b)에는 채널부(23b)를 제외한 소오스/드레인 영역(25a, 25b)을 오픈 마스크를 사용하여 패터닝한다.
이어서, P형 및 N형 박막트랜지스터 영역 전면에 걸쳐서 N형 고농도 불순물로 도핑한다. 이때, 제 1 반도체층 패턴(21a)의 채널부(23a)를 오픈 마스크를 사용 한 경우에는 N형의 농도가 저농도로 되고, 하프 톤 마스크를 사용한 경우에는 오픈마스크를 사용하여 도핑한 경우보다는 농도가 높게 된다. 이와 동시에, 제 2 반도체층 패턴(21b)의 소오스/드레인 영역(25a, 25b)은 N형의 고농도 불순물이 형성되고 채널부(23b)에는 P형의 저농도 불순물이 형성된다.
도 2d를 참조하면, 상기 포토레지스트 패턴(22)을 제거하고 제 1 반도체층 패턴(21a)의 소오스/드레인 영역(24a, 24b)을 고농도 불순물로 도핑하기위하여 제 1 반도체층 패턴의 채널부(23b) 및 N형 박막트랜지스터 영역(20b)을 제 2 마스크(26)로 증착한다. 이어서, P형 고농도 불순물로 도핑을 실시한다. 그 결과, 제 1 반도체층 패턴의 소오스/드레인 영역(24a, 24b)은 P형의 고농도 불순물이 형 성되고, 채널부(23a)는 N형 저농도 불순물이 형성된다.
도 2e를 참조하면, 상기 포토레지스트(26)를 제거하고 제 1 반도체층 패턴(21a) 및 제 2 반도체층 패턴(21b) 상에 절연 기판 전면에 걸쳐 게이트 절연막(27)을 형성한다. 이어서, 게이트 전극 물질을 형성하고 제 3 마스크(도시하지 않음)를 사용하여 게이트 전극(28a, 28b)을 형성한다. 이후, 소오스/드레인 전극을 형성함으로써 CMOS 박막트랜지스터를 완성한다.
상기한 바와 같이, 비정질 실리콘층에 채널 도핑을 수행한 후, 포토레지스트 패턴을 하프 톤 마스크 또는 오픈 마스크를 사용하여 패터닝함으로써 종래보다 마스크수가 줄어들고 공정이 단순화되었다. 종래에는 6개의 마스크가 필요한 반면에, 본 발명에서는 PR을 포함하여 4개의 마스크가 필요하여 2개의 마스크가 줄어들었으며 공정 또한 단순화되었음을 알수 있다.
도 3a 내지 도 3e는 본 발명의 제 2 실시예에 따른 CMOS 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들이다.
도 3a를 참조하면, N형 박막트랜지스터가 형성될 영역(30a)과 P형 박막트랜지스터가 형성될 영역(30b)을 구비한 절연 기판(30) 상에 비정질 실리콘층(31)을 형성한다. 상기 비정질 실리콘층(31)을 N형의 저농도 불순물로 채널 도핑한다.
도 3b를 참조하면, 상기 비정질 실리콘층(31)을 결정화하고 패터닝하여 제 1 및 제 2 반도체층 패턴(31a, 31b)을 형성한다.
도 3c를 참조하면, 상기 제 1 및 제 2 반도체층 패턴(31a, 31b) 상에 포토레지스트 패턴(32)을 형성하여 N형 및 P형 박막트랜지스터 영역 전면에 걸쳐서 P형 고농도 불순물로 도핑한다.
도 3d를 참조하면, 상기 포토레지스트 패턴(32)을 제거하고 제 1 반도체층 패턴(31a)의 소오스/드레인 영역(34a, 34b)을 고농도 불순물로 도핑하기위하여 제 1 반도체층 패턴의 채널부(33b) 및 N형 박막트랜지스터 영역(30b)을 포토레지스트 마스크(36)로 증착한다. 이어서, N형 고농도 불순물로 도핑을 실시한다. 그 결과, 제 1 반도체층 패턴의 소오스/드레인 영역(34a, 34b)은 N형의 고농도 불순물이 형성되고, 채널부(33a)는 N형 저농도 불순물이 형성된다.
도 3e를 참조하면, 상기 포토레지스트 마스크(36)을 제거하고 제 1 반도체층 패턴(31a) 및 제 2 반도체층 패턴(31b) 상에 절연 기판 전면에 걸쳐 게이트 절연막(37)을 형성한다. 이어서, 게이트 전극 물질을 형성하고 마스크(도면에 미기재)를 사용하여 게이트 전극(38a, 38b)을 형성한다. 이후, 소오스/드레인 전극을 형성함으로써 CMOS 박막트랜지스터를 완성한다.
상기한 것을 제외하고는 본 발명의 제 1 실시예에 따른 CMOS 박막트랜지스터의 제조 방법과 동일하다.
도 4a 및 도 4b는 본 발명의 제 3 실시예에 따른 CMOS 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들이다.
도 4a를 참조하면, P형 박막트랜지스터가 형성될 영역(40a)과 N형 박막트랜지스터가 형성될 영역(40b)을 구비한 절연 기판(40) 상에 비정질 실리콘층을 형성한다. 상기 비정질 실리콘층을 결정화하고 패터닝하여 제 1 및 제 2 반도체층 패턴(41a, 41b)을 형성한다.
도 4b를 참조하면, 상기 제 1 및 제 2 반도체층 패턴(41a, 41b)에 P형 저농도 불순물로 채널 도핑을 실시한다. 본 발명의 제 1 실시예에서는 비정질 실리콘층에 채널 도핑을 하였으나, 제 3 실시예에서는 반도체층 패턴을 형성한 후에 채널 도핑을 실시한다.
상기한 것을 제외하고는 본 발명의 제 1 실시예에 따른 CMOS 박막트랜지스터의 제조 방법과 동일하다.
도 5a 및 도 5b는 본 발명의 제 4 실시예에 따른 CMOS 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들이다.
도 5a를 참조하면, N형 박막트랜지스터가 형성될 영역(50a)과 P형 박막트랜지스터가 형성될 영역(50b)을 구비한 절연 기판(50) 상에 비정질 실리콘층을 형성한다. 상기 비정질 실리콘층을 결정화하고 패터닝하여 제 1 및 제 2 반도체층 패턴(51a, 51b)을 형성한다.
도 5b를 참조하면, 상기 제 1 및 제 2 반도체층 패턴(51a, 51b)에 N형 저농도 불순물로 채널 도핑을 실시한다. 본 발명의 제 2 실시예에서는 비정질 실리콘층에 채널 도핑을 하였으나, 제 4 실시예에서는 반도체층 패턴을 형성한 후에 채널 도핑을 실시한다.
상기한 것을 제외하고는 본 발명의 제 2 실시예에 따른 CMOS 박막트랜지스터의 제조 방법과 동일하다.
상술한 바와 같이 본 발명에 따르면, 불순물의 도핑시 반도체층 채널부의 포토레지스트 패턴을 하프 톤(half tone) 이나 오픈(open)을 사용하여 패턴한 후 도핑함으로써 마스크수를 줄이고 또한 공정을 단순화시키는 CMOS 박막트랜지스터의 제조 방법을 제공하는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이다.
Claims (20)
- 절연 기판 상에 비정질 실리콘층을 형성하는 단계;상기 비정질 실리콘층에 제 1 불순물로 채널 도핑을 실시하는 단계;상기 채널 도핑된 비정질 실리콘층을 결정화하고 패터닝하여 제 1 및 제 2 반도체층 패턴을 형성하는 단계;상기 제 1 및 제 2 반도체층 패턴 상에 제 1 포토레지스트를 증착하고 패터닝한 후 상기 제 2 반도체층 패턴 상에 제 2 불순물로 도핑을 실시하여 소오스/드레인 영역을 정의하는 단계; 및상기 제 1 포토레지스트를 제거하고 제 2 포토레지스트를 상기 제 1 및 제 2 반도체층 패턴 상에 증착하고 패터닝한 후 제 1 반도체층 상에 제 3 불순물로 도핑을 실시하여 소오스/드레인 영역을 정의하는 단계를 포함하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 포토레지스트의 패터닝은,제 1 반도체층 패턴의 채널부는 하프 톤(half tone) 마스크 또는 오픈(open) 마스크를 사용하고, 제 2 반도체층 패턴의 채널부를 제외한 부분은 오픈 마스크를 사용하여 수행하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 3 불순물은 P형 불순물이고, 제 2 불순물은 N형 불순물인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 3 불순물은 N형 불순물이고, 제 2 불순물은 P형 불순물인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 3 또는 제 4 항에 있어서,상기 P형의 불순물은 B, Al, Ga 및 In으로 이루어진 군에서 선택되는 하나인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 3 또는 제 4 항에 있어서,상기 N형의 불순물은 P, As, Sb 및 Bi로 이루어진 군에서 선택되는 하나인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 불순물의 도즈는 1×1011 내지 6×1011ions/㎠인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 채널 도핑의 가속 전압은 10 내지 50keV인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 결정화는 SPC법, MIC법, MILC법, ELA법 및 SLS법으로 이루어진 군에서 선택되는 하나의 방법을 사용하여 수행하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 절연 기판 상에 비정질 실리콘층을 형성하는 단계;상기 비정질 실리콘층을 결정화하고 패터닝하여 제 1 및 제 2 반도체층 패턴을 형성하는 단계;상기 제 1 및 제 2 반도체층 패턴에 제 1 불순물로 채널 도핑을 실시하는 단계;상기 제 1 및 제 2 반도체층 패턴 상에 제 1 포토레지스트를 증착하고 패터닝한 후 상기 제 2 반도체층 패턴 상에 제 2 불순물로 도핑을 실시하여 소오스/드레인 영역을 정의하는 단계; 및상기 제 1 포토레지스트를 제거하고 제 2 포토레지스트를 상기 제 1 및 제 2 반도체층 패턴 상에 증착하고 패터닝한 후 제 1 반도체층 상에 제 3 불순물로 도핑을 실시하여 소오스/드레인 영역을 정의하는 단계를 포함하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 제 1 포토레지스트의 패터닝은,제 1 반도체층 패턴의 채널부는 하프 톤(half tone) 마스크 또는 오픈(open) 마스크를 사용하고, 제 2 반도체층 패턴의 채널부를 제외한 부분은 오픈 마스크를 사용하여 수행하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 제 1 및 제 3 불순물은 P형 불순물이고, 제 2 불순물은 N형 불순물인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 제 1 및 제 3 불순물은 N형 불순물이고, 제 2 불순물은 P형 불순물인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 12 또는 제 13 항에 있어서,상기 P형의 불순물은 B, Al, Ga 및 In으로 이루어진 군에서 선택되는 하나인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 12 또는 제 13 항에 있어서,상기 N형의 불순물은 P, As, Sb 및 Bi로 이루어진 군에서 선택되는 하나인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 제 1 불순물의 도즈는 1×1011 내지 6×1011ions/㎠인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 채널 도핑의 가속 전압은 10 내지 50keV인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 결정화는 SPC법, MIC법, MILC법, ELA법 및 SLS법으로 이루어진 군에서 선택되는 하나의 방법을 사용하여 수행하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
- 제 1 또는 제 10 항의 방법에 의하여 제조되는 것을 특징으로 하는 CMOS 박막트랜지스터.
- 제 19 항에 있어서,상기 CMOS 박막트랜지스터는 액정 표시 소자 또는 유기 전계 발광 소자에 사용되는 것을 특징으로 하는 CMOS 박막트랜지스터.
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