KR100796606B1 - 박막트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 NMOS 및 PMOS형 박막트랜지스터를 동시에 형성하는데 있어서, 마스크의 개수를 줄여 제조비용 절감하고 공정을 간소화시킬 수 있는 박막트랜지스터의 제조방법에 관한 것이다.
본 발명은 기판을 제공하고, 상기 기판 상에 다결정 실리콘층을 형성하고, 상기 다결정 실리콘층에 제1불순물을 주입하고, 상기 다결정 실리콘층 상에 포토레지스트를 형성하고, 상기 다결정 실리콘층을 식각하여 제1 및 제2반도체층을 형성하고, 상기 제1반도체층 상에 위치한 포토레지스트를 제거하여 상기 제1반도체층에 제2불순물을 주입하고, 상기 제2반도체층 상에 포토레지스트를 제거하고, 상기 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 제1 및 제2반도체층에 제1불순물을 주입하고 상기 제2반도체층에 제2불순물을 주입하고, 상기 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 소스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 한다.
박막트랜지스터, NMOS, PMOS
Description
도 1a 내지 도 1e는 종래 기술에 따른 박막트랜지스터의 단면도.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 박막트랜지스터의 단면도.
<도면의 주요부분에 대한 부호의 설명>
200 : 기판 210 : 버퍼층
220 : 다결정 실리콘층 221 : 제1반도체층
222 : 제2반도체층 231 : 제1포토레지스트
232 : 제2포토레지스트 240 : 게이트 절연막
250a,250b : 게이트 전극 270 : 층간 절연막
280a,280b,281a,281b : 소스/드레인 전극
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 보다 자세하게는 NMOS 및 PMOS형 박막트랜지스터를 동시에 형성하는데 있어서, 마스크의 개수를 줄여 제조비용 절감하고 공정을 간소화시킬 수 있는 박막트랜지스터의 제조방법에 관한 것이다.
최근에 음극선관(cathode ray tube)과 같은 종래의 표시소자의 단점을 해결하는 액정표시장치(liquid crystal display device), 유기전계발광표시장치(organic electroluminescence display device) 또는 PDP(plasma display panel)등과 같은 평판형 표시장치(flat panel display device)가 주목받고 있다.
상기 평판형 표시장치중 유기전계발광표시장치는 자체발광소자이기 때문에 시야각, 콘트라스트 등이 우수하고, 백라이트가 필요하지 않기 때문에 경량, 박형이 가능하고, 소비 전력 측면에서도 유리하다. 또한, 직류 저전압 구동이 가능하고 응답속도가 빠르며 전부 고체이기 때문에 외부 충격에 강하고 사용 온도 범위도 넓을 뿐만 아니라 제조 방법이 단순하고 저렴하다는 장점을 가지고 있다.
이때, 상기 유기전계발광표시장치를 구동하거나 제어하기 위해 박막트랜지스터(Thin film transistor)를 사용하여 스위칭(Switching) 및 드라이빙(driving) 소자로 이용된다. 여기서, 일반적으로 스위칭 소자에는 소자 특성이 우수하여 스위칭 능력이 우수한 NMOS형 박막트랜지스터를 사용하고 이와는 달리, 드라이빙 소자는 일정 전압을 유지하기 용이한 PMOS형 박막트랜지스터를 많이 사용하고 있다.
도 1a 내지 도 1e는 종래 기술에 따른 박막트랜지스터의 단면도이다.
도 1a를 참조하면, 플라스틱 또는 유리와 같은 절연 기판(100) 상에 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하고, 상기 다결정 실리콘층을 제1마스크를 이용하여 패터닝하여 제1반도체층(110a) 및 제2반도체층(110b)을 형성한다. 이어, 상기 제2반도체층(110b) 상에 제마스크를 이용하여 제1포토레지스트(113)를 형성하고, 상기 기판(100) 전면에 3족원소의 저농도 채널도핑을 수행한다.
이어서, 도 1b를 참조하면, 상기 제1포토레지스트(113)를 제거하고, 상기 제1반도체층(110a) 상에 제3마스크를 사용하여 제2포토레지스트(115)를 형성한다. 이어, 상기 기판(100) 전면에 5족원소의 저농도 채널도핑을 수행한다.
이어서, 도 1c를 참조하면, 상기 제2포토레지스트(115)를 제거하고, 상기 기판(100) 전면에 게이트 절연막(120)을 형성하고, 제4마스크를 이용하여 게이트 전극(130a,130b)을 형성한다. 이어 상기 제1반도체층(110a) 상에 제5마스크를 이용하여 제3포토레지스트(140)를 형성하고, 불순물인 3족원소를 주입하여, 상기 게이트 전극(130b)을 마스크로 하여 상기 제2반도체층(110b)의 소스/드레인 영역을 형성한다.
이어서, 도 1d를 참조하면, 상기 제3포토레지스트(140)를 제거하고, 상기 제2반도체층(110b) 상에 제6마스크를 이용하여 제4포토레지스트(150)를 형성한다. 이어, 상기 기판(100) 전면에 불순물인 5족원소를 주입하여 상기 제1반도체층(110a)의 소스/드레인 영역을 형성한다.
이어서, 도 1e를 참조하면, 상기 제4포토레지스트(150)를 제거하고, 상기 기판(100) 전면에 층간 절연막(160)을 형성하고, 제7마스크를 이용하여 상기 제1 및 제2반도체층(110a,110b)의 소스/드레인 영역을 노출시키는 콘택홀을 형성하고, 제8마스크를 이용하여 소스/드레인 전극(170,171,172,173)을 형성하여 채널도핑된 NMOS 및 PMOS 박막트랜지스터를 완성한다.
그러나, 상기와 같이, 종래의 박막트랜지스터의 제조방법은 NMOS 및 PMOS형 박막트랜지스터의 문턱전압을 조절하기 위해 채널 도핑을 실시하는 경우에, 총 8마스크 공정으로 8매의 마스크가 사용되어 제조비용의 상승하고 공정이 복잡해지는 단점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, NMOS 및 PMOS형 박막트랜지스터를 동시에 형성하는데 있어서, 마스크의 개수를 줄여 제조비용 절감하고 공정을 간소화시킬 수 있는 박막트랜지스터의 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판을 제공하고, 상기 기판 상에 다결정 실리콘층을 형성하고, 상기 다결정 실리콘층에 제1불순물을 주입하고, 상기 다결정 실리콘층 상에 포토레지스트를 형성하고, 상기 다결정 실리콘층을 식각하여 제1 및 제2반도체층을 형성하고, 상기 제1반도체층 상에 위치한 포토레지스트를 제거하여 상기 제1반도체층에 제2불순물을 주입하고, 상기 제2반도체층 상에 포토레지스트를 제거하 고, 상기 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 제1 및 제2반도체층에 제1불순물을 주입하고 상기 제2반도체층에 제2불순물을 주입하고, 상기 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 소스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 박막트랜지스터의 단면도이다.
도 2a를 참조하면, 절연 유리, 플라스틱 또는 도전성 기판으로 이루어진 기판(200)이 제공된다. 이어서, 상기 기판(200) 상에 버퍼층(210)을 형성한다. 상기 버퍼층(210)은 실리콘 산화막, 실리콘 질화막 또는 이들의 다중층일 수 있다. 또한, 상기 버퍼층(210)은 하부의 기판에서 불순물이 상부로 침투하는 것을 방지하는 역할을 할 수 있다.
이어, 상기 버퍼층(210)이 형성된 기판(200) 상에 물리적 기상 증착법(Physical Vapor Deposition) 또는 화학적 기상 증착법(Chemical Vapor Deposition)을 이용하여 비정질 실리콘층을 형성한다. 이때, 상기 비정질 실리콘층 내에는 수소와 같은 가스들이 많이 함유하고 있어 결정화 공정과 같은 이후 공정에 악영향을 미치기 때문에 상기 수소와 같은 가스들을 제거하는 탈수소 공정과 같은 탈가스 처리 공정을 진행한다.
이어서, 상기 비정질 실리콘층을 RTA(Rapid Thermal Annealing)법, SPC(Solid Phase Crystallization)법, ELA(Excimer Laser Crystallization)법, MIC(Metal Induced Crystallization)법, MILC(Metal Induced Lateral Crystallization)법 또는 SLS(Sequential Lateral Solidification)법 등과 같은 여러 결정화법 중 어느 하나 이상을 이용하여 다결정 실리콘층(220)으로 결정화한다.
다음에, 상기 다결정 실리콘층(220) 상에 제1불순물을 주입한다. 상기 제1불순물은 3족 또는 5족원소 중 어느 하나를 주입할 수 있으며, 예를 들어, 5족 원소로는 안티몬(Sb), 비소(As), 인(P)등을 사용할 수 있고, 3족 원소로는 붕소(B), 갈륨(Ga), 인듐(In)등을 사용할 수 있다. 본 실시 예에서는 제1불순물을 3족원소인 P형 불순물을 예로 사용한다. 이때, 상기 제1불순물은 5×1011 내지 5×1012ions/㎠ 의 농도로 주입하는 것이 바람직하다.
이어서, 도 2b를 참조하면, 상기 제1불순물이 주입된 다결정 실리콘층(220) 상에 포토레지스트(Photo Resist)를 전면 도포하고, 첫번째 마스크인 하프톤 마스크를 사용하여 노광한 후, 두께가 서로 다른 제1 및 제2포토레지스트(231,232)를 형성한다.
이때, 상기 포토레지스트는 포지티브(positive) 또는 네가티브(negative)형 포토레지스트를 사용할 수 있으며, 본 실시 예에서는 포지티브형 포토레지스트를 예로 사용한다.
보다 자세하게는 투과영역, 반투과영역 및 차단영역을 구비한 하프톤 마스크를 사용하여 상기 포토레지스트를 노광 및 현상하게 되면, 투과영역의 포토레지스트는 완전 제거되고, 차단영역의 포토레지스트는 제거되지 않고 남아있으며 반투과영역의 포토레지스트는 차단영역의 포토레지스트의 두께보다 상대적으로 얇게 형성되게 된다.
여기서, 상기 제1포토레지스트(231)는 두께가 상대적으로 얇은 포토레지스트일 수 있고, 이에 따라 제2포토레지스트(232)는 상기 제1포토레지스트(231)보다 두꺼운 포토레지스트일 수 있다.
이어서, 도 2c를 참조하면, 상기 제1 및 제2포토레지스트(231,232)를 이용하여 상기 다결정 실리콘층(220)을 식각하여 제1반도체층(221) 및 제2반도체층(222)을 형성한다.
다음으로, 하프애싱(Half-Ashing)법을 사용하여 상기 제1포토레지스트(231)를 제거한다. 즉, 하프애싱법을 사용하면, 상기 제1포토레지스트(231)는 제거되고, 상기 제2포토레지스트(232)는 상기 제1포토레지스트(231)의 두께만큼 애싱된다.
이후에, 상기 기판(200) 전면에 제2불순물을 주입한다. 상기 제2불순물은 3족 또는 5족원소 중 상기 제1불순물 이외의 하나일 수 있다. 예를 들어, 상기 제1불순물이 3족원소이면 제2불순물은 5족원소일 수 있다. 본 실시 예에서는 상기 제1불순물을 3족원소를 사용하였기 때문에 상기 제2불순물은 5족원소일 수 있다. 이 때, 상기 제2불순물은 5×1011 내지 5×1012ions/㎠ 의 농도로 주입하는 것이 바람직하다.
보다 자세하게는, 상기 기판(200) 전면에 제2불순물을 주입하게 되면, 상기 노출된 제1반도체층(221)에는 제2불순물이 주입되지만, 상기 제2포토레지스트로 가려진 상기 제2반도체층(222)에는 제2불순물이 주입되지 않는다.
따라서, 상기 제1반도체층(221)에는 5족원소가 주입되게 되고, 상기 제2반도체층(222)에는 3족원소가 주입된 상태이게 된다.
이어서, 도 2d를 참조하면, 상기 제2반도체층(222) 상에 제2포토레지스트(232)를 제거하고, 상기 기판(200) 전면에 게이트 절연막(240)을 형성한다. 상기 게이트 절연막(230)은 실리콘 산화막, 실리콘 질화막 또는 이들의 다중층일 수 있다.
다음에, 도 2e를 참조하면, 상기 기판(200) 전면에 게이트 전극 물질을 증착하고 두번째 마스크를 사용하여 이를 패터닝함으로써, 상기 제1 및 제2반도체층(221,222)의 일부 영역, 예컨대 적어도 상기 제1 및 제2반도체층(221,222)의 채널 영역에 대응되도록 게이트 전극(250a,250b)을 형성한다. 상기 게이트 전극 물질은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)중 적어도 하나를 사용할 수 있다.
이어서, 상기 기판(200) 전면에 상기 게이트 전극(250a,250b)를 마스크로 제1불순물을 고농도로 주입한다. 상기 제1불순물은 3족 또는 5족원소 중 하나를 사용 할 수 있으며, 본 실시 예에서는 전술한 바와 같이 3족원소를 사용한다. 이때, 상기 제1불순물은 1×1015 내지 3×1015ions/㎠ 의 농도로 주입하는 것이 바람직하다.
보다 자세하게는, 상기 기판(200) 전면에 상기 게이트 전극(250a,250b)를 마스크로 제1불순물인 3족원소를 주입하게 되면, 상기 제1반도체층(221)은 게이트 전극(250a)으로 가려진 영역은 이전 공정에서 5족원소가 주입된 N채널영역(221a)이 형성되고, 노출된 상기 제1반도체층(221) 영역은 3족원소가 고농도로 주입된 소스/드레인 영역(221b,221c)이 형성되어 NMOS형 반도체층이 형성된다.
이때, 상기 제2반도체층(222)은 게이트 전극(250b)으로 가려진 영역은 이전 공정에서 3족원소가 주입된 영역(222a) 그대로 남아있고, 노출된 영역(222b,222c)은 고농도 3족원소가 주입되게 된다.
이어서, 도2f를 참조하면, 상기 NMOS형 반도체인 제1반도체층(221) 영역 상에 세번째 마스크를 사용하여 포토레지스트(260)를 형성하고, 상기 기판(200) 전면에 제2불순물을 고농도로 주입한다.
이때, 상기 제2불순물은 3족 또는 5족원소 중 하나를 사용할 수 있으며, 본 실시 예에서는 전술한 바와 같이 5족원소를 사용한다. 또한, 상기 제2불순물은 1×1015 내지 3×1015ions/㎠ 의 농도로 주입하는 것이 바람직하다.
보다 자세하게는, 상기 제1반도체층(221) 영역은 포토레지스트(260)에 의해 가려져 있어 불순물이 주입되지 않지만, 상기 제2반도체층(222)은 게이트 전극(250b)으로 가려진 영역은 P채널영역(222a)으로 형성되고, 노출된 영역은 5족원 소가 고농도로 주입된 소스/드레인 영역(222b,222c)이 형성되어 PMOS형 반도체층이 형성된다.
이어서, 도 2g를 참조하면, 상기 도포된 포토레지스트(260)를 제거하고, 상기 기판(200) 전면에 층간 절연막(270)을 형성한다. 상기 층간 절연막(270)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
다음에, 네번째 마스크를 사용하여 상기 게이트 절연막(240) 및 층간 절연막(260)을 식각하여 상기 제1 및 제2반도체층(221,222)의 소스/드레인 영역을 노출시키는 콘택홀들을 형성한다.
이어서, 상기 기판(200) 전면에 소스/드레인 전극 물질을 도포하고 다섯번째 마스크를 사용하여 이를 패터닝하여 소스/드레인 전극들(280a,281a,280b,281b)을 형성하여 본원 발명의 박막트랜지스터를 완성한다.
상기와 같이, 본원 발명은 NMOS 및 PMOS형 박막트랜지스터를 동시에 형성하는데 있어서, 종래에 채널 영역을 도핑하기 위해 사용된 마스크 공정을 생략하여 총 마스크의 개수를 종래 8매에서 5매로 줄일 수 있어, 제조비용 절감하고 공정을 간소화시킬 수 있는 이점이 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 박막트랜지스터의 제조방법은 NMOS 및 PMOS형 박막트랜지스터를 동시에 형성하는데 있어서, 마스크의 개수를 줄여 제조비용 절감하고 공정을 간소화시킬 수 있는 효과가 있다.
Claims (8)
- 기판을 제공하고,상기 기판 상에 다결정 실리콘층을 형성하고,상기 다결정 실리콘층에 제1불순물을 주입하고,상기 다결정 실리콘층 상에 포토레지스트를 형성하고,상기 다결정 실리콘층을 식각하여 제1 및 제2반도체층을 형성하고,상기 제1반도체층 상에 위치한 포토레지스트를 제거하여 상기 제1반도체층에 제2불순물을 주입하고,상기 제2반도체층 상에 포토레지스트를 제거하고,상기 기판 전면에 게이트 절연막을 형성하고,상기 게이트 절연막 상에 게이트 전극을 형성하고,상기 제1 및 제2반도체층에 제1불순물을 주입하고 상기 제2반도체층에 제2불순물을 주입하고,상기 게이트 전극 상에 층간 절연막을 형성하고,상기 층간 절연막 상에 소스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 제1불순물은 3족 또는 5족원소인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 제2불순물은 3족 또는 5족원소 중 상기 제1불순물 이외에 하나인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 포토레지스트를 형성하는 것은 상기 기판 전면에 포토레지스트를 도포하고 하프톤마스크를 사용하여 두께가 서로 다른 제1 및 제2포토레지스트를 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 4항에 있어서,상기 제1포토레지스트는 상기 제1반도체층 상에 위치하고, 상기 제2포토레지스트의 두께보다 얇은 포토레지스트인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 제2반도체층에 제2불순물을 주입하는 공정은 상기 제1반도체층 상에 포토레지스트를 형성하고 상기 제2반도체층에 제2불순물을 주입하고 상기 포토레지스트를 제거하는 것임을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 제1반도체층은 NMOS 또는 PMOS 박막트랜지스터인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 제2반도체층은 NMOS 또는 PMOS 박막트랜지스터 중 상기 제1반도체층 이외의 박막트랜지스터인 것을 특징으로 하는 박막트랜지스터의 제조방법.
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|---|---|---|---|---|
| US9349781B2 (en) | 2012-11-20 | 2016-05-24 | Samsung Display Co., Ltd. | Organic light emitting diode display and method of manufacturing the same |
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| KR20050121601A (ko) * | 2004-06-22 | 2005-12-27 | 삼성에스디아이 주식회사 | Ｃｍｏｓ 박막트랜지스터 및 그의 제조 방법 |
| KR20060001754A (ko) * | 2004-06-30 | 2006-01-06 | 삼성에스디아이 주식회사 | 씨모스 박막트랜지스터의 제조방법 및 그를 사용하여제조된 씨모스 박막트랜지스터 |
| KR20060014671A (ko) * | 2004-08-11 | 2006-02-16 | 삼성에스디아이 주식회사 | 박막트랜지스터 제조 방법 |
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