KR100309631B1 - 반도체장치 - Google Patents

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KR100309631B1
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thin film
film transistor
gate electrode
region
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준 고마야
야스히코 다케무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

P 채널 TFT의 임계 전압의 절대값은 N 채널 TFT의 임계 전압의 절대값보다 채널 길이가 적어도 20% 작게 되도록 하여, P 채널 및 N 채널 TFT의 임계 전압의 절대값을 거의 같게 한다.

Description

반도체 장치
본 발명은 유리, 이를테면 실리콘 웨이퍼상에 실리콘 이산화물로 된 절연막이 형성된 재료나, 이와 유사한 재료로 된 절연 재료의 절연 표면에 형성되어 있는절연 게이트 트랜지스터(박막 트랜지스터; TFT)를 갖는 집적 회로에 관한 것이다. 특히 N 채널 TFT 와 P 채널 TFT를 갖는 상보형(Complementary) 집적 회로에 관한 것이다.
TFT를 이용한 상보형 회로는 액티브 매트릭스형 액정 디스플레이 디바이스나 영상 센서와 같은 것을 구동하는데 통상적으로 사용된다. 그러나 일반적으로 TFT의 임계 전압의 절대값은 단결정 반도체를 이용한 MOS 트랜지스터의 임계 전압의 절대값보다 더 크다. 더욱이, N 채널 TFT의 임계 전압의 절대값은 P 채널 TFT의 임계 전압의 절대값과 크게 다르다. 예를 들어, N 채널 TFT에서의 임계 전압은 2V이고, P 채널 TFT에서의 임계 전압은 -4V 이다.
N 채널 TFT 와 P 채널 TFT 간의 임계 전압의 절대값이 크게 차이나는 것은 상보형 회로의 동작에서 바람직하지 못하며, 특히 구동 전압을 감소시키는데 커다란 장애가 된다. 예를 들어, 상보형 인버터가 이러한 TFT를 사용하여 구성될 때, 일반적으로 임계 전압의 절대값이 큰 P 채널 TFT는 저 구동 전압에서는 적절히 동작할 수 없다. 즉, 실제로, P 채널 TFT 는 저항과 같은 수동 소자로서만 기능하며 고속으로 충분히 동작할 수 없다. P 채널 TFT를 능동 소자로서 작동시키기 위해, 구동 전압을 크게 높여야 한다.
특히, 일함수
Figure pat00001
이 5eV 이하인 재료, 이를테면, 알루미늄(
Figure pat00002
= 4.1 eV)으로 게이트 전극을 형성하면, 게이트 전극과 진성 실리콘 반도체간의 일함수차
Figure pat00003
가 -0.6eV 만큼 작게 된다. 결과적으로, P 채널 TFT의 임계 전압은 음쪽 (negative side)으로 이동하기 쉽고 N 채널 TFT의 임계 전압은 OV 에 근접하게 된다. 그러므로, N 채널 TFT는 정상적으로 온(on) 상태로 되기가 쉽다(비록 게이트 전압이 OV라 할지라도 소스와 드레인간에 전류가 흐른다).
이러한 상황에서, N 채널 TFT의 임계 전압의 절대값을 P 채널 TFT의 임계 전압의 절대값과 대략 같게 하는 것이 바람직했었다. 통상적인 단결정 반도체 집적회로 기술의 경우에, 임계 전압은 통상 1×1018atoms/㎤ 보다 적은, 매우 적은 농도의 N 또는 P 형 불순물을 도핑시켜서 제어되었다. 즉, 불순물을 1×1015내지 1×1018atoms/㎤로 도핑시켜 0.1V 이하의 정밀도로 임계 전압을 제어할 수 있다.
그러나, 비단결정 반도체, 특히, 다결정 반도체를 사용하는 경우에는, 불순물을 1×1018atoms/㎤ 이하로 첨가시킨다 하더라도, 임계 전압의 변화는 거의 관찰되지 않는다. 더욱이, 불순물의 농도가 1×1018을 초과하면, 임계 전압은 급속히 변하여 전도성이 p형 또는 n형으로 된다. 그 이유는 다결정 실리콘은 일반적으로 많은 결함(defect)을 갖고 있기 때문이다. 결함 밀도가 약 1×1018atoms/㎤이기 때문에, 첨가된 불순물은 이들 결함에 의해 포획되어(trapped) 활성화될 수 없다. 더욱이, 불순물 농도가 결함 밀도보다 크게 되면, 과잉 불순물(excess impurity)이 활성화되어 전도형(conductivity type)을 p형 또는 n형으로 변화시킨다.
이러한 상황에서, 본 발명의 목적은 N 채널 TFT의 임계 전압의 절대값을 P 채널 TFT의 임계 전압의 절대값과 대략 같도록 하는 방법을 제공하는 것이다.
채널 길이는 TFT에서 소스와 드레인 영역간의 거리이다. 또한, 소스와 드레인 영역이 게이트 전극에 대해 자기 정렬식으로(in a self-alignment manner) 결정될 때 채널 길이도 게이트 전극의 폭에 의해 결정된다.
도핑 공정 동안에 불순물 확산이 일부 일어나지만, 확산 길이가 기판의 전체 표면상에 거의 균일하기 때문에, 기판상에 형성된 TFT의 구조가 동일하다면, 채널 길이는 게이트 전극의 폭에 의해 결정될 수 있다. 예를 들어, 채널 길이는 게이트 전극의 폭에서 확산 길이를 뺌으로써 얻어진다.
본 발명에 따라서, P 채널 TFT의 채널 길이는 N 채널 TFT의 채널 길이보다도 바람직하게는 적어도 20% 짧게 만들어서 P 채널 TFT의 임계 전압의 절대값이 상대적으로 작게되게 한다. 그 결과, P 채널과 N 채널 TFT의 임계 전압 절대값은 대략 같아져 N 채널 TFT의 임계 전압이 정상적으로 온 상태가 되지 못하게 할 정도로 충분히 큰 값을 유지한다.
도 1a 내지 도 1c는 TFT 들의 임계 전압의 채널 길이 종속성을 도시한 그래프도.
도 2a 내지 도 2c는 본 발명에 따른 TFT 회로(상보형 인버터)의 예를 도시한 도면.
도 3a도 내지 도 3f는 TFT 회로의 제조 방법의 실시예를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
1 : P 채널 TFT의 게이트 전극 2 : N 채널 TFT의 게이트 전극
3 : P 채널 TFT의 소스 전극 4 : 드레인 권선
5 : N 채널 TFT의 소스 전극 6 : 게이트 절연막
7 : P 채널 TFT의 소스 8 : P 채널 TFT의 드레인
9 : N 채널 TFT의 드레인 10 : N 채널 TFT의 소스
TFT의 임계 전압과 그 채널 길이간의 관계에 대해 조사한 결과, 본 발명자들은 임계 전압의 절대값이 채널 길이가 길어짐에 따라 증가하는 경향이 있음을 알았다. 이러한 경향에 대한 예들이 도 1a 내지 도 1c에 나타나 있다. 도 1a와 도 1b는 각각 P 채널(P-ch) TFT 와 N 채널(N-ch) TFT에서 임계 전압과 채널 길이간의 관계를 나타낸다. 이들 예에서, P 채널과 N 채널 TFT의 채널용으로 사용된 실리콘 반도체는 진성(intrinsic) 또는 거의 진성 전도성을 나타내는 고품질 반도체이다. 이반도체에서 인, 붕소 등의 불순물 농도는 1×1016cm-3보다 낮고, 탄소, 산소 또는 질소는 1×1019cm-3보다 낮은 농도를 갖는다.
물론, 채널 길이가 동일하다 하더라도, 임계 전압은 TFT의 활성층의 품질과 두께, 게이트 절연막의 두께 및 TFT 구조(예를 들어, 약간 도핑된(lightly doped) 드레인 및/또는 오프셋 영역의 존재)에 따라 변한다. 예를 들어, P 채널 TFT는 도 1a에 도시된 바와 같이 여러 특성들 a-c를 가질 수가 있다. 유사하게도, N 채널 TFT는 도 1b에 도시된 바와 같이 여러 특성들 a-c를 가질 수가 있다. 도 1a의 특성들 a-c와 도 1b의 특성들 a-c는 동일한 조건하에서 동일한 구조를 갖는 TFT로 되어 제조된다. 즉, 도 1a의 곡선 a와 도 1b의 곡선 a 각각은 동일한 조건하에서 동일한 구조를 갖는 P 채널 TFT 와 N 채널 TFT의 임계 전압 특성들을 나타내며 동일한 기판상에 형성된다.
도 1c는 도 1a와 도 1b의 특성을 서로 겹침으로써 얻어진 특성이다. 물론, 동일한 채널 길이에 대해서, N 채널 TFT의 임계 전압의 절대값은 P 채널 TFT의 임계 전압의 절대값과 다르다. 본 예에서, 6㎛의 채널 길이에 대해서, P 채널 TFT는 -3.2V의 임계 전압을 갖는 반면, N 채널 TFT는 +1.8V의 임계 전압을 갖는다.
그러나, 채널 길이를 적당하게 조정함으로써 임계 전압 절대값들은 대략 같게될 수 있다. 예를 들어, N 채널 TFT와 P 채널 TFT의 채널 길이들이 각각 6㎛와 4㎛로 설정되면, 이들 TFT의 임계 전압은 각각 +1.8V와 -2.2V로 된다.
역으로, 도 1c를 이용하면, 필요한 임계 전압을 얻기 위한 채널 길이가 계산될 수 있다. 예컨대, 2V의 임계 전압 절대값을 얻기 위해, N 채널 TFT와 P 채널 TFT는 각각 6-7㎛와 3-4㎛의 채널 길이들을 가져야 한다.
도 2a 내지 도 2c는 본 발명에 따른 상보형 인버터의 예를 도시한다. 도 2a는 인버터 회로의 평면도로서, P 채널 TFT는 좌측에 있고 N 채널 TFT는 우측에 있다. 도 2a에서, 참조 번호 1은 P 채널 TFT의 게이트 전극을 표시하고, 2는 N 채널 TFT의 게이트 전극을 표시하고, 3은 P 채널 TFT의 소스 전극을 표시하고, 4는 드레인 권선(drain wiring)을 표시하고, 5는 N 채널 TFT의 소스 전극을 표시한다. 도 1a에서 볼 수 있는 바와 같이, P 채널 TFT의 게이트 전극(1)의 폭 a(채널 길이에 해당)는 N 채널 TFT의 게이트 전극(2)의 폭 b보다 짧다.
도 2b는 상기 회로의 단면도이며, 참조 번호들 1 내지 5는 도 2a에서의 참조 번호들이 표시하는 부분과 동일한 부분을 표시한다. 참조 번호 6은 게이트 절연막을 표시하고, 7은 P 채널 TFT의 소스를 표시하고, 8은 P 채널 TFT의 드레인을 표시하고, 9는 N 채널 TFT의 드레인을 표시하고, 10은 N 채널 TFT의 소스를 표시하고, 11은 층간 절연막을 표시한다.
도 2c는 다른 예를 도시한 것으로서, 각 TFT의 게이트 전극은 소스 및 드레인(즉, 오프셋 게이트 구조)과 일치하지 않는다. 오프셋 폭 t는 게이트 전극 주위에 형성된 막(coating)(12 또는 13)(이를테면, 양극(anodic) 산화막)의 두께와 대략 같다. 이런 형태의 TFT에서, 채널 길이는 게이트 전극의 폭과 반드시 같을 필요는 없다. 또한, 채널 길이와 임계 전압간의 관계가 도 1a와 도 1b에 a로 나타난 것과 반드시 같아야 할 필요는 없다.
그러나, 도 2c의 회로에서도, 채널 길이와 임계 전압간의 관계는 도 1a 내지 도 1c와 관련하여 설명된 것과 유사하다. 그 이유는 기판상에 형성된 TFT의 구조가 완전히 같고 오프셋 영역의 크기가 균일하도록 규정된 게이트 전극의 폭에 의해서 채널 길이가 간단히 결정되기 때문이다. 그러므로, 도 2b 회로의 경우에서와 마찬가지로, N 채널과 P 채널 TFT의 임계 전압의 절대값은 N 채널과 P 채널 TFT의 채널 길이나 게이트 전극폭을 서로 다르게 만들므로써 대략 같게 할 수 있다.
본 발명에 따라서, 임계 전압을 제어하기 위해 P 채널 TFT의 게이트 전극 폭(소스와 드레인 영역을 따른 방향에서)은 N 채널 TFT의 게이트 전극 폭의 25 내지 80% 이어야 한다. 또한 비단결정 실리콘(다결정 실리콘과 같은)을 사용할 때, 채널 영역내의 인이나 붕소와 같은 N 또는 P 형 불순물 농도가 예컨대 1×1018atoms/㎤미만, 더 바람직하게는 1×1016atoms/㎤미만으로 가능한 작은 것이 바람직하다.
상술한 방식에 따라서, N 채널과 P 채널 TFT의 임계 전압의 절대값은 대략 같게될 수 있다. 일반적으로 채널 길이가 변하면 TFT의 다른 특성들, 이를테면 이동도(mobility)와 오프-전류(off-current)(게이트가 역바이어스될 때 소스-드레인 누설 전류)가 변하게 된다. 이들 특성들의 값은 채널 폭을 조정함으로써 최적화될 수 있다.
P 채널 TFT의 채널 길이가 감소된다 하더라도, 핫 캐리어(hot carrier) 발생에 따른 열화, 특히, 임계 전압의 변화 정도와 이동도의 감소 정도가 작다. 따라서신뢰성에 아무런 문제가 생기지 않는다. 반대로, N 채널 TFT의 채널 길이가 증가하면, 드레인에서의 핫 캐리어 발생이 억제될 수 있다. 그러므로, 본 발명은 신뢰성 향상에 효과적이다.
양호한 실시예들에 대한 설명
도 3a 내지 도 3f는 본 발명에 따른 TFT 회로의 제조 방법을 도시한다. 먼저, 언더코팅(undercoat) 산화막(22)으로서 두께 1,000-3,000Å인 실리콘 이산화막을 산소 대기에서 스퍼터링(sputtering)함으로써 기판(21)(코닝(Corning) 7059, 300mm×400mm 또는 100mm×100mm)상에 형성한다. 대량 생산성을 향상시키기 위해, 막은 TEOS를 시작 재료(starting material)로 사용하여 플라즈마 CVD 기법으로 형성될 수도 있다.
이어서, 플라즈마 CVD 또는 LPCVD 기법으로 두께 300∼5,000Å, 바람직하게는 500∼1,000Å의 무정형의(amorphous) 실리콘막을 증착시킨 다음, 환원성 대기에서 550∼600℃로 4∼48시간 동안 처리하여 결정화시켰다. 무정형의 실리콘막내의 B나 P와 같은 n형 또는 p형 불순물의 농도는 1×1016atoms/㎤이하였다. 또한, 탄소, 산소 또는 질소의 농도로 5×1018atoms/㎤이하였다. 그 다음에, 결정화 정도(degree of crystallization)를 증가시키기 위해서 레이저를 조사할 수 있다. 그다음, 결정 실리콘막을 패터닝함으로써 아일랜드(island) 영역(23, 24)을 형성하였다. 그 위에다 700∼1,500Å 두께의 실리콘 이산화막(25)을 스퍼터링함으로써 형성하였다.
이어서, 전자 빔 증착(electron beam evaporation)이나 스퍼터링함으로써1,000Å 내지 3㎛ 두께의 알루미늄막(1 wt%의 Si나 0.1∼0.3 wt%의 Sc(스칸듐)을 포함함)이 형성된다. 스핀 코팅함으로써 포토레지스트(예컨대, Tokyo Ohka Co., Ltd. 에서 생산한 OFPR 800/30 cp)가 형성된다. 이 포토레지스트를 형성하기 전에 상기 알루미늄막 위에 양극 산화(anodic oxidation)로 100∼1,000Å 두께의 알루미늄 산화막을 형성하였더니, 포토레지스트와 접착성이 더 좋았다. 또한, 이 알루미늄 산화막은 포토레지스트로부터의 누설 전류를 차단하므로, 나중에 양극 산화 단계에서 측면에 다공성(porous) 양극 산화막을 형성하는데 효과적이었다. 그 다음, 포토레지스트와 알루미늄막은 모두 패턴화, 즉 에칭되어 게이트 전극(26, 27)과 마스크막(28, 29)을 만들었다. 본 실시예에서, N 채널 TFT의 게이트 전극(27)의 폭은 7㎛로 만들었고, P 채널 TFT의 게이트 전극(26)의 폭은 4㎛로 만들었다(도 3a 참조).
그 다음, 양극 산화로 이를테면 두께 3,000∼6,000Å, 바람직하게는 5,000Å의 양극 산화막(30, 31)이 형성된다. 이 산화막에서는 전해질(electrolyte)에서 상기 구조를 통해 전류가 생성되었다. 양극 산화는 3∼20%의 시트르산(citric acid)이나, 또는 옥살산(oxalic acid), 인산, 크롬산, 황산 등과 같은 산성 수용액(acidic aqueous solution)을 사용하여 전류를 일정하게 유지하면서 게이트 전극에 10∼30V를 인가함으로써 실행될 수 있다. 본 실시예에서, 양극 산화는 10V를 인가함으로써 20∼40분 동안 옥살산 용액(30℃)에서 실행된다. 양극 산화막의 두께는 양극 산화 시간에 의해 조절된다. 그 결과, 게이트 전극(26, 27)의 폭은 각각 3㎛와 6㎛로 감소된다(도 3b 참조).
그 다음, 마스크가 제거되고, 3-10%의 타르타르산(tartaric acid), 붕소산및 질산을 함유한 에틸렌 글리콜 용액인 전해질 용액에서 게이트 전극을 통해 다시 전류가 흐르게 하였다. 용액의 온도가 상온, 즉 약 10℃보다 낮은 경우에는 더 좋은 산화막이 얻어진다. 그 결과, 게이트 전극의 상부면과 측면에 장벽형(barrier-type) 양극 산화막(32, 33)이 형성된다. 양극 산화막(32, 33)의 두께는 인가된 전압에 비레한다. 예컨대, 전압이 150V인 경우에는, 2,000Å 두께의 양극 산화막이 얻어진다. 양극 산화막(32, 33)의 두께는 요구되는 오프셋에 따라 결정된다. 그러나 양극 산화막(32, 33)은 3,000Å보다 얇아야 하는데, 그 이유는 3,000Å보다 두꺼운 양극 산화막을 형성하기 위해서는 250V 이상의 고전압이 필요하며, 이 전압은 TFT 특성에 악영향을 미치게 되기 때문이다. 본 실시예에서, 양극 산화막(32, 33)의 필요한 두께에 따라 전압이 80∼150V 범위내에서 결정된다.
주의할 것은 장벽형 양극 산화막(32, 33)을 형성하는 단계가 후에 실행된다는 사실에도 불구하고, 이 막들은 다공성 양극 산화막(30, 31)의 바깥측이 아닌 다공성 양극 산화막(30)과 게이트 전극(26)간 그리고 다공성 양극 산화막(31)과 게이트 전극(27)간에 형성된다는 것이다.
이어서, 건식 에칭(dry etching)(또는 습식 에칭)에 의해 절연막(25)이 에칭된다. 에칭 깊이는 임의로 결정할 수 있다. 즉, 막 밑에 있는 활성층이 노출될 때까지 에칭이 실행될 수가 있거나 또는 활성층이 노출되기 전 어딘가에 에칭이 정지될 수가 있다. 대량 생산, 수율 및 균일성 측면에서 보아 활성층에 도달할 때까지 에칭이 실행되는 것이 좋다. 이 경우 양극 산화막(30, 31)이나 게이트 전극(26,27)으로 덮힌 절연막(25)(게이트 절연막)의 일부는 원래 두께의 절연막(34, 35)으로 남아 있게 된다(도 3c 참조).
그 다음, 양극 산화막(30, 31)이 제거된다. 에칭제(etchant)로는 인산형 용액, 예컨대 인산, 아세트산 및 질산의 혼합산인 것이 좋다. 인산형 에칭제의 경우, 다공성 양극 산화막의 에칭속도가 장벽형 양극 산화막의 에칭속도보다 10배 이상 빠르다. 따라서, 장벽형 양극 산화막(32, 33)이 인산형 에칭제로 실질적으로 에칭되지 못하기 때문에, 산화막 내부의 게이트 전극은 에칭으로부터 보호된다.
N 형 또는 P 형 가속된 불순물 이온을 상기 구조에 주입함으로써 소스 및 드레인이 형성된다. 더 상세히 설명하면, 제 3c도에서 좌측 TFT 영역이 마스크(36)로 덮은 후에, 비교적 저속(통상적인 가속 전압 5∼30kV)의 인 이온을 이온 도핑으로 주입하였다. 본 실시예에서, 가속 전압은 20kV이었다. 포스핀(Phosphine ; PH3)이 도핑 기체로 사용되고, 1회 주입양은 5×1014내지 5×1015cm-2로 하였다. 이 단계에서 인 이온이 절연막(35)을 통과할 수 없으므로, 표면이 노출되어 있는 활성층의 일부에만 이온을 주입시켜, 의도된 N 채널 TFT 의 드레인(37)과 소스(38)를 형성하였다(도 3d 참조).
그 다음, 비교적 고속(통상적인 가속 전압 : 60-120kV)의 인 이온을 이온 도핑으로 주입하였다. 본 실시예에서, 가속 전압은 90kV이고 1회 주입양은 1×1013내지 5×1014cm-2이었다. 이 단계에서는, 인 이온은 절연막(35)을 통과하여 그 하부에있는 영역에 도달한다. 그러나 1회 주입량이 작기 때문에, N 형 영역(39, 40)의 농도가 작게 형성되었다(도 3e 참조).
도핑을 완료한 후에, 마스크(36)가 제거된다. 그 다음, N 채널 TFT를 마스크한 상태에서, 의도된 P 채널 TFT의 소스(41), 드레인(42) 및 저농도 P형 영역(43, 44)을 유사한 방식으로 형성하였다. 활성층내에 주입된 불순물 이온은 KrF 엑시머(excimer) 레이저광(파장:248nm; 펄스폭:20ns) 조사에 의해 활성화되었다.
다음, 두께 3,000∼6,000Å의 실리콘 이산화막이 층간 절연막(45)으로서 전체 표면위에 CVD로 형성된다. 그 다음, TFT의 소스와 드레인을 위한 콘택트 홀이 형성되고, 알루미늄 권선과 전극(46-48)이 형성된다. 더욱이, 200∼400℃에서 수소 어닐링이 실행된다. 이리하여, TFT를 이용한 상보형 인버터 회로가 완성된다(도 3f 참조).
이렇게 만들어진 형태의 인버터 회로가 다단계로 서로 접속되어 링 발진기나 시프트 레지스터를 사용할 때는, 그 동작점을 중심 전압에 두기 위해서 임계 전압을 같게 만드는 것이 매우 중요하다. 또한, 본 발명은 아날로그식으로 구동할 필요가 있는 스위칭 소자(이를테면, 액티브 매트릭스형 액정 디스플레이 디바이스의 각 픽셀용으로 쓰이는 트랜지스터)와 상보형 전송 게이트에도 효과적이었다.
본 발명은 N 채널 및 P 채널 TFT의 임계 전압 절대값을 대략적으로 같게 만들 수가 있기 때문에 상보형 회로의 작동 효율을 향상시키고 회로의 구동 전압을 감소시킬 수가 있다. 본 발명을 실시하는 가장 간단한 방식은 게이트 전극의 폭을변화시키는 것이다. 게이트 전극 폭의 최적값은 TFT의 구조와 제조 상태에 따라서 결정되어야 하며 본 실시예들에서 사용된 값들로 분명히 한정되는 것은 아니다. 또한, 예컨대 보통 구조의 P 채널 TFT(도 2b에 도시)와 게이트 전극이 소스와 드레인으로부터 오프셋된 N 채널 TFT(도 2c에 도시)를 이용한 회로(이 회로에 대해서는 구체적으로 설명하지 않음)를 형성할 수 있다.
본 발명은 실리콘 이산화 막과 접촉된 결정 실리콘 반도체를 채널로 이용하는 TFT에서 특히 효과적이다. 그 이유는 실리콘 이산화막과 접촉된 무정형의 실리콘 막이 열 어닐링, 레이저광 조사 또는 다른 수단에 의해서 결정화될 때, <111>면 방위(plane orientation)가 경계면에서의 매칭으로 인해 쉽게 생기기 때문이다.
<111> 면에서, 실리콘 이산화막과의 계면(interface)에서의 계면 상태의 밀도 Qss는 <100>과 <311>면과 같은 다른 면에서의 밀도의 약 2배이다. 그러므로, 상기 방식으로 TFT를 제조하는 경우, 임계 전압은 음쪽으로 이동하는 경향이 있다. 즉, N 채널 TFT의 임계 전압은 OV에 가까운 값을 가져, 정상 온 상태로 되고, P 채널 TFT의 임계 전압은 큰 음값을 가진다. 상기에서 지적한 바와 같이, 이것은 상보형 회로를 설계하는데 매우 문제가 된다. 본 발명은 N 채널과 P 채널 TFT의 임계 전압의 균형을 맞추어서 상기 문제를 해결하고자 한 것이다. 이 점에서 본 발명은 효과적임이 분명하다.
지금까지 양호한 실시예들을 통해서 본 발명을 설명하였지만, 다양한 변경이 가능하며, 본 발명은 첨부된 특허청구의 범위에 의해서만 한정되어져야 함은 물론이다.

Claims (13)

  1. 인버터 회로를 갖는 반도체 장치에 있어서,
    상기 인버터 회로는 기판상에 형성된 N 채널 박막 트랜지스터와 상기 N 채널 박막 트랜지스터에 전기적으로 접속되는 P 채널 박막 트랜지스터를 구비하고;
    상기 N 채널 및 P 채널 박막 트랜지스터들 각각은 소스와 드레인 영역들 사이에 배치된 채널 영역을 갖는 반도체 층과 상기 채널 영역에 인접한 게이트 전극을 구비하고, 상기 게이트 전극과 상기 채널 영역 사이에 게이트 절연막이 배치되고,
    상기 P 채널 박막 트랜지스터의 채널 길이는 상기 N 채널 박막 트랜지스터의 채널 길이보다 작고,
    상기 소스와 드레인 영역들을 따르는 방향으로 상기 P 채널 박막 트랜지스터의 상기 게이트 전극의 폭은 상기 N 채널 박막 트랜지스터의 게이트 전극의 폭보다 넓은, 반도체 장치.
  2. 아날로그 스위칭 회로를 갖는 반도체 장치에 있어서,
    상기 아날로그 스위칭 회로는 기판상에 형성된 N 채널 박막 트랜지스터와 상기 N 채널 박막 트랜지스터에 전기적으로 접속된 P 채널 박막 트랜지스터를 구비하고;
    상기 N 채널과 P 채널 박막 트랜지스터들 각각은 소스와 드레인 영역들 사이에 배치된 채널 영역을 갖는 반도체 층과 상기 채널 영역에 인접한 게이트 전극을 구비하고, 상기게이트 전극과 상기 채널 영역 사이에 게이트 절연막이 배치되고,
    상기 P 채널 박막 트랜지스터의 채널 길이는 상기 N 채널 박막 트랜지스터의 채널 길이보다 작고,
    상기 소스와 드레인 영역들을 따르는 방향으로 상기 P 채널 박막 트랜지스터의 상기 게이트 전극의 폭은 상기 N 채널 박막 트랜지스터의 상기 게이트 전극의 폭보다 넓은, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 반도체 층은 실리콘을 구비한 결정 반도체 층인, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 반도체 장치는 액티브 매트릭스 디스플레이 디바이스인, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 N 채널과 P 채널 박막 트랜지스터 사이의 임계 전압의 절대값 차는 0.4V이하인, 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 N 채널 박막 트랜지스터의 채널 길이는 6-7㎛이고, 상기 P 채널 박막 트랜지스터의 채널 길이는 3-4㎛인, 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 N 채널과 P 채널 박막 트랜지스터들 중 적어도 한 트랜지스터는 상기 반도체 층내에 적어도 하나의 오프셋 영역을 갖는, 반도체 장치.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 N 채널 박막 트랜지스터의 채널 길이는 상기 P 채널 박막 트랜지스터의 채널 길이보다 적어도 20% 작은, 반도체 장치.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 P 채널 박막 트랜지스터의 상기 게이트 전극의 폭은 상기 N 채널 박막 트랜지스터의 상기 게이트 전극의 폭보다 25-80% 작은, 반도체 장치.
  10. 반도체 장치에 있어서,
    기판상에 N 채널 박막 트랜지스터와 N 채널 박막 트랜지스터와 전기적으로 접속된 P 채널 박막 트랜지스터를 구비하고,
    상기 P 채널 박막 트랜지스터는 실리콘을 구비하는 제 1 결정 반도체 막, 제 1 게이트 전극, 및 제 1 결정 반도체 막과 제 1 게이트 전극 사이에 배치된 제 1 게이트 절연막을 구비하며, 상기 제 1 결정 반도체 막은 제 1 소스 영역, 제 1 드레인 영역, 및 제 1 소스 영역과 제 1 드레인 영역 사이에 배치된 제 1 채널 영역을 구비하고,
    상기 N 채널 박막 트랜지스터는 실리콘을 구비하는 제 2 결정 반도체 막, 제2 게이트 전극, 및 제 2 결정 반도체 막과 제 2 게이트 전극 사이에 배치된 제 2 게이트 절연막을 구비하며, 상기 제 2 결정 반도체 막은 제 2 채널 영역, 제 2 소스 영역, 및 제 2 드레인 영역과 N형 불순물로 도핑된 한 쌍의 불순물 영역들을 구비하고, 상기 제 2 채널 영역은 상기 한 쌍의 불순물 영역들 사이에 위치하고, 상기 제 2 소스 영역과 상기 제 2 드레인 영역 둘 다는 상기 한 쌍의 불순물 영역들의 바깥쪽에 위치하며,
    상기 제 1 채널 영역의 길이는 상기 제 2 채널 영역의 길이보다 작고,
    상기 제 2 소스 영역과 상기 제 2 드레인 영역을 따르는 방향으로 상기 제 1 게이트 전극의 폭은 상기 제 2 게이트 전극의 폭보다 작고,
    상기 한 쌍의 불순물 영역들은 상기 제 2 소스 영역과 상기 제 2 드레인 영역에서의 농도보다 낮은 농도의 상기 N 채널 불순물을 포함하는, 반도체 장치.
  11. 반도체 장치에 있어서,
    기판상에 N 채널 박막 트랜지스터와 상기 N 채널 박막 트랜지스터에 전기적으로 접속된 P 채널 박막 트랜지스터를 구비하고,
    상기 P 채널 박막 트랜지스터는 실리콘을 구비하는 제 1 결정 반도체 막, 제 1 게이트 전극, 및 제 1 결정 반도체 막과 제 1 게이트 전극 사이에 배치된 제 1 게이트 절연막을 구비하고, 상기 제 1 결정 반도체 막은 제 1 소스 영역, 제 1 드레인 영역, 및 제 1 소스 영역과 제 1 드레인 영역 사이에 배치된 제 1 채널 영역을 구비하고,
    상기 N 채널 박막 트랜지스터는 실리콘을 구비하는 제 2 결정 반도체 막, 제 2 게이트 전극, 및 제 2 결정 반도체 막과 제 2 게이트 전극 사이에 배치된 제 2 게이트 절연막을 구비하고, 상기 제 2 결정 반도체 막은 제 2 채널영역, 제 2 소스영역 및 제 2 드레인 영역 및 N 형 불순물로 도핑된 한 쌍의 불순물 영역들을 구비하고, 상기 제 2 채널 영역은 상기 한 쌍의 불순물 영역들 사이에 위치하고, 상기 제 2 소스 영역과 상기 제 2 드레인 영역 둘 다는 상기 한 쌍의 불순물 영역들의 바깥쪽에 위치하고,
    상기 제 1 채널 영역의 길이는 3 내지 4㎛이고 상기 제 2 채널 영역의 길이는 6 내지 7㎛이고,
    상기 한 쌍의 불순물 영역들은 상기 제 2 소스 영역과 상기 제 2 드레인 영역에서의 농도보다 낮은 농도의 상기 N 채널 불순물을 포함하는, 반도체 장치.
  12. 제 10 항 또는 11 항에 있어서, 상기 제 1 게이트 전극은 상기 제 1 결정 반도체 막 상에 위치하고 상기 제 2 게이트 전극은 상기 제 2 결정 반도체 막 상에 위치하는, 반도체 장치.
  13. 제 10 항 또는 11 항에 있어서, 상기 반도체 장치는 인버터 회로인, 반도체 장치.
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