JPH1079512A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH1079512A JPH1079512A JP23401996A JP23401996A JPH1079512A JP H1079512 A JPH1079512 A JP H1079512A JP 23401996 A JP23401996 A JP 23401996A JP 23401996 A JP23401996 A JP 23401996A JP H1079512 A JPH1079512 A JP H1079512A
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- Japan
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- film
- source
- forming
- region
- gate electrode
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Abstract
(57)【要約】
【課題】 液晶ディスプレイやメモリ集積回路に利用さ
れる薄膜トランジスタを、低コストでかつ特性の良いも
のを得ると共に、その製造方法を提供することを目的と
する。 【解決手段】 ソース・ドレイン領域３ｂ、３ｃの一部
でチャネル領域３ａと接する特定の部分を選択的に酸化
もしくは窒化することにより、絶縁層である酸化膜９ま
たは窒化膜を形成する。これによりＬＤＤ構造が形成さ
れ、トランジスタ特性のオフ電流が低減される。上記の
酸化膜９は陽極酸化法によって形成し、絶縁層の膜厚を
調整することにより、所望のトランジスタ特性を得るこ
とができる。
れる薄膜トランジスタを、低コストでかつ特性の良いも
のを得ると共に、その製造方法を提供することを目的と
する。 【解決手段】 ソース・ドレイン領域３ｂ、３ｃの一部
でチャネル領域３ａと接する特定の部分を選択的に酸化
もしくは窒化することにより、絶縁層である酸化膜９ま
たは窒化膜を形成する。これによりＬＤＤ構造が形成さ
れ、トランジスタ特性のオフ電流が低減される。上記の
酸化膜９は陽極酸化法によって形成し、絶縁層の膜厚を
調整することにより、所望のトランジスタ特性を得るこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
ックス方式の液晶ディスプレイ（ＬＣＤ）やメモリ集積
回路に利用される薄膜トランジスタ（Thin Film Transi
stor：以下、ＴＦＴと略記する。）およびその製造方法
に関するものである。
ックス方式の液晶ディスプレイ（ＬＣＤ）やメモリ集積
回路に利用される薄膜トランジスタ（Thin Film Transi
stor：以下、ＴＦＴと略記する。）およびその製造方法
に関するものである。
【０００２】
【従来の技術】ＴＦＴ、特にその半導体材料が多結晶で
あるＴＦＴの場合には、多結晶の粒界や粒内のギャップ
内準位が多数存在するため、トランジスタのオフ時にト
ンネリングによりリーク電流が高いという課題を有して
いる。このような課題に対して、、例えば、1990 Socie
ty for Information Display Technical Digest, p.p.3
11-314にはリーク電流を低減させる手法としてＬＤＤ
（Lightly Doped Drain）構造をもちいたものが開示さ
れている。
あるＴＦＴの場合には、多結晶の粒界や粒内のギャップ
内準位が多数存在するため、トランジスタのオフ時にト
ンネリングによりリーク電流が高いという課題を有して
いる。このような課題に対して、、例えば、1990 Socie
ty for Information Display Technical Digest, p.p.3
11-314にはリーク電流を低減させる手法としてＬＤＤ
（Lightly Doped Drain）構造をもちいたものが開示さ
れている。
【０００３】そこで、以下ではこの方法を図３の各プロ
セス毎の断面図を用いて説明する。まず、透光性基板１
上に不純物としてリンを多量にドープした多結晶シリコ
ン（doped-poly-Si）３１を選択的に形成してソース及
びドレイン領域とした後、その上に多結晶シリコンを形
成して多結晶シリコン活性層３２とする（図３
（ａ））。次にゲート絶縁層４をスパッタ法を用いて形
成した後、poly-Siからなるゲート電極５を形成する
（図３（ｂ））。そして、ゲート電極５をマスクとして
1015cm-2以下のドーズ量でイオン注入することにより、
ＬＤＤ領域を形成する（図３（ｃ））。最後に、層間絶
縁層６を堆積し、コンタクトホール７ａ及び７ｂを開口
した後、ソース、ドレイン電極８を形成する（図３
（ｄ））ことにより薄膜トランジスタが完成される。
セス毎の断面図を用いて説明する。まず、透光性基板１
上に不純物としてリンを多量にドープした多結晶シリコ
ン（doped-poly-Si）３１を選択的に形成してソース及
びドレイン領域とした後、その上に多結晶シリコンを形
成して多結晶シリコン活性層３２とする（図３
（ａ））。次にゲート絶縁層４をスパッタ法を用いて形
成した後、poly-Siからなるゲート電極５を形成する
（図３（ｂ））。そして、ゲート電極５をマスクとして
1015cm-2以下のドーズ量でイオン注入することにより、
ＬＤＤ領域を形成する（図３（ｃ））。最後に、層間絶
縁層６を堆積し、コンタクトホール７ａ及び７ｂを開口
した後、ソース、ドレイン電極８を形成する（図３
（ｄ））ことにより薄膜トランジスタが完成される。
【０００４】
【発明が解決しようとする課題】しかし上述の従来例で
は、ＬＤＤ構成を用いてリーク電流を低減させるため、
まずソース・ドレイン領域を形成するためのdoped-poly
-Si を堆積し、パターン形成等の微細加工をしている。
そして、活性層とゲート絶縁層とゲート電極をそれぞれ
形成した後、ＬＤＤ領域を形成するための不純物の注入
を行っているため、工程数が増加し、歩留まりを含めた
総合的なコスト増を招くという課題を有している。上記
の工程数の増加とは、ＬＤＤ領域形成用のイオン注入の
増加に伴う成膜工程、フォトリソ工程及びエッチング工
程等である。また、最初にdoped-poly-Si の堆積と微細
加工プロセスがあるため、万一エッチング不良により基
板上にdoped-poly-Si の残滓が残ると、活性層の閾値電
圧が変動することによりＴＦＴ特性が不安定になるとい
う課題も有している。
は、ＬＤＤ構成を用いてリーク電流を低減させるため、
まずソース・ドレイン領域を形成するためのdoped-poly
-Si を堆積し、パターン形成等の微細加工をしている。
そして、活性層とゲート絶縁層とゲート電極をそれぞれ
形成した後、ＬＤＤ領域を形成するための不純物の注入
を行っているため、工程数が増加し、歩留まりを含めた
総合的なコスト増を招くという課題を有している。上記
の工程数の増加とは、ＬＤＤ領域形成用のイオン注入の
増加に伴う成膜工程、フォトリソ工程及びエッチング工
程等である。また、最初にdoped-poly-Si の堆積と微細
加工プロセスがあるため、万一エッチング不良により基
板上にdoped-poly-Si の残滓が残ると、活性層の閾値電
圧が変動することによりＴＦＴ特性が不安定になるとい
う課題も有している。
【０００５】本発明は、これら従来技術の問題点を解決
し、安価にかつ特性に優れたＬＤＤ構造を有する薄膜ト
ランジスタ及びその製造方法を提供することを目的とす
るものである。
し、安価にかつ特性に優れたＬＤＤ構造を有する薄膜ト
ランジスタ及びその製造方法を提供することを目的とす
るものである。
【０００６】
【課題を解決するための手段】本発明の薄膜トランジス
タは上記目的を達成するため、チャネル領域及びソース
・ドレイン領域を有する半導体層と、ゲート絶縁層と、
ゲート電極とを有し、ソース・ドレイン領域のチャネル
領域と接する領域に選択的に酸化または窒化された領域
を有する構成となっている。この酸化膜あるいは窒化膜
の下部に残存する領域のpoly-Si は、もともとの不純物
の分布が深さ方向で変化しているならば、所望の深さま
で酸化あるいは窒化することにより不純物濃度を所望の
値に制御できるので結果的に抵抗値が制御できる。ま
た、不純物濃度が深さ方向で一定ならば、残存するpoly
-Si 膜厚により抵抗値が制御可能となり、所望の抵抗値
を持つＬＤＤ領域が得られる。
タは上記目的を達成するため、チャネル領域及びソース
・ドレイン領域を有する半導体層と、ゲート絶縁層と、
ゲート電極とを有し、ソース・ドレイン領域のチャネル
領域と接する領域に選択的に酸化または窒化された領域
を有する構成となっている。この酸化膜あるいは窒化膜
の下部に残存する領域のpoly-Si は、もともとの不純物
の分布が深さ方向で変化しているならば、所望の深さま
で酸化あるいは窒化することにより不純物濃度を所望の
値に制御できるので結果的に抵抗値が制御できる。ま
た、不純物濃度が深さ方向で一定ならば、残存するpoly
-Si 膜厚により抵抗値が制御可能となり、所望の抵抗値
を持つＬＤＤ領域が得られる。
【０００７】また本発明の薄膜トランジスタの製造方法
は、基板上に半導体層を選択的に形成する工程と、半導
体層上にゲート絶縁層を形成する工程と、ゲート絶縁層
上にゲート電極を形成する工程と、ゲート電極をマスク
として不純物を導入してソース・ドレイン領域を形成す
る工程とを有し、ソース・ドレイン領域のうちチャネル
領域に接する部分を選択的に酸化または窒化する構成と
なっている。上記の構成によれば、ゲート電極をマスク
として絶縁膜を除去したり、あるいは不純物を注入でき
るため、フォトリソグラフィー工程が省略できるため、
低コストで均一性の高い薄膜トランジスタが製造でき
る。
は、基板上に半導体層を選択的に形成する工程と、半導
体層上にゲート絶縁層を形成する工程と、ゲート絶縁層
上にゲート電極を形成する工程と、ゲート電極をマスク
として不純物を導入してソース・ドレイン領域を形成す
る工程とを有し、ソース・ドレイン領域のうちチャネル
領域に接する部分を選択的に酸化または窒化する構成と
なっている。上記の構成によれば、ゲート電極をマスク
として絶縁膜を除去したり、あるいは不純物を注入でき
るため、フォトリソグラフィー工程が省略できるため、
低コストで均一性の高い薄膜トランジスタが製造でき
る。
【０００８】さらに本発明の薄膜トランジスタの製造方
法は、基板上にゲート電極を形成する工程と、ゲート電
極上にゲート絶縁層を形成する工程と、ゲート絶縁層上
に半導体層を選択的に形成する工程と、不純物を導入ソ
ース・ドレイン領域を形成する工程とを有し、ソース・
ドレイン領域のうちチャネル領域に接する部分を選択的
に酸化または窒化する構成となっている。上記の構成に
よれば、不純物注入の際のレジストマスク形成に裏面露
光を用いることができる。また先行して製造しているａ
−Ｓｉ薄膜トランジスタの製造工程と途中まで同じであ
るため、製造装置を共用でき低コスト化が図れるという
作用を有する。
法は、基板上にゲート電極を形成する工程と、ゲート電
極上にゲート絶縁層を形成する工程と、ゲート絶縁層上
に半導体層を選択的に形成する工程と、不純物を導入ソ
ース・ドレイン領域を形成する工程とを有し、ソース・
ドレイン領域のうちチャネル領域に接する部分を選択的
に酸化または窒化する構成となっている。上記の構成に
よれば、不純物注入の際のレジストマスク形成に裏面露
光を用いることができる。また先行して製造しているａ
−Ｓｉ薄膜トランジスタの製造工程と途中まで同じであ
るため、製造装置を共用でき低コスト化が図れるという
作用を有する。
【０００９】
（実施の形態１）以下本発明の一実施の形態における薄
膜トランジスタ及びその製造方法について、図面を参照
しながら説明する。図１は本実施の形態における薄膜ト
ランジスタの製造工程断面図を示したものである。
膜トランジスタ及びその製造方法について、図面を参照
しながら説明する。図１は本実施の形態における薄膜ト
ランジスタの製造工程断面図を示したものである。
【００１０】ガラスなどの透光性基板１上にＳｉＯ2か
らなる下地絶縁膜２を常圧ＣＶＤ法において４５０℃で
膜厚２００ｎｍになるように製膜した後、ａ−Ｓｉ：Ｈ
をプラズマＣＶＤ装置にて２７０℃で膜厚５０ｎｍとな
るように製膜し、エッチングして所定の形状にパターニ
ングする。波長３０８ｎｍのＸｅＣｌエキシマレーザー
を用いて結晶化を行い半導体層となるポリシリコン層３
を形成する（図１（ａ））。
らなる下地絶縁膜２を常圧ＣＶＤ法において４５０℃で
膜厚２００ｎｍになるように製膜した後、ａ−Ｓｉ：Ｈ
をプラズマＣＶＤ装置にて２７０℃で膜厚５０ｎｍとな
るように製膜し、エッチングして所定の形状にパターニ
ングする。波長３０８ｎｍのＸｅＣｌエキシマレーザー
を用いて結晶化を行い半導体層となるポリシリコン層３
を形成する（図１（ａ））。
【００１１】次に、上記のポリシリコン層３上にＳｉＯ
2からなるゲート絶縁膜４を常圧ＣＶＤ法にて４５０℃
で１００ｎｍとなるように製膜し、その上に例えばＡｌ
からなる導電膜を２００ｎｍの厚さに形成する。そして
上記のＡｌ膜をフォトリソグラフィーとエッチングにて
所定の形状にしてゲート電極５を形成する（図１
（ｂ））。
2からなるゲート絶縁膜４を常圧ＣＶＤ法にて４５０℃
で１００ｎｍとなるように製膜し、その上に例えばＡｌ
からなる導電膜を２００ｎｍの厚さに形成する。そして
上記のＡｌ膜をフォトリソグラフィーとエッチングにて
所定の形状にしてゲート電極５を形成する（図１
（ｂ））。
【００１２】続いてゲート電極５をマスクとして、ゲー
ト絶縁膜４をフッ素系のガスでドライエッチングして所
定の形状に加工する（図１（ｃ））。ポリシリコン層３
にイオンドーピング法にてリンやボロン等の不純物をイ
オン注入することにより、ポリシリコン層３にチャネル
領域３ａをはさんでソース領域３ｂ及びドレイン領域３
ｃを形成する（図１（ｄ））。
ト絶縁膜４をフッ素系のガスでドライエッチングして所
定の形状に加工する（図１（ｃ））。ポリシリコン層３
にイオンドーピング法にてリンやボロン等の不純物をイ
オン注入することにより、ポリシリコン層３にチャネル
領域３ａをはさんでソース領域３ｂ及びドレイン領域３
ｃを形成する（図１（ｄ））。
【００１３】上記の不純物イオンの注入後、ＬＤＤ領域
を形成するために所定のレジストパターンを形成し、ポ
リシリコンのドーピング層を陽極酸化して酸化膜９を形
成する。なお電解液は酒石酸の３％水溶液をエチレング
リコール溶液に３：７の容量比に溶かしたものである。
電流密度は１ｍＡ/ｃｍ2の定電流でドーピング層の半分
の膜厚分を酸化した（図１（ｅ））。上記のように、陽
極酸化により酸化膜を形成すると、下記のような利点が
ある。第１に、陽極酸化は例えば３０〜４０℃程度の低
温で行えるため、素子へのダメージを最小限に抑制する
ことができ、第２に、陽極酸化により形成された酸化膜
は緻密な膜となり、第３に印加する電圧の制御により形
成する酸化膜の膜圧制御が容易であり歩留まりが上昇す
る。
を形成するために所定のレジストパターンを形成し、ポ
リシリコンのドーピング層を陽極酸化して酸化膜９を形
成する。なお電解液は酒石酸の３％水溶液をエチレング
リコール溶液に３：７の容量比に溶かしたものである。
電流密度は１ｍＡ/ｃｍ2の定電流でドーピング層の半分
の膜厚分を酸化した（図１（ｅ））。上記のように、陽
極酸化により酸化膜を形成すると、下記のような利点が
ある。第１に、陽極酸化は例えば３０〜４０℃程度の低
温で行えるため、素子へのダメージを最小限に抑制する
ことができ、第２に、陽極酸化により形成された酸化膜
は緻密な膜となり、第３に印加する電圧の制御により形
成する酸化膜の膜圧制御が容易であり歩留まりが上昇す
る。
【００１４】次にＳｉＯ2からなる層間絶縁膜６を常圧
ＣＶＤ法にて４００ｎｍ製膜する（図１（ｆ））。次に
コンタクトホール７を開孔し、最後に、Ｔｉ膜及びＡｌ
膜をそれぞれ８０ｎｍ・３５０ｎｍになるように製膜す
る。前記ＴｉおよびＡｌ膜を各々ドライエッチングとウ
ェットエッチングで所定の形状に形成してソース・ドレ
イン電極８とし、ポリシリコンＴＦＴが完成する（図１
（ｇ））。
ＣＶＤ法にて４００ｎｍ製膜する（図１（ｆ））。次に
コンタクトホール７を開孔し、最後に、Ｔｉ膜及びＡｌ
膜をそれぞれ８０ｎｍ・３５０ｎｍになるように製膜す
る。前記ＴｉおよびＡｌ膜を各々ドライエッチングとウ
ェットエッチングで所定の形状に形成してソース・ドレ
イン電極８とし、ポリシリコンＴＦＴが完成する（図１
（ｇ））。
【００１５】以上のように、本発明によれば、酸化膜に
よりＬＤＤ領域を形成すると、陽極酸化工程のみで、Ｌ
ＤＤ領域を形成することができるため、従来のように、
成膜工程、フォトリソ工程及びエッチング工程を行う必
要がなく、工程数を少なくすることができるだけでな
く、酸化膜という半導体層とは別の膜を形成してＬＤＤ
領域を形成しているため、微妙な制御が必要となる注入
（具体的には、イイオン注入を行う際のマスクの膜厚等
で制御する）による不純物の導入よりはＬＤＤ領域の形
成を制御良く行うことができる。
よりＬＤＤ領域を形成すると、陽極酸化工程のみで、Ｌ
ＤＤ領域を形成することができるため、従来のように、
成膜工程、フォトリソ工程及びエッチング工程を行う必
要がなく、工程数を少なくすることができるだけでな
く、酸化膜という半導体層とは別の膜を形成してＬＤＤ
領域を形成しているため、微妙な制御が必要となる注入
（具体的には、イイオン注入を行う際のマスクの膜厚等
で制御する）による不純物の導入よりはＬＤＤ領域の形
成を制御良く行うことができる。
【００１６】本実施の形態発明については、種々の変形
が可能である。たとえば、半導体としてpoly-Siを用い
たが単結晶Ｓｉ（単結晶の場合にも、ホットキャリア対
策等の信頼性向上のためにＬＤＤが採用されている）、
Ｓｉ−Ｇｅ化合物の多結晶体や単結晶でも良い。またポ
リシリコン層３の膜厚は５０ｎｍとしたが、これに制約
される訳ではなくチャネルが形成される１０ｎｍ以上で
あれば良い。但し、製膜の安定性と光導電性を考えると
２０ｎｍから１５０ｎｍが望ましい。また、ゲート絶縁
層４としては常圧ＣＶＤにより形成されたＳｉＯ2を用
いたが、ＥＣＲ−ＣＶＤ、プラズマＣＶＤ法、スパッ
タ、減圧ＣＶＤ法などの方法でもＳｉＯ2は堆積可能で
ある。さらに、ゲート絶縁層４の材料としても、ＳｉＮ
ｘ、ＴａＯｘ、Ａｌ2Ｏ3等の絶縁膜やＳｉＯ2などとの
積層膜からなる絶縁層でも良い。
が可能である。たとえば、半導体としてpoly-Siを用い
たが単結晶Ｓｉ（単結晶の場合にも、ホットキャリア対
策等の信頼性向上のためにＬＤＤが採用されている）、
Ｓｉ−Ｇｅ化合物の多結晶体や単結晶でも良い。またポ
リシリコン層３の膜厚は５０ｎｍとしたが、これに制約
される訳ではなくチャネルが形成される１０ｎｍ以上で
あれば良い。但し、製膜の安定性と光導電性を考えると
２０ｎｍから１５０ｎｍが望ましい。また、ゲート絶縁
層４としては常圧ＣＶＤにより形成されたＳｉＯ2を用
いたが、ＥＣＲ−ＣＶＤ、プラズマＣＶＤ法、スパッ
タ、減圧ＣＶＤ法などの方法でもＳｉＯ2は堆積可能で
ある。さらに、ゲート絶縁層４の材料としても、ＳｉＮ
ｘ、ＴａＯｘ、Ａｌ2Ｏ3等の絶縁膜やＳｉＯ2などとの
積層膜からなる絶縁層でも良い。
【００１７】また、ゲート電極５やソース・ドレイン電
極の材料としては上記以外にも、Ａｌ合金、Ｔａ、Ｃ
ｒ、Ｔｉ、Ｍｏ、Ｍｏ−Ｔａ合金、Ｍｏ−Ｗ合金、Ｃ
ｕ、各種のシリサイドなどの金属やそれらの積層膜でも
良いが、抵抗値の観点からはＡｌ合金やＣｕを含むこと
が望ましい。さらに、陽極酸化膜の膜厚は印加電圧によ
ってコントロールできるので、陽極酸化膜厚によって種
々のトランジスタの特性を実現できる。また、酸化膜は
プラズマ酸化あるいはプラズマ窒化でも代用できる。但
し、酸化膜を形成すると絶縁性に優れ、一方窒化膜を形
成すると耐水性が向上するという利点がある。
極の材料としては上記以外にも、Ａｌ合金、Ｔａ、Ｃ
ｒ、Ｔｉ、Ｍｏ、Ｍｏ−Ｔａ合金、Ｍｏ−Ｗ合金、Ｃ
ｕ、各種のシリサイドなどの金属やそれらの積層膜でも
良いが、抵抗値の観点からはＡｌ合金やＣｕを含むこと
が望ましい。さらに、陽極酸化膜の膜厚は印加電圧によ
ってコントロールできるので、陽極酸化膜厚によって種
々のトランジスタの特性を実現できる。また、酸化膜は
プラズマ酸化あるいはプラズマ窒化でも代用できる。但
し、酸化膜を形成すると絶縁性に優れ、一方窒化膜を形
成すると耐水性が向上するという利点がある。
【００１８】（実施の形態２）以下本発明実施の形態２
における薄膜トランジスタ及びその製造方法について図
面を参照しながら説明する。図２は、本実施の形態にお
ける薄膜トランジスタの製造工程断面図を示したもので
ある。
における薄膜トランジスタ及びその製造方法について図
面を参照しながら説明する。図２は、本実施の形態にお
ける薄膜トランジスタの製造工程断面図を示したもので
ある。
【００１９】ガラスなどの透光性基板１上に例えばＣｒ
からなる導電膜を２００ｎｍの厚さに形成し、フォトリ
ソグラフィーとエッチングにて所定の形状にしてゲート
電極５を形成する。次に上記のゲート電極５上にＳｉＯ
2からなるゲート絶縁膜４をＴＥＯＳ（テトラエトキシ
シラン：（Ｃ2Ｈ5Ｏ）4Ｓｉ）とＯ2を原料ガスとして用
いたプラズマＣＶＤ法にて３５０℃で１００ｎｍとなる
ように製膜する（図２（ａ））。続いてゲート絶縁膜４
上に膜厚５０ｎｍのポリシリコン層３を形成し、フォト
リソグラフィーとエッチングにて所定の形状に加工する
（図２（ｂ））。
からなる導電膜を２００ｎｍの厚さに形成し、フォトリ
ソグラフィーとエッチングにて所定の形状にしてゲート
電極５を形成する。次に上記のゲート電極５上にＳｉＯ
2からなるゲート絶縁膜４をＴＥＯＳ（テトラエトキシ
シラン：（Ｃ2Ｈ5Ｏ）4Ｓｉ）とＯ2を原料ガスとして用
いたプラズマＣＶＤ法にて３５０℃で１００ｎｍとなる
ように製膜する（図２（ａ））。続いてゲート絶縁膜４
上に膜厚５０ｎｍのポリシリコン層３を形成し、フォト
リソグラフィーとエッチングにて所定の形状に加工する
（図２（ｂ））。
【００２０】次に全面にポジ型フォトレジストを塗布
し、ゲート電極５をフォトマスクとして裏面から露光す
ることにより、ゲート電極５と同一形状のレジストパタ
ーンを形成した後、ポリシリコン層３にイオンドーピン
グ法にてリンやボロン等のドナーまたはアクセプタとな
る不純物をイオン注入する。このとき前述のレジストパ
ターンがマスクとなってポリシリコン層３のチャネル領
域３ａには不純物が注入されず、ソース領域３ｂ及びド
レイン領域３ｃのみ注入されてソース領域３ａとドレイ
ン領域３ｂが形成される（図２（ｃ））。
し、ゲート電極５をフォトマスクとして裏面から露光す
ることにより、ゲート電極５と同一形状のレジストパタ
ーンを形成した後、ポリシリコン層３にイオンドーピン
グ法にてリンやボロン等のドナーまたはアクセプタとな
る不純物をイオン注入する。このとき前述のレジストパ
ターンがマスクとなってポリシリコン層３のチャネル領
域３ａには不純物が注入されず、ソース領域３ｂ及びド
レイン領域３ｃのみ注入されてソース領域３ａとドレイ
ン領域３ｂが形成される（図２（ｃ））。
【００２１】注入後、ＬＤＤ領域を形成するために所定
のレジストパターンを形成し、ポリシリコンのドーピン
グ層をプラズマ窒化してシリコン窒化膜９を形成する
（図２（ｄ））。上記のように、プラズマを用いて窒化
膜を形成している理由は、プラズマを用いると低温での
窒化が可能となるためであり、低温で窒化膜を形成でき
れば、素子へのダメージを最小限に抑制することができ
る。次にＳｉＯ2からなる層間絶縁膜６を常圧ＣＶＤ法
にて４００ｎｍ製膜する（図２（ｅ））。次にコンタク
トホール７を開孔し、最後に、Ｔｉ膜及びＡｌ膜をそれ
ぞれ８０ｎｍ・３５０ｎｍになるように製膜する。前記
ＴｉおよびＡｌ膜を各々ドライエッチングとウェットエ
ッチングで所定の形状に形成してソース・ドレイン電極
８とし、ポリシリコンＴＦＴが完成する（図２
（ｆ））。
のレジストパターンを形成し、ポリシリコンのドーピン
グ層をプラズマ窒化してシリコン窒化膜９を形成する
（図２（ｄ））。上記のように、プラズマを用いて窒化
膜を形成している理由は、プラズマを用いると低温での
窒化が可能となるためであり、低温で窒化膜を形成でき
れば、素子へのダメージを最小限に抑制することができ
る。次にＳｉＯ2からなる層間絶縁膜６を常圧ＣＶＤ法
にて４００ｎｍ製膜する（図２（ｅ））。次にコンタク
トホール７を開孔し、最後に、Ｔｉ膜及びＡｌ膜をそれ
ぞれ８０ｎｍ・３５０ｎｍになるように製膜する。前記
ＴｉおよびＡｌ膜を各々ドライエッチングとウェットエ
ッチングで所定の形状に形成してソース・ドレイン電極
８とし、ポリシリコンＴＦＴが完成する（図２
（ｆ））。
【００２２】本実施の形態についても、上記の実施の形
態１と同様に種々の変形が可能である。たとえば、半導
体としてpoly-Siを用いたが単結晶Ｓｉ、Ｓｉ−Ｇｅ化
合物の多結晶体や単結晶でも良い。また、ゲート絶縁層
４としてはＴＥＯＳとＯ2を用いたプラズマＣＶＤによ
り形成されたＳｉＯ2を用いたが、ＥＣＲ−ＣＶＤ、常
圧ＣＶＤ法、スパッタ、減圧ＣＶＤ法などの方法でもＳ
ｉＯ2は堆積可能である。さらに、ゲート絶縁膜の材料
としても、ＳｉＮｘ、ＴａＯｘ、Ａｌ2Ｏ3等の絶縁膜や
ＳｉＯ2などとの積層膜からなる絶縁層でも良い。
態１と同様に種々の変形が可能である。たとえば、半導
体としてpoly-Siを用いたが単結晶Ｓｉ、Ｓｉ−Ｇｅ化
合物の多結晶体や単結晶でも良い。また、ゲート絶縁層
４としてはＴＥＯＳとＯ2を用いたプラズマＣＶＤによ
り形成されたＳｉＯ2を用いたが、ＥＣＲ−ＣＶＤ、常
圧ＣＶＤ法、スパッタ、減圧ＣＶＤ法などの方法でもＳ
ｉＯ2は堆積可能である。さらに、ゲート絶縁膜の材料
としても、ＳｉＮｘ、ＴａＯｘ、Ａｌ2Ｏ3等の絶縁膜や
ＳｉＯ2などとの積層膜からなる絶縁層でも良い。
【００２３】また、ゲート電極５やソース・ドレイン電
極の材料としては上記以外にも、Ａｌ合金、Ｔａ、Ｃ
ｒ、Ｔｉ、Ｍｏ、Ｍｏ−Ｔａ合金、Ｍｏ−Ｗ合金、Ｃ
ｕ、各種のシリサイドなどの金属やそれらの積層膜でも
良いが、抵抗値の観点からはＡｌ合金やＣｕを含むこと
が望ましい。さらに、ソース・ドレイン領域の一部で活
性層と接する特定の部分（ＬＤＤ領域）をプラズマ窒化
によって窒化膜を形成したが、プラズマ酸化膜または陽
極酸化膜でも良い。
極の材料としては上記以外にも、Ａｌ合金、Ｔａ、Ｃ
ｒ、Ｔｉ、Ｍｏ、Ｍｏ−Ｔａ合金、Ｍｏ−Ｗ合金、Ｃ
ｕ、各種のシリサイドなどの金属やそれらの積層膜でも
良いが、抵抗値の観点からはＡｌ合金やＣｕを含むこと
が望ましい。さらに、ソース・ドレイン領域の一部で活
性層と接する特定の部分（ＬＤＤ領域）をプラズマ窒化
によって窒化膜を形成したが、プラズマ酸化膜または陽
極酸化膜でも良い。
【００２４】
【発明の効果】本発明は、ソース・ドレイン領域の一部
で活性層と接する特定の部分を選択的に酸化もしくは窒
化して絶縁領域を形成するため、オフ電流を低減するこ
とができる。また、その酸化膜や窒化膜の厚さを任意に
調整できるため、所望のトランジスタ特性を得ることが
できる。また、陽極酸化膜あるいはプラズマ窒化膜、ま
たは積層構成の選択により、プロセス簡略が可能となり
歩留まりを向上させ、低コスト化を図ることができる。
で活性層と接する特定の部分を選択的に酸化もしくは窒
化して絶縁領域を形成するため、オフ電流を低減するこ
とができる。また、その酸化膜や窒化膜の厚さを任意に
調整できるため、所望のトランジスタ特性を得ることが
できる。また、陽極酸化膜あるいはプラズマ窒化膜、ま
たは積層構成の選択により、プロセス簡略が可能となり
歩留まりを向上させ、低コスト化を図ることができる。
【図１】本発明の実施の形態１を説明する主要工程ごと
の概略断面図
の概略断面図
【図２】本発明の実施の形態２を説明する主要工程ごと
の概略断面図
の概略断面図
【図３】従来の技術を説明する主要工程ごとの概略断面
図
図
１ 透光性ガラス基板 ２ 下地絶縁膜 ３ ポリシリコン層 ３ａ チャネル領域 ３ｂ ソース領域 ３ｃ ドレイン領域 ４ ゲート絶縁膜（ＳｉＯ2） ５ ゲート電極（Ａｌ） ６ 層間絶縁膜（ＳｉＯ2） ７ コンタクトホール ８ ソース・ドレイン電極（Ａｌ／Ｔｉ） ９ Ｓｉの陽極酸化膜またはプラズマ酸化膜及び窒化膜
Claims (5)
- 【請求項１】チャネル領域及びソース・ドレイン領域を
有する半導体層と、ゲート絶縁層と、ゲート電極とを有
する薄膜トランジスタであって、前記ソース・ドレイン
領域の前記チャネル領域と接する領域に選択的に酸化ま
たは窒化された領域を有することを特徴とする薄膜トラ
ンジスタ。 - 【請求項２】基板上に半導体層を選択的に形成する工程
と、前記半導体層上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、前
記ゲート電極をマスクとして不純物を導入してソース・
ドレイン領域を形成する工程とを有する薄膜トランジス
タの製造方法であって、前記ソース・ドレイン領域のう
ちチャネル領域に接する部分を選択的に酸化または窒化
することを特徴とする薄膜トランジスタの製造方法。 - 【請求項３】基板上にゲート電極を形成する工程と、前
記ゲート電極上にゲート絶縁層を形成する工程と、前記
ゲート絶縁層上に半導体層を選択的に形成する工程と、
不純物を導入ソース・ドレイン領域を形成する工程とを
有する薄膜トランジスタの製造方法であって、前記ソー
ス・ドレイン領域のうちチャネル領域に接する部分を選
択的に酸化または窒化することを特徴とする薄膜トラン
ジスタの製造方法。 - 【請求項４】ソース・ドレイン領域のうちチャネル領域
に接する部分を選択的に酸化する際に、陽極酸化を行う
ことを特徴とする請求項３記載の薄膜トランジスタの製
造方法。 - 【請求項５】ソース・ドレイン領域のうちチャネル領域
に接する部分を選択的に酸化または窒化する際に、プラ
ズマ酸化またはプラズマ窒化を行うことを特徴とする請
求項３記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23401996A JPH1079512A (ja) | 1996-09-04 | 1996-09-04 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23401996A JPH1079512A (ja) | 1996-09-04 | 1996-09-04 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079512A true JPH1079512A (ja) | 1998-03-24 |
Family
ID=16964293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23401996A Pending JPH1079512A (ja) | 1996-09-04 | 1996-09-04 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079512A (ja) |
-
1996
- 1996-09-04 JP JP23401996A patent/JPH1079512A/ja active Pending
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