KR101032116B1 - 엘씨오에스 소자의 제조방법 - Google Patents

Abstract

본 발명은 LCOS 칩의 평탄도(Flatness) 및 반사율(Reflectance)을 개선할 수 있는 LCOS 소자 제조방법을 개시한다. 개시된 본 발명은 LCOS 소자 특성 확보를 위해 반도체 기판 상의 고전압 영역(HVR)에 고농도의 불순물 이온을 주입하여 드리프트 영역을 형성하고, 고전압 영역(HVR)의 NMOS를 위한 필드 스탑 이온을 소자분리막 형성 후에 주입함으로써 LCOS 화소의 누설전류를 개선할 수 있다. 또한, 본 발명은 0.6㎛ 공정에 층간절연막 공정을 추가하여 5％ 이하의 칩 평탄도를 확보할 수 있으며, 미러 금속막을 증착하여 80％ 이상의 반사율을 확보할 수 있다.

Description

엘씨오에스 소자의 제조방법{METHOD OF MANUFACTURING LCOS DEVICE}

도 1a 내지 도 1g는 본 발명의 실시예에 따른 LCOS 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 기판 13a, 13b : N웰 및 P웰

14a, 14b : 드리프트 영역 15 : 소자분리막

16 : 고전압용 게이트 산화막 17 : 저전압용 게이트 산화막

18a, 18b : 고전압 및 저전압 게이트 19a, 19b : LDD 영역

21a, 21b: 소오스/드레인 영역 23 : 화소용 제1게이트

26 : 화소용 제2게이트 33 : 알루미늄막

34 : 트렌치 35 : TEOS막

36 : 필드산화막 37 : 금속배선

38 : 보호막

본 발명은 실리콘 상층 액정(Liquid Crystal on Silicon, 이하 LCOS라 함) 에 관한 것으로, 보다 상세하게는, 칩의 평탄도(Flatness) 및 반사율(Reflectance)을 개선할 수 있는 LCOS 소자 제조방법에 관한 것이다.

최근, 마이크로 디스플레이 중의 하나인 LCOS는 반사형으로 실리콘 웨이퍼를 기판으로 사용하고 화소전극을 반사율이 좋은 금속전극을 이용하여 액정을 반사모드로 사용하고 있다. 또한, 실리콘 웨이퍼를 기판으로 사용하므로, HTPS(High Temperature Poly Silicon) 방식의 디스플레이 보다 높은 운동성의 전자를 가지는 장점을 가지고 있다. 이로 인해 온 스크린(On-Screen)과 오프 스크린(Off-Screen) 양쪽 모두 좋은 품질을 갖는 회로를 제작할 수 있다. 그리고, LCOS 디스플레이는 온 스크린 트랜지스터와 어드레스 라인을 반사형 상부 전극 아래에 숨길 수 있는데, 이것으로 구경비(Aperture Ratio)와 밀도를 높게 할 수 있으며, 단순한 제작 과정을 갖기 때문에 비용이 절감된다.

LCOS 칩 구현을 위해 0.6㎛ 및 16V 공정 조건을 사용하는 소자 즉, DDD(Double Doped Drain) 구조를 가진 소자를 말하며, 이 구조를 동일하게 LCOS 화소 구조에 적용할 경우에는 전압에 따라 화소당 스탠바이 전류(Standby Current)가 100fA/cell 이상을 나타내어 스탠바이 전류가 100fA/cell 이하을 만족해야 하는 규격을 벗어나므로 적합하지 않다.

따라서, LCOS 칩 구현을 위해 0.6㎛ 및 16V 공정 조건을 사용하는 소자를 적용하게 되면, 화소의 누설전류(Leakage Current)와 칩의 거칠기(Chip Roughness) 등으로 인해 LCOS 칩 고유의 특성을 확보할 수 없게 된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 칩의 평탄도 및 반사율을 개선할 수 있는 LCOS 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 고전압 영역과 저전압 영역으로 구성되는 반도체 기판을 제공하는 단계; 상기 기판 상의 고전압 영역과 저전압 영역에 N웰 및 P웰영역을 형성하는 단계; 상기 기판 상의 고전압 영역에 고농도의 불순물 이온을 주입하여 드리프트 영역을 형성하는 단계; 상기 기판 상의 저전압 영역 및 고전압 영역에 고전압용 게이트 산화막을 형성하는 단계; 상기 기판 상의 저전압 영역 및 고전압 영역 트랜지스터의 문턱전압을 조절하기 위해 이온을 주입하는 단계; 상기 기판 상의 저전압 영역에 형성된 고전압용 게이트 산화막을 제거한 후에 저전압 영역에 저전압용 게이트 산화막을 형성하는 단계; 상기 기판 상의 저전압 영역 및 고전압 영역에 저전압용 및 고전압용 게이트를 형성하는 단계; 상기 저전압용 게이트 양측 기판 상에 이온주입 공정을 실시하여 LDD 영역을 형성하는 단계; 상기 저전압용 및 고전압용 게이트 양측 기판 상에 이온주입 공정을 실시하여 소오스/드레인 영역을 형성하는 단계; 상기 저전압용 및 고전압용 게이트를 포함한 기판 결과물 상에 버퍼산화막을 형성하는 단계; 상기 소자분리막 상부의 버퍼산화막 상에 폴리실리콘막으로 이루어지는 화소용 제1게이트를 형성하는 단계; 상기 화소용 제1게이트를 포함한 상기 버퍼산화막 상에 산화막 및 질화막을 형성하는 단계; 상기 화소용 제1게이트 상부의 상기 질화막이 일부 노출되도록 상기 질화막 상에 폴리실리콘막으로 이루어지는 화소용 제2게이트를 형성하는 단계; 상기 기판 결과물 상에 층간절연막을 형성한 후에 층간절연막 표면을 CMP하는 단계; 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 표면에 티타늄/티타늄질화막 및 텅스텐막을 증착한 후에 상기 층간절연막이 노출되도록 텅스텐막을 에치백하는 단계; 상기 기판 결과물 상에 알루미늄막을 증착한 후에 알루미늄막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 TEOS막을 형성한 후에 상기 트렌치가 매립되도록 필드 산화막을 형성하는 단계; 및 상기 알루미늄막이 노출되도록 TEOS막에 에치백하여 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

여기에서, 드리프트 영역을 형성하는 단계와 고전압용 게이트 산화막을 형성하는 단계 사이에 상기 기판 상의 고전압 영역에 고농도의 불순물 이온을 주입하여 드리프트 영역을 형성하는 단계; 상기 저전압 영역에 NMOS 트랜지스터 및 고전압 영역에 PMOS 트랜지스터를 위한 필드 스탑 이온을 주입하는 단계; 상기 기판의 액티브 영역을 제외한 나머지 영역에 필드산화막을 형성하여 소자분리막을 형성하는 단계; 및 상기 고전압 영역에 NMOS 트랜지스터를 위한 필드 스탑 이온을 주입하는 단계를 더 포함하는 것을 특징으로 한다.

상기 층간절연막 표면을 CMP하는 단계는 층간절연막이 1㎛의 두께를 갖도록 CMP 하는 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 LCOS 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 1a를 참조하면, 고전압 영역(HVR)과 저전압 영역(LVR)으로 구성되는 반도체 기판(10)을 마련한다. 상기 기판(10) 상의 고전압 영역(HVR)과 저전압 영역(LVR)에 N웰 및 P웰영역(13a, 13b)을 형성한 다음, 상기 N웰 및 P웰영역에 주입된 이온들이 확산되도록 기판 결과물에 대해 열처리를 실시한다.

이어서, 상기 기판(10) 상의 고전압 영역(HVR)에 NMOS 및 PMOS를 형성하기 위해 고농도의 N형 및 P형 불순물 이온을 주입하여 N형 및 P형 드리프트 영역(Drift :14a, 14b)을 형성한 다음, N형 및 P형 드리프트 영역에 주입된 이온들이 확산되도록 기판 결과물에 대해 열처리를 실시한다.

그 다음, 상기 기판(10) 내에 소자분리막을 형성하기 위해 액티브 영역은 포토 레지스트(미도시)로 마스킹한 후에 저전압 영역(LVR)에 NMOS 트랜지스터를 위한 필드 스탑(Field Stop) 이온을 주입한다. 이어서, 상기 고전압 영역(HVR)에 PMOS 트랜지스터를 위한 필드 스탑 이온을 주입한 후에 상기 필드 산화막(15a)을 형성한다. 그 다음, 상기 고전압 영역(HVR)에 NMOS 트랜지스터를 위한 필드 스탑 이온을 주입하여 저전압 영역(LVR) 및 고전압 영역(HVR)에 소자분리막(15)을 형성한다.

도 1b를 참조하면, 상기 기판(10) 상의 저전압 영역(LVR) 및 고전압 영역(HVR)에 고전압용 게이트 산화막(16)을 형성한 후에 NMOS 및 PMOS 트랜지스터의 문턱전압을 조절하기 이온주입 공정을 실시한다. 그 다음, 상기 저전압 영역(LVR)의 NMOS 및 PMOS 트랜지스터의 문턱전압을 조절하기 이온주입 공정을 실 시한 후에 저전압 영역(LVR) 상에 형성된 고전압용 게이트 산화막(16)을 제거한 후에 상기 기판(10) 상의 저전압 영역(LVR)에 저전압용 게이트 산화막(17)을 형성한다.

도 1c를 참조하면, 상기 기판(10) 상의 저전압 영역(LVR) 및 고전압 영역(HVR)에 폴리실리콘막과 텅스텐실리사이드막 및 하드마스크막의 적층구조로 이루어지는 고전압용 및 저전압용 게이트(18a, 18b)를 형성한다. 여기에서, 상기 폴리실리콘막과 텅스텐실리사이드막 및 하드마스크막은 각각 1500, 1200 및 1500Å의 두께로 형성한다.

이어서, 상기 저전압용 게이트(18b) 양측 기판 상에 이온주입 공정을 실시하여 LDD 영역(19a, 19b)을 형성한 후에 상기 저전압용 및 고전압용 게이트(18a, 18b) 양측벽에 스페이서(20)를 형성한다.

그 다음, 상기 저전압용 및 고전압용 게이트(18a, 18b) 양측의 기판 상에 이온주입 공정을 실시하여 소오스/드레인 영역(21a, 21b)을 형성한 다음, 상기 소오스/드레인 영역(21a, 21b)에 주입된 불순물 이온들을 활성화시키기 위해 기판 결과물에 대해 열처리를 실시한다.

도 1d를 참조하면, 화소(Pixel)를 형성하기 위해 상기 저전압용 및 고전압용 게이트(18a, 18b)를 포함한 기판 결과물 상에 버퍼산화막(22)을 형성한다. 이어서, 상기 버퍼산화막(22) 상에 폴리실리콘막을 형성한 후에 상기 폴리실리콘막을 식각하여 화소용 제1게이트(23)를 형성한다. 여기에서, 상기 버퍼산화막(22) 및 폴리실리콘막은 각각 2000Å의 두께로 형성한다.

그 다음, 상기 화소용 제1게이트(23)를 포함한 상기 버퍼산화막(22) 상에 산화막(24) 및 질화막(25)을 형성한 다음, 상기 질화막(25) 상에 폴리실리콘막을 형성한 후에 상기 화소용 제1게이트(23) 상부의 질화막(25)이 일부 노출되도록 폴리실리콘막을 식각하여 화소용 제2게이트(26)를 형성한다. 여기에서, 상기 산화막(24) 및 질화막(25)은 70 및 140Å의 두께로 형성한다.

도 1e를 참조하면, 상기 기판 결과물 상에 제1층간절연막(27)을 형성한 후에 상기 제1층간절연막(27)을 식각하여 콘택홀(28)을 형성하고, 상기 콘택홀을 매립하도록 티타늄/티타늄질화막 및 텅스텐막을 형성한 후에 상기 제1층간절연막(27)이 노출되도록 에치백(Etch-Back)을 실시한다.

그 다음, 상기 기판 결과물 상에 제2층간절연막(29)을 형성한 후에 LCOS 칩의 평탄도를 확보하기 위해 제2층간절연막(29) 표면을 CMP한다. 이어서, 상기 제2층간절연막(29)을 식각하여 제1비아홀(30)을 형성하고, 상기 제1비아홀을 매립하도록 티타늄/티타늄질화막 및 텅스텐막을 형성한 후에 상기 제2층간절연막(29)이 노출되도록 에치백을 실시한다.

도 1f를 참조하면, 상기 기판 결과물 상에 제3층간절연막(31)을 형성한 후에 LCOS 칩의 평탄도를 확보하기 위해 제3층간절연막의 두께가 1㎛가 되도록 제3층간절연막(31) 표면을 CMP한다. 이때, 상기 제3층간절연막(31) 표면을 CMP함으로써 빛의 공명을 방지할 수 있다.

이어서, 상기 제3층간절연막(31)을 식각하여 제2비아홀(32)을 형성하고, 상기 제2비아홀을 매립하도록 티타늄/티타늄질화막 및 텅스텐막을 형성한 후에 상기 제3층간절연막(31)이 노출되도록 에치백을 실시한다.

도 1g에 도시된 바와 같이, 상기 기판 결과물 상에 알루미늄막(33)을 증착하여 미러 금속막(Mirror Metal)을 형성하고, 상기 알루미늄막(33)을 식각하여 트렌치(34)를 형성한다. 그 다음, 상기 트렌치(34) 표면 상에 TEOS막(35)을 형성한 후에 상기 트렌치를 매립되도록 필드 산화막(36)을 형성하고, 상기 알루미늄막(33)이 노출되도록 TEOS막(35)에 에치백을 실시하여 금속배선(37)을 형성한다.

여기에서, 필드 산화막으로 트렌치를 매립하는 이유는 LCOS 소자의 반사율 특성을 확보하기 위해서이며, 필드 산화막은 에치백 물질이 아니지만, LCOS 공정 특성상 알루미늄막이 그대로 노출되므로, HSG막보다는 무기 물질인 필드 산화막이 유리하기 때문이다.

이어서, 상기 기판 결과물 상에 보호막(38)을 형성한다. 이때, 상기 보호막(38)은 실리콘질화막으로 형성하며, 반사율에 영향을 미치지 않는 범위에서 형성한다.

이후, 공지의 후속 공정을 진행하여 LCOS 소자를 완성한다.

전술한 바와 같이, LCOS 소자 특성 확보를 위해 반도체 기판 상의 고전압 영역(HVR)에 고농도의 불순물 이온을 주입하여 드리프트 영역을 형성하고, 고전압 영역(HVR)의 NMOS를 위한 필드 스탑 이온을 소자분리막 형성 후에 주입함으로써 LCOS 화소의 누설전류를 개선할 수 있다.

또한, 본 발명은 0.6㎛ 공정에 층간절연막 공정을 추가하여 5％ 이하의 칩 평탄도를 확보할 수 있으며, 미러 금속막을 증착하여 80％ 이상의 반사율을 확보할 수 있다.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.

이상에서와 같이, 본 발명은 LCOS 소자 특성 확보를 위해 반도체 기판 상의 고전압 영역에 고농도의 불순물 이온을 주입하여 드리프트 영역을 형성하고, 고전압 영역의 NMOS를 위한 필드 스탑 이온을 소자분리막 형성 후에 주입함으로써 LCOS 화소의 누설전류를 개선할 수 있으며, 0.6㎛ 공정에 층간절연막 공정을 추가하여 5％ 이하의 칩 평탄도를 확보할 수 있으며, 미러 금속막을 증착하여 80％ 이상의 반사율을 확보할 수 있다.

Claims (3)

1. 고전압 영역과 저전압 영역으로 구성되는 반도체 기판을 제공하는 단계;

   상기 기판 상의 고전압 영역과 저전압 영역에 N웰 및 P웰영역을 형성하는 단계;

   상기 기판 상의 고전압 영역에 고농도의 불순물 이온을 주입하여 드리프트 영역을 형성하는 단계;

   상기 기판 상의 저전압 영역 및 고전압 영역에 고전압용 게이트 산화막을 형성하는 단계;

   상기 기판 상의 저전압 영역 및 고전압 영역 트랜지스터의 문턱전압을 조절하기 위해 이온을 주입하는 단계;

   상기 기판 상의 저전압 영역에 형성된 고전압용 게이트 산화막을 제거한 후에 저전압 영역에 저전압용 게이트 산화막을 형성하는 단계;

   상기 기판 상의 저전압 영역 및 고전압 영역에 저전압용 및 고전압용 게이트를 형성하는 단계;

   상기 저전압용 게이트 양측 기판 상에 이온주입 공정을 실시하여 LDD 영역을 형성하는 단계;

   상기 저전압용 및 고전압용 게이트 양측 기판 상에 이온주입 공정을 실시하여 소오스/드레인 영역을 형성하는 단계;

   상기 저전압용 및 고전압용 게이트를 포함한 전면 상에 버퍼산화막을 형성하는 단계;

   상기 소자분리막 상부의 버퍼산화막 상에 폴리실리콘막으로 이루어지는 화소용 제1게이트를 형성하는 단계;

   상기 화소용 제1게이트를 포함한 상기 버퍼산화막 상에 산화막 및 질화막을 형성하는 단계;

   상기 화소용 제1게이트 상부의 상기 질화막이 일부 노출되도록 질화막 상에 폴리실리콘막으로 이루어지는 화소용 제2게이트를 형성하는 단계;

   상기 화소용 제2게이트를 포함한 전면 상에 층간절연막을 형성한 후에 층간절연막 표면을 CMP하는 단계;

   상기 층간절연막을 식각하여 콘택홀을 형성하는 단계;

   상기 콘택홀 표면에 티타늄/티타늄질화막을 형성하고 상기 티타늄/티타늄질화막 상에 텅스텐막을 증착하여 상기 콘택홀을 매립한 후에 상기 층간절연막이 노출되도록 상기 텅스텐막 및 티타늄/티타늄질화막을 에치백하는 단계;

   상기 텅스텐막을 포함한 전면 상에 알루미늄막을 증착한 후에 알루미늄막을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치 표면 상에 TEOS막을 형성한 후에 상기 트렌치가 매립되도록 필드 산화막을 형성하는 단계; 및

   상기 알루미늄막이 노출되도록 TEOS막에 에치백하여 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 LCOS 소자의 제조방법.
2. 제 1 항에 있어서, 드리프트 영역을 형성하는 단계와 고전압용 게이트 산화막을 형성하는 단계 사이에

   상기 기판 상의 고전압 영역에 고농도의 불순물 이온을 주입하여 드리프트 영역을 형성하는 단계;

   상기 저전압 영역에 NMOS 트랜지스터 및 고전압 영역에 PMOS 트랜지스터를 위한 필드 스탑 이온을 주입하는 단계;

   상기 기판의 필드 영역에 소자분리막을 형성하는 단계; 및

   상기 고전압 영역에 NMOS 트랜지스터를 위한 필드 스탑 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 LCOS 소자의 제조방법.
3. 제 1 항에 있어서, 상기 층간절연막 표면을 CMP하는 단계는 층간절연막이 1㎛의 두께를 갖도록 CMP 하는 것을 특징으로 하는 LCOS 소자의 제조방법.

Images