KR20030052481A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, CMOS 소자의 게이트 형성시 NMOS영역에 사전도핑단계를 줄임으로써 사전도핑에 의한 문제점을 제거하여 안정성을 높일 수 있고 소자의 특성향상 및 원가절감 할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명의 반도체 소자의 제조 방법에 관한 것으로, 게이트 전극패터닝(Gate electrode pattern) 전의 사전도핑(PreDoping)공정을 제거하여 소스 및 드레인 이온주입시 게이트도 동시에 도핑을 실시하여 사전도핑에 의해 생성되는 도프된 실리콘의 문제점을 제거함으로써 소자의 특성향상과 원가를 절감할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
종래의 로직 CMOS에서 NMOS 및 PMOS트랜지스터 소자의 특성을 얻기 위해 게이트 폴리실리콘(Gate Poly-Si)에 충분한 도핑이 필요한다. 특히 NMOS의 경우 도핑 농도를 높이기 위해 N타입이온을 사전도핑(Pre-Doping)하여 도프된 폴리실리콘을 형성한다. PMOS영역도 사전도핑이 필요하지만 붕소침투(Boron Pentration)가 문제되어 일반적으로 사전도핑을 시행하지 않는다. 만일 NMOS영역의 사전도핑이 충분히 이루어지지 않으면 게이트 폴리의 드플리션(Depletion)이 발생하여 소자 성능(Performance)이 크게 감소하게 된다.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a을 참조하면, 반도체 기판(1)상에 NMOS영역과 PMOS영역을 구분하기 위한 트랜치(2)를 형성한 다음 게이트 산화막(Gate Oxide)(3)과 게이트 폴리 실리콘층(4)을 증착한다. 정상적인 소자구동을 위해 사전도핑 마스크(Doping mask)(5)를이용하여 NMOS영역의 폴리 실리콘(4)층에 N타입이온(6)을 도핑한다. 보통 N타입 이온(6)으로는 인(Phosphorus)을 이용하여 도핑을 실시한다.
도 1b 및 1c를 참조하면, 상기 NMOS영역의 폴리 실리콘층(4)에 이온을 도핑한 후 어닐(anneal)공정을 수행한다. 상기 폴리 실리콘(4)층을 게이트용 마스크(7)를 이용한 식각공정을 실시하여 NMOS영역에 NMOS용 게이트전극(8)이 PMOS영역에는 PMOS용 게이트전극(9)이 형성된다.
하지만 사전도핑 후 어닐 공정을 수행하게 되면 이온 주입된 NMOS 및 PMOS영역의 도프된 폴리 실리콘(4)층의 결정구조가 이온이 주입되지 않은 PMOS 영역에 비해 다른 결정 구조를 갖게된다. 즉 인을 이용하여 NMOS영역의 폴리 실리콘(4)층에 도핑을 한후 열처리 공정을 실시하게 되면 도프된 폴리 실리콘(4)의 그래인(Grain) 구조가 처음 증착했던 상태보다 크게 변형된다.
이와 같은 상태에서 게이트 패터닝을 실시하면 NMOS 영역의 도프된 폴리 실리콘(4)과 PMOS 영역의 도프된 폴리 실리콘(4)의 도핑상태 와 그래인 구조의 차로 인해 폴리 실리콘(4)층의 식각율(Etch rate)의 차이가 발생하여 동일한 NMOS 와 PMOS 게이트 전극(8 과 9)의 임계치수(Critical Dimension) 형성을 어렵게 한다.
또한 상기의 식각율의 차로 인해 NMOS 영역의 도프된 폴리 실리콘(4)의 식각이 PMOS영역의 폴리 실리콘(4) 보다 빨리 되어 NMOS영역의 하부기판(1)이 PMOS영역의 하부 기판(1)보다 빨리 에천트(Echant)에 노출될 수 있다. 즉 NMOS영역의 도프된 폴리 실리콘(4)층 하부의 게이트 산화막(3)이 에천트를 충분히 방어하지 못할 경우 NMOS영역의 반도체 기판(1)이 에천트에 노출되어 상기 NMOS영역의 반도체 기판(1)이 A영역처럼 에천트에 의해 침식되게 된다. 종래에는 반도체 소자의 집적도가 높아짐에 따라 게이트 산화막(3)의 두께가 더욱 얇아져 상기의 침식 위험이 훨씬 높아지게 되었다.
도 1d를 참조하면, NMOS 및 PMOS 게이트 전극(8 및 9)에 측벽 절연막(10)을 형성한 후 PMOS영역에는 포토레지스트(11)를 도포한 다음 NMOS영역의 활성영역 즉 소스와 드레인 영역에 N타입 이온(6)을 주입하거나 PMOS영역의 소스와 드레인 영역에 P타입이온을 주입한다.
상기의 NMOS 및 PMOS영역의 소스와 드레인 이온주입에 의해 NMOS 및 PMOS 게이트 전극(8 및 9)에 충분한 도핑이 되어 정상적인 소자구동이 이루어진다. 이때 H1과 같이 NMOS 및 PMOS 게이트 전극(8 및 9)의 높이를 충분하여 NMOS 및 PMOS영역의 소스와 드레인 이온주입에 의한 채널링을 방지한다. 하지만 종래의 게이트전극 패터닝 전에 게이트 폴리층에 사전도핑을 실시하게되면 공정이 복잡해지고 NMOS 와 PMOS 게이트 전극의 임계치수 차이를 발생시키고 하부기판을 손상시킨다.
따라서 본 발명은 상술한 단점을 해소할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 사전도핑을 실시하지 않고 한번의 이온주입공정을 실시하여 공정을 단순화 할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 한번의 이온주입공정을 실시하여 NMOS 및 PMOS 게이트전극의 임계치수의 차이를 제거하고 하부 기판의 손상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 2a 내지 2c는 본 발명에 따른 한번의 틸트를 가한 이온주입을 실시한 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 3a 내지 3c는 본 발명에 따른 한번의 이온주입시 배리어층을 이용한 반도체 소자의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21, 31 : 반도체 기판2, 22, 32 : 트랜치
3, 23, 33 : 게이트 산화막4, 24, 34 : 폴리 실리콘
5, 7, 25, 35 : 마스크6 : N타입 이온
8, 9, 26, 27, 36, 37 : 게이트 전극10, 28, 38 : 측벽 절연막
11, 29, 39 : 포토레지스트30, 40 : 배리어층
반도체 기판에 트랜치를 형성한 후 게이트 산화막 및 폴리 실리콘을 증착하는 단계, 상기 폴리 실리콘 및 상기 게이트 산화막의 일부를 제거하여 게이트 전극이 형성되는 단계 및 상기 게이트 전극측벽에 측벽 절연막을 형성한 후 틸트를 주어 이온을 주입하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 2a 내지 2c는 본 발명에 따른 한번의 틸트를 가한 이온주입을 실시한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a 및 2b를 참조하면, 반도체 기판(21)상에 NMOS영역과 PMOS영역을 구분하기 위한 트랜치(22)를 형성한 다음 게이트 산화막(Gate Oxide)(23)과 게이트 폴리 실리콘(Poly-Si)층(24)을 증착한다. 상기 폴리 실리콘(24)층 및 게이트 산화막(23)을 게이트용 마스크(25)를 이용한 식각공정을 실시하여 NMOS영역에 NMOS용 게이트전극(26)이 PMOS영역에는 PMOS용 게이트전극(27)이 형성된다.
구체적으로 폴리 실리콘층(24)의 두께는 게이트 전극에 주입되는 이온의 총량에서 사전도핑에 의해 주입되는 이온이 차지하는 비율만큼 감소시킨다. 즉 만일 사전도핑(Pre-Doping)에 의해 주입되는 이온의 양이 게이트 전극에 주입되는 이온의 총량의 약 50%이었다면 폴리 실리콘층(24)의 두께를 약 50%만큼 얇게 하여 증착한다. 이는 사전도핑을 실시하지 않음으로 인해 게이트 전극의 도핑농도가 감소하는 것을 방지한다.
도 2c를 참조하면, 전체 구조상부에 포토레지스트를 도포한 후 포토 마스크를 이용하여 NMOS 영역이 개방된 포토레지스트 패턴(Photo-Resist pattern)(29)을 형성한다. 상기 포토레지스터 패턴(29)을 이용하여 NMOS 영역에 N타입 이온을 주입하여 게이트, 소스 및 드레인을 형성한다.
또는 도시되지 않은 전체 구조상부에 포토레지스트를 도포한 후 포토 마스크를 이용하여 PMOS 영역이 개방된 포토레지스트 패턴을 형성한다. 상기 포토레지스터 패턴을 이용하여 PMOS 영역에 P타입 이온을 주입하여 게이트, 소스 및 드레인을 형성한다.
구체적으로 상기 이온도핑에 의해 게이트, 소스 및 드레인 부까지 한번에 이온도핑을 할수 있다. 하지만 사전도핑을 생략한 만큼 폴리실리콘(24)의 두께를 감소시키면 불순물 도핑의 농도는 사전도핑을 실시했을 때와 동일하게 조절할 수 있지만 폴리 실리콘(24)의 두께가 감소되면 상기의 이온 도핑시 이온들이 폴리실리콘(24)을 통과하여 게이트전극의 하부 기판으로 침투하여 채널링(Channeling) 현상을 일으킨다.
따라서 상기의 문제점을 해결하기 위해 이온주입시 NMOS 및 PMOS게이트 전극(26 및 27)에 이온을 수직으로 주입하지 않고 틸트(Tilt)를 주어 주입한다. 이온 주입시 약 15 내지 45도의 틸트를 주게 되면 이온이 폴리 실리콘(24)을 통과하는 거리인 H2가 종래의 H1과 비슷해짐으로 인해 채널링현상을 방지 할 수 있다.
상기의 문제점인 폴리 실리콘(24)의 두께가 감소함으로 인해 발생하는 채널링 현상을 막기 위한 방법으로는 게이트 전극 상부에 얇은 배리어(Barrier)층을 증착한 후 종전의 이온 주입을 실시한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 다른 실시 예를 상세히 설명하기로 한다.
도 3a 내지 3c는 본 발명에 따른 한번의 이온주입시 배리어층을 이용한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 3a 및 3b를 참조하면, 반도체 기판(31)상에 NMOS영역과 PMOS영역을 구분하기 위한 트랜치(32)를 형성한 다음 게이트 산화막(Gate Oxide)(33)과 게이트 폴리 실리콘(Poly-Si)층(34)을 증착한다. 상기 폴리 실리콘(34)층 및 게이트 산화막(33)을 게이트용 마스크(35)를 이용한 식각공정을 실시하여 NMOS영역에 NMOS용 게이트전극(36)이 PMOS영역에는 PMOS용 게이트전극(37)이 형성된다.
구체적으로 폴리 실리콘층(34)의 두께는 게이트 전극에 주입되는 이온의 총량에서 사전도핑에 의해 주입되는 이온이 차지하는 비율만큼 감소시킨다. 즉 만일 사전도핑(Pre-Doping)에 의해 주입되는 이온의 양이 게이트 전극에 주입되는 이온의 총량의 약 50%였다면 폴리 실리콘층(34)의 두께를 약 50%만큼 얇게 하여 증착한다. 이는 사전도핑을 실시하지 않음으로 인해 게이트 전극의 도핑농도가 감소하는 것을 방지한다.
도 2c를 참조하면, 전체 구조상부에 포토레지스트를 도포한 후 포토 마스크를 이용하여 NMOS 영역이 개방된 포토레지스트 패턴(Photo-Resist pattern)(39)을 형성한다. 상기 포토레지스터 패턴(39)을 이용하여 NMOS 영역에 N타입 이온을 주입하여 게이트, 소스 및 드레인을 형성한다.
또는 도시되지 않은 전체 구조상부에 포토레지스트를 도포한 후 포토 마스크를 이용하여 PMOS 영역이 개방된 포토레지스트 패턴을 형성한다. 상기 포토레지스터 패턴을 이용하여 PMOS 영역에 P타입 이온을 주입하여 게이트, 소스 및 드레인을 형성한다.
구체적으로 상기 이온도핑에 의해 게이트, 소스 및 드레인 부까지 한번에 이온도핑을 할수 있다. 하지만 사전도핑을 생략한 만큼 폴리실리콘(34)의 두께를 감소시키면 불순물 도핑의 농도는 사전도핑을 실시했을 때와 동일하게 조절할 수 있지만 폴리 실리콘(34)의 두께가 감소되면 상기의 이온 도핑시 이온들이 폴리실리콘(34)을 통과하여 게이트전극의 하부 기판으로 침투하여 채널링(Channeling) 현상을 일으킨다.
따라서 NMOS 및 PMOS 게이트 전극(36 및 37)상에 TEOS를 이용하여 배리어층(40)을 형성한 후 게이트, 소스 및 드레인에 이온주입을 실시한다. 구체적으로 전체구조 상부에 배리어층을 증착한 후 마스크를 이용한 소정의 식각공정을실시하여 NMOS 및 PMOS 게이트 전극(36 및 37) 상에 배리어층(40)을 형성한다. 또한 배리어층(40)은 산화막 또는 TEOS를 이용하여 100 내지 300Å의 두께로 증착한다. 상기의 배리어층(40)에 의해 이온이 폴리 실리콘층(34)을 통과하여 하부기판에 주입되는 것을 막는다. 이로써 이온이 하부기판에 침투하여 발생되는 채널링 형상을 막을 수 있다.
이와 같이 본 발명에 따른 반도체 소자의 게이트 전극 제조 방법은 사전도핑공정을 제거하고 한번의 이온 주입공정만을 수행하여 게이트 전극에 충분한 이온을 주입함으로써 공정을 단순화 할 수 있다.
또한 사전 도핑공정을 생략함으로 인해 사전도핑공정에 의해 발생하는 NMOS 및 PMOS 게이트전극의 임계치수의 차이를 제거하고 하부 기판의 손상을 방지할 수 있다.
또한 플로팅 게이트 두께를 작게 하여 플로팅 게이트에 충분한 도핑이 이루어지게할 수 있다.
또한 이온주입시 틸트를 주어 이온 침투에 의한 게이트 전극의 하부 기판에 발생하는 채널링 현상을 방지할 수 있다.
또한 얇은 배리어층을 게이트 전극 상부에 형성하여 이온 침투에 의한 게이트 전극의 하부 기판에 발생하는 채널링 현상을 방지할 수 있다.
Claims (7)
- 반도체 기판에 트랜치를 형성한 후 게이트 산화막 및 폴리 실리콘을 증착하는 단계;상기 폴리 실리콘 및 상기 게이트 산화막의 일부를 제거하여 게이트 전극이 형성되는 단계; 및상기 게이트 전극측벽에 측벽 절연막을 형성한 후 틸트를 주어 이온을 주입하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리 실리콘은 도프트 폴리실리콘을 형성하기 위해 폴리실리콘에 이온을 주입했을 경우의 이온 주입량이 차지하는 비율만큼 감소된 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 이온 주입시 15 내지 45°의 틸트를 주는 것을 특징으로 하는 게이트 전극 제조 방법.
- 반도체 기판에 트랜치를 형성한 후 게이트 산화막 및 폴리 실리콘을 증착하는 단계;상기 폴리 실리콘 및 상기 게이트 산화막의 일부를 제거하여 게이트 전극이 형성되는 단계;상기 게이트 전극측벽에 측벽 절연막을 형성한 후 상기 게이트 전극 상부에 배리어 층을 형성하는 단계; 및상기 게이트 전극, 소스 및 드레인을 형성하기 위한 이온을 주입하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 폴리 실리콘은 도프트 폴리실리콘을 형성하기 위해 폴리실리콘에 이온을 주입했을 경우의 이온 주입량이 차지하는 비율만큼 감소된 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 배리어층은 TEOS 또는 산화막으로 구성되는 것을 특징으로 하는 게이트 전극 제조 방법.
- 제 4 항에 있어서,상기 배리어층은 100 내지 300Å의 두께로 형성되는 것을 특징으로 하는 게이트 전극 제조 방법.
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010082466A KR20030052481A (ko) | 2001-12-21 | 2001-12-21 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030052481A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772836B1 (ko) * | 2006-07-21 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체소자의 제조 방법 |
| US9711408B2 (en) | 2014-02-06 | 2017-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit structure and method for manufacturing thereof |
-
2001
- 2001-12-21 KR KR1020010082466A patent/KR20030052481A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772836B1 (ko) * | 2006-07-21 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체소자의 제조 방법 |
| US9711408B2 (en) | 2014-02-06 | 2017-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit structure and method for manufacturing thereof |
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