KR100521274B1 - 씨모스 박막 트랜지스터 및 이를 사용한 디스플레이디바이스 - Google Patents

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Abstract

본 발명은 CMOS 박막 트랜지스터 및 이를 사용하는 디스플레이 디바이스에 관한 것으로, P형 박막 트랜지스터와 N형 박막 트랜지스터의 액티브 채널 방향이 서로 다르며 상기 P형 박막 트랜지스터에 포함되는 프라이머리 결정립 경계는 액티브 채널 방향과 이루는 각이 60°이상이고, 120°이하이고, N형 박막 트랜지스터에 포함되는 프라이머리 결정립 경계가 액티브 채널 방향과 이루는 각이 - 30°이상이고 30°이하이며, 상기 액티브 채널은 다결정 실리콘으로 형성되는 것을 특징으로 하는 CMOS 박막 트랜지스터 및 이를 사용하는 디스플레이 디바이스를 사용함으로써 전류 이동도 및 문턱 전압 등과 같은 전기적 특성이 향상된 CMOS 박막 트랜지스터 및 디스플레이 디바이스를 제공할 수 있다.

Description

씨모스 박막 트랜지스터 및 이를 사용한 디스플레이 디바이스{CMOS THIN FILM TRANSISTOR AND DISPLAY DEVICE USING THE SAME}
[산업상 이용분야]
본 발명은 CMOS 박막 트랜지스터 및 이를 사용하는 디스플레이 디바이스에 관한 것으로, 더욱 상세하게는 P형 박막 트랜지스터 및 N형 박막 트랜지스터의 전류 이동도 및 문턱 전압의 절대값의 차이가 거의 없는 CMOS 박막 트랜지스터 및 이를 이용하는 디스플레이 디바이스에 관한 것이다.
[종래 기술]
일반적으로 CMOS 박막 트랜지스터(Complementary metal oxide semiconductor thin film transistor; CMOS TFT)를 사용하는 회로들은 액티브 매트릭스 액정 표시 소자(Active Matrix LCD), 유기 전계 발광 소자(EL) 및 이미지 센서 등을 구동하는데 사용된다. 그러나, 일반적으로 TFT의 문턱 전압의 절대값은 단결정 반도체를 사용하는 MOS 트랜지스터의 문턱 전압의 절대값보다 크다. 더욱이, N형 박막 트랜지스터의 문턱 전압의 절대값은 P형 박막 트랜지스터의 절대값과는 매우 다르다. 예를 들어, N형 박막 트랜지스터의 문턱 전압이 2V이면 P형 박막 트랜지스터에서는 -4V이다.
따라서, P형 박막 트랜지스터와 N형 박막 트랜지스터의 문턱 전압의 절대값이 매우 차이가 나는 것은 회로를 동작하는 데에는 바람직하지 않고, 특히, 구동 전압을 감소시키는 데에는 커다란 장벽으로 작용한다. 예를 들어, 일반적으로 문턱 전압의 절대값이 큰 P형 박막 트랜지스터는 낮은 구동 전압에서는 적절하게 동작하지 않는다.
즉, P형 박막 트랜지스터는 레지스터와 같은 수동 소자로서 단지 기능하며, 충분히 빨리 동작하지는 않는다. P형 박막 트랜지스터를 수동 소자처럼 작동시키기 위해서는 구동 전압이 충분히 높을 필요가 있다.
특히, 게이트 전극이 일함수가 알루미늄과 같이 5 eV 이하인 물질로 이루어진 경우에는 게이트 전극과 진성(intrinsic) 실리콘 반도체 사이의 일함수의 차이가 -0.6 eV만큼 작아진다. 결과적으로, P-채널 TFT의 문턱 전압이 - 값으로 쉬프트되는 것과 같이 되고, N-채널 TFT의 문턱 전압은 0 V에 가깝게 된다. 그러므로, N형 박막 트랜지스터는 일반적으로 온-상태(on-state)인 것으로 된다.
위와 같은 상태에서, N형 박막 트랜지스터와 P형 박막 트랜지스터의 문턱 전압의 절대값은 거의 동일한 것이 바람직하다. 종래 단결정 반도체 집적 회로 기술의 경우, 문턱 전압은 1018 원자/㎤의 농도 이하인 매우 작은 농도에서 N 또는 P 타입 불순물 도핑을 사용하여 제어되어 왔다. 즉, 문턱 전압은 1015 내지 1018 원자/㎤의 농도의 불순물 도핑에 의하여 0.1 V 이하의 정밀도로 제어되어 왔다.
그러나, 단결정 반도체가 아닌 반도체를 사용하는 경우, 불순물이 1018 원자/㎤ 또는 그 이하의 농도로 첨가될지라도 문전 전압의 쉬프트는 관측되지 않는다. 더욱이, 불순물의 농도가 1018 원자/㎤ 이상이면, 문턱 전압은 급속히 변화하고, 전도성은 p-타입 또는 n-타입이 된다. 이것은 다결정 실리콘이 많은 디펙트을 갖기 때문이다. 디펙트 농도가 1018 원자/㎤이므로 첨가된 불순물은 이러한 디펙트에 의해 트랩되고 활성화될 수 없다. 더욱이, 불순물의 농도가 디펙트의 농도보다 크며 과도한 불순물은 활성화되고 도전 타입을 n 또는 p 타입으로 변화된다.
이러한 문제점을 해결하기 위하여, 미국 특허 번호 제6,492,268호, 6,124,603호 및 5,615,935호에서는 채널 길이를 달리 하여 P형 박막 트랜지스터의 채널 길이는 N형 박막 트랜지스터의 채널 길이보다 작게 제조한다. 그러나, 이 특허에서도 채널 길이를 달리 제조하여야 하기 때문에 제조 공정이 복잡하다는 문제점이 있다.
본 발명은 위에서 설명한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 채널 길이를 동일하게 하면서 P형 박막 트랜지스터와 N형 박막 트랜지스터의 액티브 채널의 배치를 조절하여 P형 박막 트랜지스터와 N형 박막 트랜지스터의 전류 이동도 및 문턱 전압의 절대값의 차이가 거의 없는 CMOS 박막 트랜지스터 및 이를 사용하는 디스플레이 디바이스를 제공하는 것이다.
본 발명은 상기한 목적을 달성하기 위하여, 본 발명은
P형 박막 트랜지스터와 N형 박막 트랜지스터의 액티브 채널 방향이 서로 다르며 상기 P형 박막 트랜지스터에 포함되는 프라이머리 결정립 경계는 액티브 채널 방향과 이루는 각이 60°이상이고, 120°이하이고, N형 박막 트랜지스터에 포함되는 프라이머리 결정립 경계가 액티브 채널 방향과 이루는 각이 - 30°이상이고 30°이하이며, 상기 액티브 채널은 다결정 실리콘으로 형성되는 것을 특징으로 하는 CMOS 박막 트랜지스터를 제공한다.
또한, 본 발명은
상기 CMOS 박막 트랜지스터를 사용하는 액정 표시 소자 또는 유기 전계 발광 소자를 제공한다.
이하, 본 발명을 첨부한 도면을 참조하여 더욱 상세히 설명한다.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 CMOS 박막 트랜지스터를 제조하기 위한 공정을 순서적으로 나타내는 공정도이다.
도 1a에서와 같이, N형 박막 트랜지스터 영역(10a)과 P형 박막 트랜지스터 영역(10b)을 구비한 기판(10) 상에 폴리 실리콘 막을 증착한 후, 제 1 마스크(도시하지 않음)를 기판(10) 상에 위치시켜 폴리 실리콘막을 식각하여 N형 박막 트랜지스터 영역(10a)과 P형 박막 트랜지스터 영역(10b)에 각각 폴리 실리콘 패턴(11a, 11b)을 형성한다.
이때, 폴리 실리콘 패턴(11a, 11b)을 형성하는 경우, 결정립 경계와 액티브 채널 영역이 구성되는 배치 방법을 조정한다. 본 발명에서는 폴리 실리콘 패턴은 레이저를 사용하여 비정질 실리콘을 결정화시켜 폴리 실리콘막을 형성하며, 바람직하기로는 SLS(Sequential Laser Solidification)방법으로 형성한다.
레이저를 사용하여 비정질 실리콘을 결정화시키는 경우 결정립 사이의 경계인 결정립 경계가 형성되며, 이러한 결정립 경계가 디바이스를 제작하는 경우 P형 박막 트랜지스터와 N형 박막 트랜지스터의 전류 이동도 및 문턱 전압에 영향을 미치게 된다.
도 2a 및 도 2b는 TFT의 액티브 채널에 포함되는 "프라이머리" 결정립 경계가 액티브 채널의 배치 관계를 개략적으로 단면도이다.
본 발명에서 "결정립 크기"라 함은 확인될 수 있는 결정립 경계 사이의 거리를 말하며, 통상 오차 범위에 속하는 결정립 경계 사이의 거리라고 정의하며, 본 발명에서 사용되는 "프라이머리" 결정립 경계는 다결정 실리콘의 결정립의 성장 방향과 거의 수직으로 형성되는 결정립 경계를 말한다.
TFT 제작시 액티브 채널 방향이 SLS 결정화 방법에 의하여 성장된 결정립 방향에 대하여 평행한 경우 전하 캐리어(electric charge carrier) 방향에 대한 결정립 경계의 배리어(barrier) 효과가 최소가 되며(도 2a), 따라서, 단결정 실리콘에 버금가는 TFT 특성을 얻을 수 있는 반면, 액티브 채널 방향과 결정립 성장 방향이 90°인 경우 TFT 특성이 전하 캐리어(electric charge carrier)의 트랩으로 작용하는 많은 결정립 경계가 존재하게 되며, TFT 특성이 크게 저하된다(도 2b).
즉, 상기 결정립 경계의 경우 전하 캐리어(electric charge carrier)에 대하여 트랩(trap)으로 작용하는 것으로 알려져 있다. 특히, 상기 다결정 실리콘이 SLS에 의하여 제조되는 경우 결정립 성장 방향과 거의 수직하게 형성되는 "프라이머리" 결정립 경계의 수는 TFT 특성에 직접 또는 간접적으로 치명적인 영향을 줄 수 있다.
본 발명에서는 P형 박막트랜지스터의 경우 전기적 특성이 우수하도록 배치하는 것이 바람직하고, N형 박막트랜지스터의 경우 전기적 특성이 상대적으로 나빠지도록 배치되도록 한다.
따라서, 본 발명에서는 P형 박막 트랜지스터의 액티브 채널 영역에 포함되는 "프라이머리" 결정립 경계와 N형 박막 트랜지스터의 액티브 채널 영역에 포함되는 "프라이머리" 결정립 경계가 P형 박막 트랜지스터 및 N형 박막 트랜지스터의 액티브 채널 영역과 이루는 각을 조절함으로써 N형 박막 트랜지스터의 문턱 전압의 절대값과 P형 박막 트랜지스터의 문턱 전압의 절대값의 차이를 거의 없도록 하였다.
본 발명에서는 이와 같이, N형 박막 트랜지스터의 액티브 채널 영역에 포함되는 "프라이머리" 결정립 경계가 N형 박막 트랜지스터의 액티브 채널 영역과 이루는 각이 - 30°내지 30°이고 바람직하기로는 0°이다.
또한, P형 박막 트랜지스터의 액티브 채널 영역에 포함되는 "프라이머리" 결정립 경계가 P형 박막 트랜지스터의 액티브 채널 영역과 이루는 각이 60°내지 120°이고 바람직하기로는 90°이다.
도 3은 본 발명의 일실시예에 따라 N형 박막 트랜지스터 및 P형 박막 트랜지스터의 배치 방법을 개략적으로 도시한 것으로, N형 박막 트랜지스터는 액티브 채널 영역이 "프라이머리" 결정립 경계와 평행하게 즉, 0°가 되도록 구성하고, P형 박막 트랜지스터는 액티브 채널 영역이 "프라이머리" 결정립 경계와 수직하게 즉, 90°가 되도록 구성한다.
이와 같은 구성 방법은 비정질 실리콘을 결정화하여 폴리 실리콘을 형성한 후 N형 박막 트랜지스터 영역과 P형 박막 트랜지스터 영역을 위에서 설명한 바와 같이 액티브 채널 영역과 0°또는 90°가 되도록 패터닝한다.
이와는 반대로 P형 박막 트랜지스터 영역과 N형 박막 트랜지스터의 액티브 채널 영역의 실리콘의 결정화를 달리하여 각각에 맞도록 결정화시킬 수도 있다.
폴리 실리콘 패턴을 형성한 다음, 도 1b에 도시된 바와 같이, N형 박막 트랜지스터에 도전성을 주기 위하여 N형 박막 트랜지스터의 채널 영역(10a)의 폴리 실리콘 패턴(11a)을 노출시킨 후 패턴된 포토레지스트(12)를 마스크로 사용하여 N형 도판트로 채널 도핑을 시행한다.
본 발명에서는 통상의 N형 박막 트랜지스터의 구조를 가질 수도 있고, LDD(Lightly Doped Drain) 구조 또는 오프-셋 구조를 가질 수도 있으며, 특정 구조에 한정되는 것은 아니다. 다만, 본 실시예에서는 설명의 편의를 위하여 LDD 구조를 갖는 CMOS 박막 트랜지스터에 관하여 이하 공정을 설명한다.
이어서, 도 1c에 도시된 바와 같이, 포토레지스트(12)를 제거하고 상기 기판 (10)에 게이트 절연막(13)을 형성하고, 그 상부에 게이트 전극 물질을 증착한다. 이어서, 상기 기판(10) 상에 마스크를 사용하여 게이트 전극 물질을 식각형 N형 박막 트랜지스터 및 P형 박막 트랜지스터의 게이트 전극(14a, 14b)을 해당 영역에 형성한다. 다음으로, LDD 구조를 형성하기 위하여, 상기 N형 박막 트랜지스터 영역(10a)의 폴리 실리콘 패턴(11a)으로 N형의 저농도 불순물을 이온주입하여 게이트전극(14a)의 양측에 저농도 소오스/드레인 영역(15)을 형성한다.
계속해서 도 1d에 도시된 바와 같이, 저농돋 소오스/드레인 영역(15)이형성된 기판(10) 전면에 포토레지스트를 도포한 후, 포토리소그래피 공정을 수행함으로써 N형 박막 트랜지스터 영역(10a)으로의 불순물 이온주입을 방지함과 동시에 P형 박막 트랜지스터의 소오스/드레인 영역 형성을 위한 마스크를 형성하고 이 마스크를 사용하여 P형 박막 트랜지스터 영역(10b)의 폴리실리콘 패턴(11b)으로 고농도의 P형 불순물을 이온주입하여 P형 박막 트랜지스터의 고농도 소오스/드레인 영역(17)을 형성한다.
이어서, 도 1e에 도시된 바와 같이, 상기 마스크를 제거한 다음 다시 기판(10) 상에 포토레지스트를 도포한 후, 포토리소그래피 공정을 수행함으로써 N형 박막 트랜지스터의 게이트 전극 및 상기 P형 박막 트랜지스터 영역(10a)으로의 불순물 이온주입을 방지하기 위하여 마스크(18)를 형성한다. 다음으로, 상기 마스크(18)를 이용하여 N형의 고농도 불순물을 상기 N형 박막 트랜지스터 영역(10a)의 폴리실리콘 패턴(11a)으로 이온주입하여 고농도 소오스/드레인 영역(19)을 형성한다.
다음으로, 도 1f에 도시된 바와 같이, 상기 마스크(18)를 제거한 후, 기판(10) 전면에 층간 절연막(20)을 형성한다. 이어서, 상기 기판(10) 상에 마스크를 위치시켜 N형 박막 트랜지스터 및 P형 박막 트랜지스터의 소오스/드레인 영역(17, 19)이 노출되도록 층간 절연막(20)을 식각하여 N형 박막 트랜지스터 영역(10a) 및 P형 박막 트랜지스터 영역(10b)에 각각 콘택홀(21a, 21b)을 형성한다.
마지막으로, 도 1g에 도시된 바와 같이, 기판(10) 전면에 소오스/드레인 전극 형성을 위한 도전성 금속물질을 증착한 후, 마스크를 이용하여 상기 도전성 금속 물질을 식각하여 N형 박막 트랜지스터와 P형 박막 트랜지스터의 소오스/드레인 전극(22a, 22b)을 각각 형성한다.
이로써, LDD 구조를 갖는 N형 박막 트랜지스터와 통상적인 구조를 갖는 P형 박막 트랜지스터를 구비하는 CMOS 박막 트랜지스터를 제작하였다.
도 4a 및 도 4b는 도 1g의 LDD 구조를 갖는 P형 박막 트랜지스터 및 N형 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계와 액티브 채널이 이루는 각에 따른 전류 이동도 및 문턱 전압의 변화를 나타내는 그래프이다.
도 4a에서 알 수 있는 바와 같이, N형 박막 트랜지스터가 "프라이머리" 결정립 경계와 이루는 각이 0°인 경우 전류 이동도는 약 120 ㎠/Vㆍsec으로 정도이고 P형 박막 트랜지스터가 "프라이머리" 결정립 경계와 이루는 각이 약 90°인 경우 전류 이동도가 약 100 ㎠/Vㆍsec으로 거의 차이가 없음을 알 수 있다.
또한, 도 4b에서 알 수 있는 바와 같이, N형 박막 트랜지스터가 "프라이머리" 결정립 경계와 이루는 각이 0°인 경우 문턱 전압이 약 5 V 정도이고 P형 박막 트랜지스터가 "프라이머리" 결정립 경계와 이루는 각이 약 90°인 경우 문턱 전압이 약 -5 V로 문턱 전압의 절대값의 차이가 거의 없음을 알 수 있다.
따라서, N형 박막 트랜지스터가 "프라이머리" 결정립 경계와 이루는 각이 0°인 경우와 P형 박막 트랜지스터가 "프라이머리" 결정립 경계와 이루는 각이 약 90°인 경우 문턱 전압의 절대값과 전류 이동도의 차이가 거의 없으므로 CMOS 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
한편, 본 발명에서와 같이 P형 박막 트랜지스터 및 N형 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계의 수를 달리하여 제작한 CMOS 박막 트랜지스터는 디스플레이 디바이스에 사용되며, 특히 능동 소자형 LCD 또는 능동 소자형 유기 전계 발광 소자에 사용된다.
이상과 같이 본 발명에서는 N형 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수를 P형 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수보다 많게 함으로써 전류 이동도 및 문턴 전압의 절대값 등의 전기적 특성을 조정함으로써 CMOS 박막 트랜지스터를 효율적으로 구동할 수 있도록 한다.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 CMOS 박막 트랜지스터를 제조하기 위한 공정을 순서적으로 나타내는 공정도이다.
도 2a 및 도 2b는 TFT의 액티브 채널에 포함되는 "프라이머리" 결정립 경계와 액티브 채널의 배치관계를 개략적으로 도시한 단면도다.
도 3은 본 발명의 일실시예에 따른 N형 박막 트랜지스터와 P형 박막 트랜지스터의 배치를 나타내는 개략도이다.
도 4a 및 도 4b는 도 1g의 LDD 구조를 갖는 P형 박막 트랜지스터 및 N형 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계와 액티브 채널이 이루는 각에 따른 전류 이동도 및 문턱 전압의 변화를 나타내는 그래프이다.

Claims (9)

  1. P형 박막 트랜지스터와 N형 박막 트랜지스터의 액티브 채널 방향이 서로 다르며 상기 P형 박막 트랜지스터에 포함되는 프라이머리 결정립 경계는 액티브 채널 방향과 이루는 각이 60°이상이고, 120°이하이고, N형 박막 트랜지스터에 포함되는 프라이머리 결정립 경계가 액티브 채널 방향과 이루는 각이 - 30°이상이고 30°이하이며, 상기 액티브 채널은 다결정 실리콘으로 형성되는 것을 특징으로 하는 CMOS 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 P형 박막트랜지스터의 전류 이동도는 상기 N형 박막트랜지스터의 전류 이동도보다 높게 되도록 형성되는 것인 CMOS 박막 트랜지스터.
  3. 제 1항에 있어서,
    상기 P형 박막 트랜지스터의 문턱 전압은 상기 N형 박막트랜지스터의 문턱 전압보다 낮게 되도록 형성되는 것인 CMOS 박막 트랜지스터.
  4. 제 1항에 있어서,
    상기 P형 박막 트랜지스터와 N형 박막 트랜지스터의 채널 길이는 동일한 것인 CMOS 박막 트랜지스터.
  5. 제 1항에 있어서,
    상기 다결정 실리콘은 SLS 결정화법에 의하여 제조되는 것인 CMOS 박막 트랜지스터.
  6. 제 1항에 있어서,
    상기 P형 박막 트랜지스터에 포함되는 프라이머리 결정립 경계는 액티브 채널 방향과는 수직이고, N형 박막 트랜지스터에 포함되는 프라이머리 결정립 경계는 액티브 채널 방향과 수평인 CMOS 박막 트랜지스터.
  7. 제 1항에 있어서,
    상기 CMOS 박막 트랜지스터는 LDD 구조 또는 오프-셋 구조를 포함하는 것인 CMOS 박막 트랜지스터.
  8. 제 1항의 CMOS 박막 트랜지스터를 사용하는 것을 특징으로 하는 디스플레이 디바이스.
  9. 제 8항에 있어서,
    상기 디스플레이 디바이스는 액정 표시 소자 또는 유기 전계 발광 디스플레이 디바이스인 디스플레이 디바이스.
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