JP4346636B2 - 液晶表示装置 - Google Patents

Description

本発明は液晶表示装置に関し、より詳細には、表示画像の画質ムラを改善した液晶表示装置に関する。

液晶表示装置（液晶ディスプレイ：ＬＣＤ）は、高精度（高精細）表示が可能であり、しかも、薄型・軽量、低電圧・低電力動作などの特徴を有しており、携帯電話やデジタルカメラなどの小面積（例えば２型程度）のパネルから、４０型を超える大面積のテレビ向けのパネルなどとして、幅広く用いられている。

ＬＣＤは、少なくとも一方が透明なガラス等の２枚の（一対の）基板の間に挟持された液晶材に電圧を印加して液晶の配向状態を変化させることで光の通過・遮断を制御する「液晶シャッタ」を基本原理とし、液晶パネルを構成する２枚の基板モジュール上に画素毎に形成された透明導電膜間（ＴＦＴ側基板モジュールに設けられた画素電極と対向電極側基板モジュールに設けられた対向電極との間）に選択的に電圧を印加して所定の画素における光の通過・遮断が制御される。

図１は、一般なＴＦＴ液晶パネルの１画素の等価回路である。この図に示すように、基板上のＸ方向およびＹ方向にマトリックス状に設けられたゲート・バス・ライン（走査線）１１とデータ・バス・ライン（データ線）１２の交差する位置には、スイッチング素子としてのＴＦＴ１３と、画素への信号入力後から次の信号が入力されるまで最初の信号の電荷を保持し続けるための蓄積キャパシタ１４が配置されている。

ＴＦＴ１３は、そのドレイン電極は画素電極の１つに接続され、ソース電極は信号電極（データ線１２）に接続され、ゲート電極は走査電極（走査線１１）に接続されている。また、ＴＦＴ１３と同一基板上に設けられた蓄積キャパシタ１４の一方の電極（蓄積容量電極）はＴＦＴ１３のドレイン電極に接続されている。なお、液晶物質を挟んで画素を構成するもう一方の画素電極は、対向基板上に形成された共通電極（コモン電圧Ｖ_ＣＯＭのコモン電極）である。

図１中のＣ_ｌｃは液晶セルの静電容量を、Ｃ_ｇｓはＴＦＴ１３のソース・ゲート間の寄生容量を、そしてＣ_ｓは蓄積キャパシタの蓄積容量を意味しており、蓄積キャパシタ１４は液晶物質が形成する液晶キャパシタＣ_ｌｃと並列に、ＴＦＴ１３の負荷として作用する。なお、蓄積キャパシタ１４には、隣接するゲート電極線を利用するタイプとゲート電極線とは独立に容量形成するタイプがあるが、図１には後者のタイプの蓄積キャパシタが図示されており、この蓄積キャパシタ１４の他方の電極は表示電極の一部（図１中の補助電圧Ｃ_Ｓ）に接続されている。

走査線信号がハイレベル（Ｖ_ＧＨ）の期間は、データ線から供給される電圧によって、画素容量Ｃ_ｌｃに電荷が蓄えられる。走査線信号がハイレベル（Ｖ_ＧＨ）からローレベル（Ｖ_ＧＬ）に変化する際には、その立下り時にＴＦＴ１３のドレイン電圧（Ｖ_ｄ）はレベルシフトを生じることとなるが、そのレベルシフト量（ΔＶ_ｄ）は、次式により与えられる。

ΔＶ_ｄ＝Ｃ_ｇｓ／（Ｃ_ｇｓ＋Ｃ_ｌｃ+Ｃ_ｓ）×（Ｖ_ＧＨ−Ｖ_ＧＬ）

図２は、従来の駆動方法による場合の、ＴＦＴのドレイン電圧（Ｖ_ｄ）のレベルシフトの様子を説明するための図である。この図において、同一の走査線（第ｊ番目の走査線）上に設けられ、走査線入力付近から第１番目および第ｎ番目に位置する画素に対応するＴＦＴのゲート電圧（Ｖ_ｇ）およびドレイン電圧（Ｖ_ｄ）が示されている。

走査線信号が急峻に立下がると、走査線がもつ遅延伝達特性により、各ＴＦＴの走査線信号の立ち下がりの傾斜は、当該走査線上の位置に応じて異なることとなる。ＴＦＴがオフするのは閾値電圧以下になってからなので、走査線入力付近のレベルシフト量（図２ではΔＶ_ｄ（１，ｊ））は大きくなり、走査線終端付近のレベルシフト量（図２ではΔＶ_ｄ（ｎ，ｊ））は小さくなる。つまり、ＴＦＴのドレイン電圧のレベルシフト量ΔＶ_ｄは、同一の走査線上で不均一となってしまう。そして、このようなＴＦＴのドレイン電圧のレベルシフト量ΔＶ_ｄの不均一は、特に大画面の液晶表示パネルにおいては、フリッカや焼きつき等の画質ムラを生じさせ、表示画質を著しく低下させることとなる。

このような画質ムラの改善のために、例えば特許文献１や特許文献２により、走査線信号の立下りを傾斜させる（ランプ波形とする）ことで上述の画質ムラを低減する技術が提案されている。
特開平６−１１００３５号公報 特許第３４０６５０８号明細書

しかしながら、走査線信号の立下りを傾斜させるように制御するためには、新たな制御信号が必要となるため、従来から広く用いられてきた一般的なタイミング集積回路や走査線ドライバをそのままでは用いることができず、新たな構成のタイミング集積回路と走査線ドライバの開発が必要となるという問題がある。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ＴＦＴ液晶表示装置に設けられるタイミング集積回路や走査線ドライバの構成に特別な変更を加えることなく、表示画像のフリッカや焼きつき等の画質ムラの低減を可能とするゲート変調回路を提供することにある。

上述の課題を解決するために、本発明は、平行に走る複数のデータ線と、該データ線と直交し平行に走る複数の走査線と、該データ線と該走査線の交差する各位置に設けられた画素と、該画素に対応して設けられたＴＦＴと、該ＴＦＴのソースを介してデータ線信号を供給するデータ線駆動回路と、前記ＴＦＴのゲートを介して走査線信号を供給する走査線駆動回路と、を有する液晶表示装置において、定電流回路に接続された第１のコンデンサと、該第１のコンデンサの充電電圧を走査線タイミング信号に同期して放電させ三角波電圧を生成する電圧発生回路と、前記走査線駆動回路のハイレベル電源に接続された第２のコンデンサと、前記三角波電圧と基準電圧の比較結果に基づいて前記走査線駆動回路へのハイレベル電源電圧の供給を遮断するとともに前記第２のコンデンサを放電して前記走査線タイミング信号の立下り波形をランプ形状に変調して前記走査線駆動回路に出力する放電回路と、を有するゲート変調回路を備えていることを特徴とする。

本発明の液晶表示装置が備えるゲート変調回路は、その構成が単純であり、しかも、従来の一般的に使用されているタイミング集積回路や走査線ドライバをそのまま利用できるので、コストをかけることなく表示画像の画質ムラの低減を可能とする。

つまり、本発明によれば、ＴＦＴ液晶表示装置に設けられるタイミング集積回路や走査線ドライバの構成に特別な変更を加えることなく、表示画像のフリッカや焼きつき等の画質ムラの低減が可能となる。

以下に、実施例により、本発明の液晶表示装置の構成について説明する。

図３は、本発明の液晶表示装置の構成の概略を説明するための図で、この液晶表示装置１００は、基板１０１上にｎ行ｎ列のマトリックス状に設けられたデータ線１０２と走査線１０３の交差する各位置に、スイッチング素子としてのＴＦＴ１０４および蓄積キャパシタ（不図示）が配置されており、ＴＦＴ１０４のドレインは画素電極１０５へ、ソースはデータ線１０２へ、ゲートは走査線１０３に接続されている。

画像データ回路１０８からの画像信号はデータ線駆動回路（ゲート線ドライバ）１０６へと出力され、時分割タイミング制御回路１０９から出力されたタイミング信号は、ゲート変調回路１１０を介して走査線駆動回路（走査線ドライバ）１０７に入力される。

図４は、本発明の液晶表示装置が備えるゲート変調回路の構成例を説明するための回路図である。この図において、符号１１１で示した部分には、ゲート変調回路１１０の定電流回路部が設けられている。また、符号１１２で示した部分には、ゲート変調回路１１０の三角波発生回路部、遮断回路部、および放電回路部が設けられている。

定電流回路部は、複合型のＮＰＮトランジスタ（Ｑ１Ａ）とＰＮＰトランジスタ（Ｑ１Ｂ）とがエミッタ接地されて構成されている。ＮＰＮトランジスタ（Ｑ１Ａ）のベースには基準電圧（ＶＲＥＦ）が入力され、この基準電圧（ＶＲＥＦ）はＮＰＮトランジスタ（Ｑ１Ａ）のエミッタを経てＰＮＰトランジスタ（Ｑ１Ｂ）のベースに入力される。

このとき、ＮＰＮトランジスタ（Ｑ１Ａ）のエミッタ電圧は、基準電圧（ＶＲＥＦ）からＮＰＮトランジスタ（Ｑ１Ａ）のベース・エミッタ間電圧（ＶＢＥ^Ａ）分だけ低い電圧値（＝ＶＲＥＦ−ＶＢＥ^Ａ）となり、ＮＰＮトランジスタ（Ｑ１Ａ）のエミッタに接続されたＰＮＰトランジスタ（Ｑ１Ｂ）のベースにはこの電圧（ＶＲＥＦ−ＶＢＥ^Ａ）が印加される。

また、ＰＮＰトランジスタ（Ｑ１Ｂ）のエミッタ電圧は、ＰＮＰトランジスタ（Ｑ１Ｂ）のベース電圧よりもこのＰＮＰトランジスタのベース・エミッタ間電圧（ＶＢＥ^Ｂ）だけ高い電圧値（＝ＶＲＥＦ−ＶＢＥ^Ａ＋ＶＢＥ^Ｂ）となる。

ここで、複合型のＮＰＮトランジスタ（Ｑ１Ａ）とＰＮＰトランジスタ（Ｑ１Ｂ）のベース・エミッタ間電圧（ＶＢＥ）はほぼ等しい。このため、ＰＮＰトランジスタ（Ｑ１Ｂ）のエミッタ電圧Ｖｅは近似的に基準電圧（ＶＲＥＦ）に等しくなり、複合型トランジスタのベース・エミッタ間電圧ＶＢＥには依存しない電圧となる。この結果、温度により変動することのない安定した定電圧を実現することができる。

ＰＮＰトランジスタ（Ｑ１Ｂ）のエミッタ電圧（Ｖｅ）は、抵抗Ｒ１を介してデジタル電源（ＶＤＤ）に接続されており、ＰＮＰトランジスタ（Ｑ１Ｂ）のコレクタに接続されたコンデンサ（Ｃ２）には定電流（Ｉ＝（ＶＤＤ−ＶＲＥＦ）／Ｒ１）が流れる。

ＰＮＰトランジスタ（Ｑ１Ｂ）のコレクタは、符号１１２に示した領域に設けられた三角波発生回路部を構成するトランジスタ（Ｑ２）のコレクタと接続されており、トランジスタ（Ｑ２）のベースには、抵抗Ｒ３を介して、ゲート信号の立上りと立下りを制御しているタイミング信号であるゲートアウトプットイネーブル信号（ＧＯＥ）が入力される。

ＰＮＰトランジスタ（Ｑ１Ｂ）のコレクタ電圧（Ｖｃ）は、上述のコンデンサ（Ｃ２）の容量Ｃ２と定電流Ｉにより定まり、その時間（ｔ）依存性は、Ｖｃ＝Ｉ×ｔ／Ｃ２で与えられる。つまり、コンデンサ（Ｃ２）には、定電流（Ｉ＝（ＶＤＤ−ＶＲＥＦ）／Ｒ１）に依存する電荷が蓄積されることになる。

このコンデンサ（Ｃ２）に蓄積された電荷（充電電圧）はトランジスタ（Ｑ２）により放電されるが、このトランジスタ（Ｑ２）による放電は、ゲート信号（タイミング信号）の立上りと立下りを制御しているＧＯＥ信号に同期して行われる。

その結果、図５にタイミングチャートを示したように、矩形の波形を有するＧＯＥ信号（図５（Ａ））に同期して変化するコンデンサ（Ｃ２）の充電電圧の波形は、ＧＯＥ信号の立下りから一定の傾きで上昇する一方、ＧＯＥ信号の立上りで急峻に立下がる、三角波となる（図５（Ｂ））。

なお、本発明においては、ＧＯＥ信号の「立上り」は走査線ドライバの出力の「立下り」と同期し、ＧＯＥ信号の「立下り」は走査線ドライバの出力の「立上り」と同期するように、走査線ドライバの出力が制御されている。このため、コンデンサ（Ｃ２）の充電電圧の三角波の電圧値は、走査線ドライバの出力の「立上り」と同期して一定の傾きで立上り、走査線ドライバの出力の「立下り」と同期して立下がることとなる。

コンデンサ（Ｃ２）の充電電圧の三角波は、抵抗Ｒ４を介して、コンパレータＡ（ＩＣ１Ａ）の非反転端子（＋）とコンパレータＢ（ＩＣ１Ｂ）の反転端子（−）に入力される。また、コンパレータＡ（ＩＣ１Ａ）の反転端子（−）とコンパレータＢ（ＩＣ１Ｂ）の非反転端子（＋）は、基準電圧（ＶＲＥＦ）とグランド間に直列に接続されて設けられた２つの抵抗（Ｒ５、Ｒ６）の抵抗比で決定される第２の基準電圧点（ＶＲＥＦ２＝（Ｒ６×ＶＲＥＦ）／（Ｒ５＋Ｒ６））に接続されている。

コンパレータＡ（ＩＣ１Ａ）は、上述のコンデンサ（Ｃ２）の三角波電圧と第２の基準電圧（ＶＲＥＦ２）とを比較し、コンデンサ（Ｃ２）の三角波の電圧値が第２の基準電圧（ＶＲＥＦ２）より大きい場合に、導通経路を遮断する（図５（Ｃ）参照）。

一方、コンパレータＢ（ＩＣ１Ｂ）は、コンパレータＡ（ＩＣ１Ａ）の出力が「１」のときに「０」を、コンパレータＡ（ＩＣ１Ａ）の出力が「０」のときに「１」を出力し（図５（Ｄ）参照）、コンデンサ（Ｃ２）の三角波の電圧値が第２の基準電圧（ＶＲＥＦ２）より大きい場合に、コンデンサ（Ｃ５）に充電された電荷を放電抵抗（Ｒ５）を通して放電するように制御する。この放電により、走査線ドライバに供給する電源電圧（走査線ドライバのハイレベル電源電圧）が変調（ＶＧＨモジュレーション）され、これがゲート変調回路から走査線駆動回路へと出力されて走査線駆動回路のハイレベル電源電圧として用いられる。

この点について具体的に説明すると、コンパレータには、オ−プンコレクタ出力のものを用いる。オープンコレクタ出力タイプのコンパレータを使うことにより、通常必要とされるトランジスタ（Ｑ３をON/OFFするためのトランジスタとＣ５を放電するためのトランジスタ）を削減できる。

コンパレータ（ＩＣ１Ａ）が「１」のとき（つまり内部のトランジスタはOFF）は、Ｒ８には電流が流れないので、Ｑ３はOFFになり導通経路を遮断する。反対に、ＩＣ１Ａが「０」のとき（内部トランジスタはON）は、Ｒ８に電流が流れ、Ｑ３はONとなり導通する。

一方、コンパレータ（ＩＣ１Ｂ）はＩＣ１Ａとは反対の動作をしており、「１」のときは（内部トランジスタはOFF）はＣ５からＲ９にかけての経路には、全く電流がながれないので、Ｃ５に充電された電圧は維持される。ＩＣ１Ｂが「０」のとき（内部トランジスタはON）はＣ５に充電された電荷がＲ９を通って放電される。なお、このとき、Ｃ５とＲ９で決まる時定数による放電カーブを描く。

このように、本発明においては、走査線ドライバに供給する電源電圧の変調波形は、常に、走査線ドライバ出力の立下る前から傾斜が開始し、走査線ドライバ出力の立下りで傾斜が終了することとなる（図５（Ｅ）参照）。

また、走査線ドライバに電源電圧の供給される期間は上述のコンデンサ（Ｃ２）の充電電圧の三角波の傾きと第２の基準電圧（ＶＲＥＦ２）により決定され、走査線ドライバに供給される電源電圧の変調波形の傾斜はコンデンサ（Ｃ５）と放電抵抗（Ｒ５）により決定される。

そして、このようなゲート変調回路を走査線ドライバのハイレベルの電源電圧に接続することにより、走査線ドライバの出力ゲートからは、第ｋ番目の走査ライン、第（ｋ＋１）番目の走査ライン、第（ｋ＋２）番目の走査ライン、第（ｋ＋３）番目の走査ライン（以下省略）と、順次、立下りが傾斜した走査線信号が出力される（図５（Ｆ）〜（Ｉ）参照）。

なお、図４中のゲート変調回路の出力側には、走査線ドライバのハイレベル電源（ＶＧＨ）とデジタル電源（ＶＤＤ）との間に接続されたダイオード（Ｄ１）が設けられている。これは、ゲート変調回路の出力電圧がデジタル電源電圧（ＶＤＤ）よりも低い場合には走査線ドライバが破壊されることがあり得ることから、この不都合を回避するために設けられているものであり、ダイオード（Ｄ１）の接続により信頼性が高められる。

上述したように、本発明は、走査線信号の立下り波形を容易にランプ形状とすることができ、液晶表示画像の画質ムラを改善する液晶表示装置を提供する。

一般なＴＦＴ液晶パネルの１画素の等価回路である。 従来の駆動方法による場合のＴＦＴのドレイン電圧のレベルシフトの様子を説明するための図である。 本発明の液晶表示装置の構成例を説明するための図である。 本発明の液晶表示装置が備えるゲート変調回路の構成例を説明するための回路図である。 ＧＯＥ信号（Ａ）、コンデンサ（Ｃ２）の充電電圧の波形（Ｂ）、コンパレータＡ出力（Ｃ）、コンパレータＢ出力（Ｄ）、走査線ドライバに供給する電源電圧の変調波形（Ｅ）、および、走査線ドライバの出力ゲートからの走査線信号（（Ｆ）〜（Ｉ））のそれぞれのタイミングチャートである。

符号の説明

１００ 液晶表示装置
１０１ 基板
１０２ データ線
１０３ 走査線
１０４ ＴＦＴ
１０５ 画素電極
１０６ データ線駆動回路（ゲート線ドライバ）
１０７ 走査線駆動回路（走査線ドライバ）
１０８ 画像データ回路
１０９ 時分割タイミング制御回路
１１０ ゲート変調回路
ＧＯＥ ゲートアウトプットイネーブル信号
ＶＲＥＦ 基準電圧
ＶＤＤ デジタル電源
ＶＧＨ 走査線ドライバのハイレベル電源
ＶＧＨ ｍｏｄｕｌａｔｉｏｎ ゲート変調回路の出力
Ｑ１Ａ 複合型ＮＰＮトランジスタ
Ｑ１Ｂ 複合型ＰＮＰトランジスタ
ＩＣ１Ａ 複合型コンパレータＡ
ＩＣ１Ｂ 複合型コンパレータＢ
Ｃ１〜Ｃ５ コンデンサ
Ｒ１〜Ｒ９ 抵抗
Ｄ１ ショットキーダイオード
Ｑ１Ａ，Ｑ１Ｂ，Ｑ２，Ｑ３ トランジスタ

Claims (1)

1. 平行に走る複数のデータ線と、前記複数のデータ線と直交し平行に走る複数の走査線と、前記複数のデータ線と前記複数の走査線の交差する各位置に設けられた画素と、前記複数の画素に対応して設けられた複数のＴＦＴと、前記データ線を介して画素信号を供給するデータ線駆動回路と、複数の走査線信号に基づいて前記ＴＦＴを制御し、且つハイレベル電源電圧を備える走査線駆動回路と、ゲート変調回路と、を有する液晶表示装置であって、
   前記ゲート変調回路は、基準電圧と、定電流を生成する定電流回路部と、一方の端子が前記定電流回路部に接続されるとともに、他方の端子が接地される第１のコンデンサと、前記第１のコンデンサの充電電圧を、走査線信号の立上りと立下りを制御する走査線タイミング信号に同期して放電させ、三角波電圧を生成する電圧発生回路と、一方の端子が走査線駆動回路のハイレベル電源電圧に接続され、他方の端子が接地される第２のコンデンサと、放電回路とを備え、
   前記放電回路は、前記ハイレベル電源電圧と前記第２コンデンサとの間に接続されるスイッチング素子と、
   前記三角波電圧と前記基準電圧とを比較し、前記三角波電圧が前記基準電圧よりも低い場合に、前記スイッチング素子を導通させるように制御することで、前記ハイレベル電源電圧を前記第２のコンデンサに供給する第１のコンパレータと、
   前記三角波電圧と前記基準電圧とを比較し、前記三角波電圧が前記基準電圧よりも高い場合に、前記第２のコンデンサを放電する制御を行う第２のコンパレータを含み、
   前記ゲート変調回路は、前記第２のコンデンサの電圧を前記走査線駆動回路に出力することにより、前記走査線信号をランプ波形に変調することを特徴とする液晶表示装置。

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