KR102352906B1 - 상보형 트랜지스터 및 반도체 장치 - Google Patents

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Abstract

상보형 트랜지스터는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)로 구성되어 있고, 각 트랜지스터의 활성 영역(32, 42)은 제1A층(33, 43)과 제1B층(35, 45)이 적층되어 이루어지고, 기체(基體)에 마련된 표면 영역(201, 202)은 제1A층(33, 43)에 상당하고, 제1B층(35, 45)은 제1A층(33, 43)과는 다른 도전형의 특성을 가지며, 제1B층의 연재층(36, 46)은 절연 영역(211, 212)의 위에 마련되어 있다.

Description

상보형 트랜지스터 및 반도체 장치
본 개시는 상보형 트랜지스터 및 관한 상보형 트랜지스터를 구비한 반도체 장치에 관한 것이다.
종래의 전계효과 트랜지스터로 구성된 인버터 회로나 NAND 회로 등을 구성하는 CMOS 회로에서는 p채널형 전계효과 트랜지스터와 n채널형 전계효과 트랜지스터를 나란히 놓아 레이아웃 한다. 그리고, 이와 같은 레이아웃을 축소 스케일링함에 의해, 게이트의 고밀도화 및 저소비 전력화가 진행되어 왔다. 그렇지만, 가공 난이도가 오르고, 제조 비용이 현저하게 증가하고 있다.
저소비 전력 디바이스로서 차세대 디바이스 후보의 하나로 터널 전계효과 트랜지스터(TFET)를 들 수 있다. 여기서, TFET의 개발에서는 천이금속 다이칼코게나이드(TMDC : Transition Metal DiChalcogenides)라는 2차원 재료(2D 재료)가 주목을 모으고 있다. 그리고, 이와 같은 TFET가, 예를 들면, 일본 특개2015-090984호 공보로부터 주지이다. 이 특허 공개 공보에 개시된 반도체 소자는 제1 금속 칼코게나이드계 물질을 포함하는 제1 2차원 물질과, 제1 2차원 물질의 측면에 결합하여 있고, 제2 금속 칼코게나이드계 물질을 포함하는 제2 2차원 물질을 구비하고, 제1 2차원 물질과 제2 2차원 물질은 화학 결합하여 있는 2차원 물질 요소를 포함하는 반도체층 및 반도체층의 적어도 일면에 위치하는 적어도 1층의 비반도체층을 포함한다.
특허 문헌 1 : 일본 특개2015-090984호 공보
그런데, TFET로 이루어지는 상보형 트랜지스터를 상정한 경우, p채널형 전계효과 트랜지스터에 대응하는 TFET를 구성하는 2차원 재료로서 2종류의 2차원 재료, n채널형 전계효과 트랜지스터에 대응하는 TFET를 구성하는 2차원 재료로서 2종류의 2차원 재료의 합계 4종류의 2차원 재료가 필요하게 되고, 4종류의 2차원 재료에 대해 전극을 구성하는 재료가 최대, 4종류 필요하게 된다. 그 때문에, TFET로 구성된 상보형 트랜지스터의 제조 프로세스가 복잡화하고, 또한, 제조 비용의 증가를 초래한다는 문제가 있다.
따라서 본 개시의 목적은 트랜지스터의 활성 영역 등의 구성 재료의 종류 삭감을 도모할 수 있고, 또한, 제조 프로세스의 간소화를 도모할 수 있는 구성, 구조를 갖는 상보형 트랜지스터 및 이러한 상보형 트랜지스터를 구비한 반도체 장치를 제공하는 것에 있다.
상기한 목적을 달성하기 위한 본 개시의 제1의 양태에 관한 상보형 트랜지스터는
제1 제어 전극,
제1 제어 전극의 하방에 위치하고, 제1A층과 제1B층이 적층되어 이루어지는 제1 활성 영역,
제1 제어 전극과 제1 활성 영역의 사이에 마련된 제1 절연층,
제1 활성 영역의 일단부터 연재되고, 제1A층으로 구성된 제1A 연재층 및 제1 활성 영역의 타단부터 연재되고, 제1B층으로 구성된 제1B 연재층을 구비한 제1 트랜지스터 및 제2 제어 전극,
제2 제어 전극의 하방에 위치하고, 제2A층과 제2B층이 적층되어 이루어지는 제2 활성 영역,
제2 제어 전극과 제2 활성 영역의 사이에 마련된 제2 절연층,
제2 활성 영역의 일단부터 연재되고, 제2A층으로 구성된 제2A 연재층 및 제2 활성 영역의 타단부터 연재되고, 제2B층으로 구성된 제2B 연재층을 구비한 제2 트랜지스터로 이루어지는 상보형 트랜지스터로서,
기체(基體)에 마련된 제1 도전형을 갖는 제1 표면 영역은 제1A층 및 제1A 연재층에 상당하고, 제1B층은 제1 도전형과는 다른 제2 도전형으로서의 특성을 가지며, 제1B 연재층은 기체에 마련된 제1 절연 영역의 위에 마련되어 있고,
기체에 마련된 제2 도전형을 갖는 제2 표면 영역은 제2A층 및 제2A 연재층에 상당하고, 제2B층은 제1 도전형으로서의 특성을 가지며, 제2B 연재층은 기체에 마련된 제2 절연 영역의 위에 마련되어 있다.
상기한 목적을 달성하기 위한 본 개시의 제2의 양태에 관한 상보형 트랜지스터는
제1 제어 전극,
제1 제어 전극의 하방에 위치하는 제1 활성 영역,
제1 제어 전극과 제1 활성 영역의 사이에 마련된 제1 절연층,
제1 활성 영역의 일단부터 연재되는 제1A 연재 영역 및 제1 활성 영역의 타단부터 연재되는 제1B 연재 영역을 구비한 제1 트랜지스터 및 제2 제어 전극,
제2 제어 전극의 하방에 위치하는 제2 활성 영역,
제2 제어 전극과 제2 활성 영역의 사이에 마련된 제2 절연층,
제2 활성 영역의 일단부터 연재되는 제2A 연재 영역 및 제2 활성 영역의 타단부터 연재되는 제2B 연재 영역을 구비한 제2 트랜지스터로 이루어지는 상보형 트랜지스터로서,
기체에 마련된 제1 도전형을 갖는 제1 표면 영역은 제1A 연재 영역에 상당하고,
제1B 연재 영역은 제1 도전형과는 다른 제2 도전형으로서의 특성을 가지며, 기체에 마련된 제1 절연 영역의 위에 마련되어 있고,
제1 활성 영역은 제1 절연 영역상에 마련되어 있고,
기체에 마련된 제2 도전형을 갖는 제2 표면 영역은 제2A 연재 영역에 상당하고, 제2B 연재 영역은 제1 도전형으로서의 특성을 가지며, 기체에 마련된 제2 절연 영역의 위에 마련되어 있고, 제2 활성 영역은 제2 절연 영역상에 마련되어 있다.
상기한 목적을 달성하기 위한 본 개시의 제1의 양태에 관한 반도체 장치는 기체가 실리콘 반도체 기판으로 이루어지는 본 개시의 제1의 양태에 관한 상보형 트랜지스터 및 실리콘 반도체 기판에 형성된 전계효과 트랜지스터를 구비하고 있다. 또한, 상기한 목적을 달성하기 위한 본 개시의 제2의 양태에 관한 반도체 장치는 기체가 실리콘 반도체 기판으로 이루어지는 본 개시의 제2의 양태에 관한 상보형 트랜지스터 및 실리콘 반도체 기판에 형성된 전계효과 트랜지스터를 구비하고 있다.
본 개시의 제1의 양태에 관한 상보형 트랜지스터, 또는 본 개시의 제1의 양태에 관한 반도체 장치를 구성하는 본 개시의 제1의 양태에 관한 상보형 트랜지스터에서는 제1A층, 제1A 연재층, 제2A층 및 제2A 연재층이 기체의 표면 영역에 형성되어 있기 때문에, 상보형 트랜지스터의 활성 영역 등을 구성하는 재료의 종류는 최대, 3종류면 좋아, 상보형 트랜지스터의 활성 영역 등의 구성 재료의 종류 삭감을 도모할 수 있고, 제조 프로세스의 간소화를 도모할 수 있다. 또한, 본 개시의 제2의 양태에 관한 상보형 트랜지스터, 또는 본 개시의 제2의 양태에 관한 반도체 장치를 구성하는 본 개시의 제2의 양태에 관한 상보형 트랜지스터에서도, 제1A 연재 영역, 제2A 연재 영역은 기체의 표면 영역에 형성되어 있기 때문에, 상보형 트랜지스터의 활성 영역 등을 구성하는 재료의 종류는 최대, 3종류면 좋아, 상보형 트랜지스터의 활성 영역 등의 구성 재료의 종류 삭감을 도모할 수 있다. 또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또한, 부가적인 효과가 있어도 좋다.
도 1은 실시례 1의 상보형 트랜지스터의 모식적인 일부 단면도.
도 2A 및 도 2B는 실시례 1의 상보형 트랜지스터의 동작 상태를 모식적으로 도시하는 도면.
도 3A 및 도 3B는 도 2A 및 도 2B에 계속해서, 실시례 1의 상보형 트랜지스터의 동작 상태를 모식적으로 도시하는 도면.
도 4A 및 도 4B는 도 3A 및 도 3B에 계속해서, 실시례 1의 상보형 트랜지스터의 동작 상태를 모식적으로 도시하는 도면.
도 5는 실시례 1의 상보형 트랜지스터에 의해 구성되는 인버터 회로의 등가 회로도.
도 6A, 도 6B 및 도 6C는 실시례 1의 상보형 트랜지스터에서의 활성 영역과 제어 전극의 위치 관계를 도시하는 개념도.
도 7A, 도 7B 및 도 7C는 실시례 1의 상보형 트랜지스터에서의, 제1 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 8A 및 도 8B는 실시례 2의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 9A 및 도 9B는 도 8B에 계속해서, 실시례 2의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 10은 도 9B에 계속해서, 실시례 2의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 11A 및 도 11B는 실시례 2의 제1 변형례의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 12A 및 도 12B는 도 11B에 계속해서, 실시례 2의 제1 변형례의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 13은 도 12B에 계속해서, 실시례 2의 제1 변형례의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 14A 및 도 14B는 실시례 2의 제2 변형례의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 15는 도 14B에 계속해서, 실시례 2의 제2 변형례의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 16은 실시례 4의 상보형 트랜지스터의 모식적인 일부 단면도.
도 17A 및 도 17B는 실시례 4의 상보형 트랜지스터의 동작 상태를 모식적으로 도시하는 도면.
도 18A 및 도 18B는 도 17A 및 도 17B에 계속해서, 실시례 4의 상보형 트랜지스터의 동작 상태를 모식적으로 도시하는 도면.
도 19A 및 도 19B는 도 18A 및 도 18B에 계속해서, 실시례 4의 상보형 트랜지스터의 동작 상태를 모식적으로 도시하는 도면.
도 20A, 도 20B 및 도 20C는 실시례 4의 상보형 트랜지스터에서의 활성 영역과 제어 전극의 위치 관계를 도시하는 개념도.
도 21A, 도 21B 및 도 21C는 실시례 4의 상보형 트랜지스터에서의, 제1 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 22A 및 도 22B는 실시례 5의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 23A 및 도 23B는 도 22B에 계속해서, 실시례 5의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 24는 도 23B에 계속해서, 실시례 5의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 25A 및 도 25B는 실시례 5의 제1 변형례의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 26A 및 도 26B는 도 25B에 계속해서, 실시례 5의 제1 변형례의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 27A 및 도 27B는 실시례 5의 제2 변형례의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 28은 도 27B에 계속해서, 실시례 5의 제2 변형례의 상보형 트랜지스터의 제조 방법의 개략을 설명하기 위한 실리콘 반도체 기판 등의 모식적인 일부 단면도.
도 29는 실시례 1∼실시례 6의 상보형 트랜지스터에 의거하여 형성되는 NAND 회로의 등가 회로도.
도 30은 실시례 1∼실시례 6의 상보형 트랜지스터에 의거하여 형성되는 NOR 회로의 등가 회로도.
도 31은 실시례 1∼실시례 6의 상보형 트랜지스터에 의거하여 형성되는 8개의 트랜지스터로 구성되는 SRAM 회로의 등가 회로도.
도 32는 실시례 1의 상보형 트랜지스터의 변형례의 모식적인 일부 단면도.
도 33은 실시례 4의 상보형 트랜지스터의 변형례의 모식적인 일부 단면도.
도 34A, 도 34B 및 도 34C는 실시례 1의 상보형 트랜지스터의 변형례(이른바 Fin형상을 갖는 구조)의 모식적인 사시도 및 일부 단면도, 도 34D는 실시례 4의 상보형 트랜지스터의 변형례(이른바 Fin형상을 갖는 구조)의 모식적인 일부 단면도.
도 35A, 도 35B, 도 35C 및 도 35D는 본 개시의 상보형 트랜지스터가 도통 상태/부도통 상태로가 될 때의 각 활성 영역에서의 에너지 밴드의 변화를 모식적으로 도시하는 도면.
이하, 도면을 참조하여 실시례에 의거하여 본 개시를 설명하는데, 본 개시는 실시례로 한정되는 것이 아니고, 실시례에서의 여러 가지의 수치나 재료는 예시이다. 또한, 설명은 이하의 순서로 행한다.
1. 본 개시의 제1의 양태∼제2의 양태에 관한 상보형 트랜지스터 및 반도체 장치, 전반에 관한 설명
2.실시례 1(본 개시의 제1의 양태에 관한 상보형 트랜지스터 및 본 개시의 제1의 양태에 관한 반도체 장치)
3.실시례 2(실시례 1의 변형)
4. 실시례 3(실시례 1의 다른 변형)
5. 실시례 4(본 개시의 제2의 양태에 관한 상보형 트랜지스터 및 본 개시의 제2의 양태에 관한 반도체 장치)
6. 실시례 5(실시례 4의 변형)
7. 실시례 6(실시례 4의 다른 변형)
8. 실시례 7(본 개시의 제1의 양태∼제2의 양태에 관한 상보형 트랜지스터의 각종 적용례)
9. 기타
<본 개시의 제1의 양태∼제2의 양태에 관한 상보형 트랜지스터 및 반도체 장치, 전반에 관한 설명>
본 개시의 제1의 양태에 관한 상보형 트랜지스터, 본 개시의 제2의 양태에 관한 상보형 트랜지스터, 본 개시의 제1의 양태에 관한 반도체 장치를 구성하는 본 개시의 제1의 양태에 관한 상보형 트랜지스터 또는 본 개시의 제2의 양태에 관한 반도체 장치를 구성하는 본 개시의 제2의 양태에 관한 상보형 트랜지스터(이하, 이들의 상보형 트랜지스터를, 총칭하여 『본 개시의 상보형 트랜지스터 등』이라고 부르는 경우가 있다)에서, 제1B층(제1B 연재 영역)은 2차원 재료 또는 그라펜으로 구성되어 있고,
제2B층(제2B 연재 영역)은 2차원 재료 또는 그라펜으로 구성되어 있는 형태로 할 수 있다. 그리고, 이 경우, 2차원 재료는 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, ZrTe2, HfS2, HfSe2 및 HfTe2로 이루어지는 군에서 선택된 1종류의 2차원 재료로 이루어지는 형태로 할 수 있다. 여기서, 2차원 재료의 두께로서 0.65㎚ 내지 6.5㎚, 바람직하게는 0.65㎚ 내지 2.6㎚를 예시할 수 있지만, 이들의 값으로 한정하는 것은 아니다.
이상에 설명한 각종 바람직한 형태를 포함하는 본 개시의 상보형 트랜지스터 등에서, 기체는 반도체 기판으로 이루어지고, 제1 절연 영역 및 제2 절연 영역은 반도체 기판에 마련된 소자 분리 영역으로 이루어지는 구성으로 할 수 있다. 또한, 기체는 2차원 재료층으로 이루어지는 구성으로 할 수 있다. 기체를 2차원 재료층으로 이루어지는 구성으로 하는 경우, 기체를, 지지재료(예를 들면, 절연막이 표면에 형성된 실리콘 반도체 기판 등의 기판)상에 마련하면 좋다.
또한, 이상에 설명한 각종 바람직한 형태를 포함하는 본 개시의 상보형 트랜지스터 등에서, 기체는 실리콘(Si) 또는 게르마늄(Ge)으로 이루어지고, 제1B층(제1B 연재 영역)은 MoS2, WTe2 또는 그라펜으로 구성되어 있고, 제2B층(제2B 연재 영역)은 HfTe2로 구성되어 있는 구성으로 할 수 있다. 또한, 기체는 MoS2로 이루어지고, 제1B층(제1B 연재 영역)은 WTe2로 구성되어 있고, 제2B층(제2B 연재 영역)은 ZrS2, HfS2 또는 HfSe2로 구성되어 있는 구성으로 할 수 있다.
또한, 본 개시의 제1의 양태에 관한 상보형 트랜지스터, 본 개시의 제2의 양태에 관한 상보형 트랜지스터, 본 개시의 제1의 양태에 관한 반도체 장치를 구성하는 본 개시의 제1의 양태에 관한 상보형 트랜지스터 또는 본 개시의 제2의 양태에 관한 반도체 장치를 구성하는 본 개시의 제2의 양태에 관한 상보형 트랜지스터(본 개시의 상보형 트랜지스터 등)에서,
제1 표면 영역을 구성하는 기체의 부분(제1A 연재 영역)과, 제2 표면 영역을 구성하는 기체의 부분(제2A 연재 영역)은 다른 재료로 구성되고,
제1B층 및 제1B 연재층(제1B 연재 영역)과, 제2B층 및 제2B 연재층(제2B 연재 영역)은 같은 재료로 구성되어 있는 형태로 할 수 있다.
그리고, 이 경우, 제1 표면 영역을 구성하는 기체의 부분(제1A 연재 영역을 구성하는 재료)의 가전자대(價電子帶)의 값[EC(N)]과, 제1B층 및 제1B 연재층을 구성하는 재료(제1B 연재 영역을 구성하는 재료)의 전도대의 값[EV(2D)]과의 차는 1eV 이하이고,
제2 표면 영역을 구성하는 기체의 부분(제2A 연재 영역을 구성하는 재료)의 전도대의 값[EV(P)]과, 제2B층 및 제2B 연재층을 구성하는 재료(제2B 연재 영역을 구성하는 재료)의 가전자대의 값[EC(2D)]과의 차는 1eV 이하인 형태로 할 수 있다. 즉,
EV(P)-EC(2D)≤1(eV)
EV(2D)-EC(N)≤1(eV)
를 만족하는 것이 바람직하지만, 이것으로 한정하는 것은 아니다.
나아가서는 이들의 경우에 있어서, 제1 표면 영역을 구성하는 기체의 부분(제1A 연재 영역)은 실리콘 반도체 기판으로 구성되고,
제2 표면 영역을 구성하는 기체의 부분(제2A 연재 영역)은 실리콘 반도체 기판에 형성된 반도체층으로 구성되고,
제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층은 또한, 제1B 연재 영역 및 제2B 연재 영역은 같은 2차원 재료로 구성되어 있는 형태로 할 수 있고, 이 경우, 구체적으로 예를 들면, 반도체층은 게르마늄층으로 이루어지고, 제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층(제1B 연재 영역 및 제2B 연재 영역)은 MoTe2로 이루어지는 형태로 할 수 있다.
또한, 이들의 경우에 있어서, 제1 표면 영역을 구성하는 기체의 부분(제1A 연재 영역)은 실리콘 반도체 기판에 형성된 반도체층으로 구성되고,
제2 표면 영역을 구성하는 기체의 부분(제2A 연재 영역)은 실리콘 반도체 기판으로 구성되고,
제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층은 또한, 제1B 연재 영역 및 제2B 연재 영역은 같은 2차원 재료로 구성되어 있는 형태로 할 수 있고, 이 경우, 구체적으로 예를 들면, 반도체층은 인듐비소층으로 이루어지고, 제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층(제1B 연재 영역 및 제2B 연재 영역)은 MoS2로 이루어지는 형태로 할 수 있다.
또한, 이들의 경우에 있어서, 제1 표면 영역을 구성하는 기체의 부분(제1A 연재 영역)은 반도체 기판에 형성된 제1 반도체층으로 구성되고,
제2 표면 영역을 구성하는 기체의 부분(제2A 연재 영역)은 반도체 기판에 형성된 제2 반도체층으로 구성되고,
제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층은 또한, 제1B 연재 영역 및 제2B 연재 영역은 같은 2차원 재료로 구성되어 있는 형태로 할 수 있고, 이 경우, 구체적으로 예를 들면, 제1 반도체층은 인듐비소층으로 이루어지고, 제2 반도체층은 게르마늄층으로 이루어지고, 제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층(제1B 연재 영역 및 제2B 연재 영역)은 MoS2로 이루어지는 형태로 할 수 있고, 또한, 제1 표면 영역을 구성하는 기체의 부분(제1A 연재 영역)은 실리콘 반도체 기판으로 구성되고,
제2 표면 영역을 구성하는 기체의 부분(제2A 연재 영역)은 실리콘 반도체 기판에 형성된 게르마늄층으로 구성되고,
제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층은 또한, 제1B 연재 영역 및 제2B 연재 영역은 MoTe2로 구성되어 있는 형태로 할 수 있고, 또한,
제1 표면 영역을 구성하는 기체의 부분(제1A 연재 영역)은 실리콘 반도체 기판에 형성된 인듐비소층으로 구성되고,
제2 표면 영역을 구성하는 기체의 부분(제2A 연재 영역)은 실리콘 반도체 기판으로 구성되고,
제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층은 또한, 제1B 연재 영역 및 제2B 연재 영역은 MoS2로 구성되어 있는 형태로 할 수 있다.
또한, 실리콘 반도체 기판에 형성된 반도체층을 구성하는 재료로서, 기타, SiGe, SiC를 들 수 있고, 또한, 넓게는 Ⅲ-V족 화합물 반도체, Ⅱ-Ⅵ족 화합물 반도체를 들 수 있다. 실리콘 반도체 기판에서의 반도체층의 형성 방법으로서, 에피택셜 성장법, 농축법(실리콘 반도체 기판의 반도체층을 형성하여야 할 영역의 위에 반도체층을 형성하기 위한 반도체 재료층을 형성하고, 열처리(어닐 처리)를 행함으로써, 실리콘 반도체 기판에 반도체층을 형성하는 방법)을 들 수 있다. 실리콘 반도체 기판에 형성된 반도체층과 실리콘 반도체 기판의 사이에는 실리콘 기판의 결정격자 정수와 반도체층의 결정격자 정수의 정합성을 취하기 위해, 예를 들면, InP, InAlAs, InGaAs, GaAs, GaSb로 이루어지는 완충층을 마련하여도 좋다. 단, 완충층을 구성하는 재료는 이들로 한정하는 것은 아니다. 또한, 실리콘 반도체 기판 대신에, 게르마늄 반도체 기판을 이용할 수도 있고, SOI(Silicon On Insulator) 기판 등의 산화막상에 반도체층(실리콘층뿐만 아니라, 게르마늄층이나 Ⅲ-V족 화합물 반도체층을 포함한다)을 형성한 기판을 이용할 수도 있다.
여기서, Ⅲ-V족 화합물 반도체로서, GaN계 화합물 반도체(AlGaN 혼정 또는 InAlGaN 혼정, InGaN 혼정을 포함한다), InN계 화합물 반도체, AlN계 화합물 반도체, InAlGaP계 화합물 반도체, InAlGaAs계 화합물 반도체, InGaAs계 화합물 반도체, InGaAsP계 화합물 반도체, GaP계 화합물 반도체, InP계 화합물 반도체를 예시할 수 있고, 구체적으로 예를 들면, AlAs, AlAsP, AlAsSb, AlGaAs, AlGaAsP, AlGaAsSb, InAlGaAs, InAlGaP, AlGaN, AlGaP, InAlAs, InAlAsP, InAlGaAs, InAlP, InAlSb, AlN, InAlP, AlSb, GaAs, GaAsP, GaAsSb, InGaAs, InGaAsP, InGaN, InGaP, GaN, GaP, GaSb, InAs, InN, InP를 들 수 있다. 또한, Ⅱ-Ⅵ족 화합물 반도체로서, ZnSe, ZnS, ZnSSe, ZnTe, ZnMgSSe, (Zn, Mg)-(S, Se), (Zn, Cd)-(S, Se, Te), (Zn, Mg, Cd)Se를 예시할 수 있다.
또한, 본 개시의 제1의 양태에 관한 상보형 트랜지스터, 본 개시의 제2의 양태에 관한 상보형 트랜지스터, 본 개시의 제1의 양태에 관한 반도체 장치를 구성하는 본 개시의 제1의 양태에 관한 상보형 트랜지스터 또는 본 개시의 제2의 양태에 관한 반도체 장치를 구성하는 본 개시의 제2의 양태에 관한 상보형 트랜지스터(본 개시의 상보형 트랜지스터 등)에서,
제1 표면 영역을 구성하는 기체의 부분(제1A 연재 영역)과, 제2 표면 영역을 구성하는 기체의 부분(제2A 연재 영역)은 다른 재료로 구성되고,
제1B층 및 제1B 연재층과, 제2B층 및 제2B 연재층이란, 또한, 제1B 연재 영역과 제2B 연재 영역은 다른 재료로 구성되어 있는 형태로 할 수 있고, 이 경우,
제1 표면 영역을 구성하는 기체의 부분(제1A 연재 영역)은 실리콘 반도체 기판으로 구성되고,
제2 표면 영역을 구성하는 기체의 부분(제2A 연재 영역)은 실리콘 반도체 기판에 형성된 게르마늄층으로 구성되고,
제1B층 및 제1B 연재층(제1B 연재 영역)은 MoTe2로 구성되고,
제2B층 및 제2B 연재층(제2B 연재 영역)은 MoS2로 구성되어 있는 형태로 할 수 있고, 또한, 제1 표면 영역을 구성하는 기체의 부분(제1A 연재 영역)은 실리콘 반도체 기판에 형성된 인듐비소층으로 구성되고,
제2 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판으로 구성되고,
제1B층 및 제1B 연재층(제1B 연재 영역)은 MoTe2로 구성되고,
제2B층 및 제2B 연재층(제2B 연재 영역)은 MoS2로 구성되어 있는 형태로 할 수 있고, 또한, 제1 표면 영역을 구성하는 기체의 부분(제1A 연재 영역)은 실리콘 반도체 기판에 형성된 인듐비소층으로 구성되고,
제2 표면 영역을 구성하는 기체의 부분(제2A 연재 영역)은 실리콘 반도체 기판에 형성된 게르마늄층으로 구성되고,
제1B층 및 제1B 연재층(제1B 연재 영역)은 MoTe2로 구성되고,
제2B층 및 제2B 연재층(제2B 연재 영역)은 MoS2로 구성되어 있는 형태로 할 수 있다.
또한, 본 개시의 상보형 트랜지스터 등에서의 상기한 각종 바람직한 형태에서,
기체의 전도대(傳導帶)의 하단의 에너지의 값(EC-sub)과 제1B층(제1B 연재 영역)의 전도대의 하단의 에너지의 값(EC-1B)과의 차의 절대치는 제1 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분(差分) 이하이고,
기체의 가전자대의 상단의 에너지의 값(EV-sub)과 제1B층(제1B 연재 영역)의 가전자대의 상단의 에너지의 값(EV-1B)과의 차의 절대치는 제1 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
기체의 전도대의 하단의 에너지의 값(EC-sub)과 제2B층(제2B 연재 영역)의 전도대의 하단의 에너지의 값(EC-2B)과의 차의 절대치는 제2 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
기체의 가전자대의 상단의 에너지의 값(EV-sub)과 제2B층(제2B 연재 영역)의 가전자대의 상단의 에너지의 값(EV-2B)과의 차의 절대치는 제2 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하인 구성으로 할 수 있다. 여기서, 「제1 트랜지스터의 구동 전압」이란, 제1 제어 전극과 제1A층(제1A 연재 영역) 사이의 전위차이고, 「제2 트랜지스터의 구동 전압」이란, 제2 제어 전극과 제2A층(제2A 연재 영역) 사이의 전위차이다.
기체를 구성하는 재료 EV(eV) EC(eV)
실리콘 5.17 4.05
게르마늄 4.66 4.00
MoS2 5.86 4.27
2차원 재료
MoS2 5.86 4.27
MoSe2 5.23 3.90
MoTe2 4.76 3.83
WS2 5.50 3.96
WSe2 4.87 3.54
WTe2 4.44 3.69
ZrS2 6.79 5.71
ZrSe2 6.15 5.86
ZrTe2 5.69 4.97
HfS2 6.83 5.59
HfSe2 6.17 5.72
HfTe2 5.53 4.91
반도체층을 구성하는 재료
게르마늄 4.66 4.00
InAs 5.35 4.99
그리고, 도 35A에 도시하는 바와 같이, 제1 트랜지스터가 오프(off)시,
EC-1A>EC-1B >EV-1A>EV-1B
를 만족하고, 도 35C에 도시하는 바와 같이, 제2 트랜지스터가 오프(off)시,
EC-2B>EC-2A >EV-2B>EV-2A
를 만족하고, 도 35B에 도시하는 바와 같이, 제1 트랜지스터가 온(on)시,
EC-1A>EV-1A >EC-1B>EV-1B
를 만족하고, 도 35D에 도시하는 바와 같이, 제2 트랜지스터가 온(on)시,
EC-2B>EV-2B >EC-2A>EV-2A
를 만족하는 것이 바람직하다.
나아가서는 이상에 설명한 바람직한 형태, 구성을 포함하는 본 개시의 제1의 양태에 관한 상보형 트랜지스터, 본 개시의 제1의 양태에 관한 반도체 장치를 구성하는 상보형 트랜지스터에서, 동작의 안정성이라는 관점에서,
제1A층과 제1B층의 사이에는 제1 층간 절연막(제1 경계 영역)이 형성되어 있고,
제2A층과 제2B층의 사이에는 제2 층간 절연막(제2 경계 영역)이 형성되어 있는 구성으로 할 수 있다. 단, 제1 층간 절연막, 제2 층간 절연막을 마련하는 것은 필수는 아니다. 후술하는 제1 제어 전극, 제2 제어 전극에의 전압의 인가 상태에 의거한, 제1 활성 영역에서의 에너지 밴드의 상태의 변화, 제2 활성 영역에서의 에너지 밴드의 상태의 변화를 달성할 수 있다면, 제1 층간 절연막, 제2 층간 절연막을 마련하는 것은 불필요한 경우가 있다. 이들의 층간 절연막은 자연 산화막으로 구성되는 경우도 있다. 또한, 약한 반데르발스 힘을 통한 적층이라는 형태도 있을 수 있다. 구체적으로는 제1 층간 절연막, 제2 층간 절연막을 구성하는 재료로서, SiO2(자연 산화막을 포함한다), SiN, 육방정 질화붕소(hBN), Al2O3을 예시할 수 있고, 제1 층간 절연막, 제2 층간 절연막의 형성 방법으로서, 저온 산화법, 플라즈마 CVD법, ALD법을 예시할 수 있다. 제1 층간 절연막, 제2 층간 절연막의 두께로서 1㎚ 내지 3㎚를 예시할 수 있다.
또한, 이상에 설명한 바람직한 형태, 구성을 포함하는 본 개시의 제2의 양태에 관한 상보형 트랜지스터, 본 개시의 제2의 양태에 관한 반도체 장치를 구성하는 상보형 트랜지스터에서, 제1A 연재 영역과 제1B 연재 영역의 사이에는 제1 경계 영역(제1 활성 영역에 상당한다)이 형성되어 있고, 제2A 연재 영역과 제2B 연재 영역의 사이에는 제2 경계 영역(제2 활성 영역에 상당한다)이 형성되어 있는 구성으로 할 수 있다. 단, 제1 경계 영역이나 제2 경계 영역을 마련하는 것은 필수는 아니고, 제1A 연재 영역의 단면과 제1B 연재 영역의 단면이 접촉하여 있고, 접촉부가 제1 활성 영역을 구성하는 형태로 할 수도 있고, 제2A 연재 영역의 단면과 제2B 연재 영역의 단면이 접촉하여 있고, 접촉부가 제2 활성 영역을 구성하는 형태로 할 수도 있다.
본 개시의 상보형 트랜지스터 등에서는, 제1A 전극이 제1A 연재층(제1A 연재 영역)에 접속되어 있고,
제1B 전극이 제1B 연재층(제1B 연재 영역)에 접속되어 있고,
제2A 전극이 제2A 연재층(제2A 연재 영역)에 접속되어 있고,
제2B 전극이 제2B 연재층(제2B 연재 영역)에 접속되어 있는 형태로 할 수 있다. 그리고, 제2A 전극에는 제1A 전극보다도 높은 전압이 인가되고,
제1 제어 전극 및 제2 제어 전극에 제2의 전압(V2)이 인가된 때, 제1 트랜지스터는 도통 상태가 되고, 제2 트랜지스터는 부도통 상태가 되고,
제1 제어 전극 및 제2 제어 전극에, 제2의 전압(V2)보다도 낮은 제1의 전압(V1)(<V2)이 인가된 때, 제1 트랜지스터는 부도통 상태가 되고, 제2 트랜지스터는 도통 상태가 되는 형태로 할 수 있다. 구체적으로 예를 들면, 제2A 전극에는 제2의 전압(V2)(예를 들면, Vdd볼트>0)이 인가되고, 제1A 전극에는 제1의 전압(V1)(예를 들면, 0볼트)이 인가되는 형태로 할 수 있다.
본 개시의 상보형 트랜지스터 등에서, 제1 트랜지스터는 n채널형 FET에 상당하고, 제2 트랜지스터는 p채널형 FET에 상당한다. 또한, 제1A 연재층, 제1A 연재 영역, 제2A 연재층, 제2A 연재 영역은 FET에서의 드레인부에 상당하고, 제1B 연재층, 제1B 연재 영역, 제2B 연재층, 제2B 연재 영역은 FET에서의 소스부에 상당하고, 제1 제어 전극, 제2 제어 전극은 FET에서의 게이트부에 상당한다.
본 개시의 제1의 양태에 관한 상보형 트랜지스터에서, 제1 활성 영역과 제1 제어 전극이 겹쳐져 있는데, 제1 활성 영역의 정사영상(正射影像)은 제1 제어 전극의 정사영상에 포함되어 있어도 좋고, 제1 제어 전극의 정사영상과 일치하고 있어도 좋고, 제1 제어 전극의 정사영상부터 비어져 나와 있어도 좋다. 마찬가지로, 중복 영역에서, 제2 활성 영역과 제2 제어 전극이 겹쳐져 있는데, 제2 활성 영역의 정사영상은 제2 제어 전극의 정사영상에 포함되어 있어도 좋고, 제2 제어 전극의 정사영상과 일치하고 있어도 좋고, 제2 제어 전극의 정사영상부터 비어져 나와 있어도 좋다. 또한, 제1 제어 전극, 제2 제어 전극에 의해 생성되는 전계가 한층 균일하게 가하여진다는 관점에서는 제1 활성 영역 및 제2 활성 영역의 정사영상이, 제1 제어 전극, 제2 제어 전극의 정사영상에 포함되어 있는 것이 바람직하다.
본 개시의 제2의 양태에 관한 상보형 트랜지스터에서, 제1 활성 영역(제1 경계 영역)과 제1 제어 전극이 겹쳐져 있는데, 제1 활성 영역(제1 경계 영역)의 정사영상은 제1 제어 전극의 정사영상에 포함되어 있어도 좋고, 제1 제어 전극의 정사영상과 일치하고 있어도 좋고, 제1 제어 전극의 정사영상부터 비어져 나와 있어도 좋다. 마찬가지로, 중복 영역에서, 제2 활성 영역(제2 경계 영역)과 제2 제어 전극이 겹쳐져 있는데, 제2 활성 영역(제2 경계 영역)의 정사영상은 제2 제어 전극의 정사영상에 포함되어 있어도 좋고, 제2 제어 전극의 정사영상과 일치하고 있어도 좋고, 제2 제어 전극의 정사영상부터 비어져 나와 있어도 좋다. 또한, 제1 제어 전극, 제2 제어 전극에 의해 생성되는 전계가 한층 균일하게 가하여진다는 관점에서는 제1 활성 영역 및 제2 활성 영역의 정사영상이, 제1 제어 전극, 제2 제어 전극의 정사영상에 포함되어 있는 것이 바람직하다.
본 개시의 상보형 트랜지스터 등의 제1B층(제1B 연재 영역), 제2B층(제2B 연재 영역)을 구성하는 재료로서, 또한, 2차원 재료층을 구성하는 재료로서, 전술한 바와 같이, 2차원 재료를 들 수 있는데, 넓게는 천이금속 칼코게나이드(TMDC : Transition Metal DiChalcogenide)계 재료를 들 수 있다. TMDC는 예를 들면, MX2로 표시되고, 천이금속「M」으로서, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Tc, Re를 들 수 있고, 칼코겐 원소「X」로서, O, S, Se, Te를 들 수 있다. 또한, 천이금속인 Cu와 칼코겐 원소인 S와의 화합물인 CuS를 들 수도 있고, Ga, In, Ge, Sn, Pb 등의 비천이금속과 칼코겐 원소와의 화합물(예를 들면, GaS, GaSe, GaTe, In2Se3, InSnS2, SnSe2, GeSe, SnS2, PbO)로 할 수도 있다. 또한, 흑인(Black Phosphorus)을 들 수도 있다.
제1B층(제1B 연재 영역)과 제2B층(제2B 연재 영역)을 구성하는 재료를 같게 하고, 제1B층(제1B 연재 영역)에의 도핑 재료와 제2B층(제2B 연재 영역)에의 도핑 재료를 다르게하여도 좋다. 도핑으로서, 이온 주입법이나 화학 도핑법을 들 수 있다. 예를 들면, 제1B층(제1B 연재 영역)을 형성하기 위한 도핑 재료로서, NMNH(nicotinamide mononucleotide-H), NADH(nicotinamide adenine dinucleotide-H), NADPH(nicotinamide adenine dinucleotide phosphate-H), PEI(polyethylenimine), 칼륨이나 리튬 등의 알칼리 금속을 들 수 있다. 또한, 제2B층(제2B 연재 영역)을 형성하기 위한 도핑 재료로서, NO2BF4, NOBF4, NO2SbF6 등의 이온성 액체 ; HCl, H2PO4, CH3COOH, H2SO4, HNO3 등의 산류(酸類) 화합물 ; 디클로로디시아노퀴논, 옥손, 디미리스토일포스파티딜이노시톨, 트리플루오로메탄술폰이미드 등의 유기 화합물 ; HPtCl4, AuCl3, HAuCl4, 트리플루오로메탄술폰산은 AgNO3, H2PdCl6, Pd(OAc)2, Cu(CN)2 등을 들 수 있다.
제1B층(제1B 연재 영역), 제2B층(제2B 연재 영역), 2차원 재료층의 형성 방법으로서, 화학적 기상 성장법(CVD법), 물리적 기상 성장법(PVD법) 이외에도, 이하의 방법을 예시할 수 있다. 즉,
[a] 천이금속 칼코게나이드계 재료의 전구체를, 절연 영역상에 박막형상으로 형성한 후, 가열 처리하는 방법.
[b] 천이금속 산화물로 이루어지는 박막을 절연 영역상에 형성한 후, 천이금속 산화물에서의 천이금속과 칼코겐 원소를 포함하는 재료에서의 칼코겐을 반응시키는 방법.
그라펜(graphene)이란, 1원자 두께의 sp2 결합 탄소 원자의 시트형상 물질을 가리키고, 탄소 원자와 그 결합으로 제작된 벌집과 같은 육각형 격자 구조를 갖는다. 그라펜막에 n형이나 p형의 불순물을 도핑하기 위해서는 예를 들면, 화학 도핑을 행하면 좋다. 화학 도핑을 행하기 위해서는 구체적으로는 그라펜막상에 도펀트층을 형성하면 좋다. 도펀트층은 전자 수용형(p형)의 도펀트층으로 할 수 있고, 또한, 전자 공여형(n형)의 도펀트층으로 할 수 있다. 전자 수용형(p형)의 도펀트층을 구성하는 재료로서, AuCl3, HAuCl4, PtCl4 등의 염화물 ; HNO3, H2SO4, HCl, 니트로메탄 등의 산 ; 붕소나 알루미늄이라는 Ⅲ족 원소 ; 산소 등의 전자 흡인성 분자를 들 수 있고, 전자 공여형(n형)의 도펀트층을 구성하는 재료로서, 질소나 인이라는 V족 원소 외에, 피리딘계 화합물, 질화물, 알칼리 금속류, 알킬기를 갖는 방향족 화합물 등의 전자 공여성 분자를 들 수 있다.
그라펜은 예를 들면, 이하에 설명한 제조 방법으로 형성할 수 있다. 즉, 베이스재상에 그라펜화 촉매를 포함하는 막을 성막한다. 그리고, 그라펜화 촉매를 포함하는 막에 대해 기상(氣相) 탄소 공급원을 공급하는 동시에, 기상 탄소 공급원을 열처리하여 그라펜을 생성시킨다. 그 후, 그라펜을 소정의 냉각 속도로 냉각함으로써, 필름형상의 그라펜을 그라펜화 촉매를 포함하는 막상에 형성할 수 있다. 그라펜화 촉매로서, SiC 등의 탄소화합물 외에, Ni, Co, Fe, Pt, Au, Al, Cr, Cu, Mg, Mn, Mo, Rh, Si, Ta, Ti, W, U, V, 및 Zr에서 선택되는 적어도 1종류의 금속을 들 수 있다. 또한, 기상 탄소 공급원으로서, 예를 들면, 일산화탄소, 메탄, 에탄, 에틸렌, 에탄올, 아세틸렌, 프로판, 부탄, 부타디엔, 펜탄, 펜텐, 시클로펜타디엔, 헥산, 시클로헥산, 벤젠 및 톨루엔에서 선택되는 적어도 1종류의 탄소원을 들 수 있다. 그리고, 이상과 같이 하여 형성된 필름형상의 그라펜을, 그라펜화 촉매를 포함하는 막으로부터 분리함에 의해, 그라펜을 얻을 수 있다.
제1 제어 전극, 제2 제어 전극을 구성하는 재료로서, 폴리실리콘이나 폴리사이드, 금속 실리사이드, 금속 질화물(예를 들면, TiN), 알루미늄(Al)이나 금(Au) 등의 금속, 그라펜이나 ITO 등을 예시할 수 있고, 제1 제어 전극, 제2 제어 전극의 형성 방법으로서, 진공 증착법이나 스퍼터링법을 포함하는 각종의 물리적 기상 성장법(PVD법)이나, 각종의 화학적 기상 성장법(CVD법)을 예시할 수 있다. 또한, 제1A 전극, 제1B 전극, 제2A 전극, 제2B 전극을 구성하는 재료로서, 불순물이 도핑된 폴리실리콘 ; 알루미늄 ; 텅스텐, Ti, Pt, Pd, Cu, TiW, TiNW, WS2, MoS2 등의 고융점 금속이나 금속 실리사이드로 이루어지는 도전 재료를 예시할 수 있다. 이들의 전극의 형성 방법으로서, 각종의 PVD법, CVD법을 예시할 수 있다.
제1 절연층, 제2 절연층을 구성하는 재료로서, 산화실리콘(SiO2) 등의 SiOX계 재료, SiOF계 재료 또는 SiN계 재료, SiON계 재료 외에, 비유전율(k)(=ε/ε0)이 대강 4.0 이상의 이른바 고비유전율 재료를 들 수 있다. 고비유전율 재료로서, 산화하프늄(HfO2), 산화지르코늄(ZrO2), 산화알루미늄(Al2O3), 산화알루미늄·하프늄(HfAlO2), 산화실리콘·하프늄(HfSiO), 산화탄탈(Ta2O5), 산화이트륨(Y2O3), 산화란탄(La2O)이라는 금속 산화물 재료나, 금속 질화물 재료를 들 수 있다. 또한, HfSiO, HfSiON, ZrSiO, AlSiO, LaSiO라는 금속 실리케이트로 이루어지는 절연 재료를 예시할 수도 있다. 제1 절연층, 제2 절연층은 1종류의 재료로 형성되어 있어도 좋고, 복수종류의 재료로 형성되어 있어도 좋다. 또한, 제1 절연층, 제2 절연층은 단층 구성으로 하여도 좋고, 복수층 구성으로 하여도 좋다. 제1 절연층 및 제2 절연층은 같은 구성으로 하는 것이, 프로세스의 간소화라는 관점에서 바람직하다. 제1 절연층, 제2 절연층의 형성 방법으로서, ALD(Atomic Layer Deposition)법, 유기 금속 화학적 기상 성장법(MOCVD법)을 포함하는 각종의 CVD법, 진공 증착법이나 스퍼터링법을 포함하는 각종의 PVD법을 예시할 수 있다. 제1 절연층 및 제2 절연층의 형성 방법은 같은 방법이고, 동시에 형성하는 것이, 프로세스의 간소화라는 관점에서 바람직하다. 제1 절연층, 제2 절연층의 두께로서 1㎚ 내지 10㎚를 예시할 수 있다.
본 개시의 제1의 양태∼제2의 양태에 관한 반도체 장치를 구성하는 전계효과 트랜지스터는 종래의 전계효과 트랜지스터와 마찬가지로 할 수 있다.
본 개시의 상보형 트랜지스터에 의해, 인버터 회로나, NAND 회로, AND 회로, NOR 회로, OR 회로, XOR 회로, NOT 회로라는 논리 회로를 구성할 수 있고, SRAM 회로를 구성할 수도 있다.
실시례 1
실시례 1은 본 개시의 제1의 양태에 관한 상보형 트랜지스터 및 본 개시의 제1의 양태에 관한 반도체 장치에 관한 것이다. 실시례 1의 상보형 트랜지스터에 의해, 인버터 회로가 구성된다. 실시례 1의 상보형 트랜지스터의 모식적인 일부 단면도를 도 1에 도시하고, 실시례 1의 상보형 트랜지스터의 동작 상태를 모식적으로 도 2A, 도 2B, 도 3A, 도 3B, 도 4A, 도 4B에 도시하고, 실시례 1의 상보형 트랜지스터에 의해 구성되는 인버터 회로의 등가 회로도를 도 5에 도시하고, 실시례 1의 상보형 트랜지스터에서의 활성 영역과 제어 전극의 위치 관계를 도시하는 개념도를 도 6A, 도 6B 및 도 6C에 도시한다. 또한, 도 2A에는 제1 트랜지스터가 부도통 상태(오프 상태)에 있는 상태를 도시하고, 도 2B에는 제2 트랜지스터가 도통 상태(온 상태)에 있는 상태를 도시하고, 도 3A에는 제1 트랜지스터가 부도통 상태(오프 상태)로부터 도통 상태(온 상태)가 되는 상태를 도시하고, 도 3B에는 제2 트랜지스터가 도통 상태(온 상태)로부터 부도통 상태(오프 상태)가 되는 상태를 도시하고, 도 4A에는 제1 트랜지스터가 도통 상태(온 상태)에 있는 상태를 도시하고, 도 4B에는 제2 트랜지스터가 부도통 상태(오프 상태)에 있는 상태를 도시한다. 또한, 도 5에서는 편의상, 전계효과 트랜지스터의 기호를 이용하여 인버터 회로의 등가 회로도를 도시하였다.
실시례 1의 상보형 트랜지스터(10)는, 제1 제어 전극(30),
제1 제어 전극(30)의 하방에 위치하고, 제1A층(33)과 제1B층(35)이 적층되어 이루어지는 제1 활성 영역(32),
제1 제어 전극(30)과 제1 활성 영역(32) 사이에 마련된 두께 1㎚의 산화하프늄(HfO2)으로 이루어지는 제1 절연층(31),
제1 활성 영역(32)의 일단부터 연재되고, 제1A층(33)으로 구성된 제1A 연재층(34) 및 제1 활성 영역(32)의 타단부터 연재되고, 제1B층(35)으로 구성된 제1B 연재층(36)을 구비한 제1 트랜지스터(TR1) 및 제2 제어 전극(40),
제2 제어 전극(40)의 하방에 위치하고, 제2A층(43)과 제2B층(45)이 적층되어 이루어지는 제2 활성 영역(42),
제2 제어 전극(40)과 제2 활성 영역(42) 사이에 마련된 1㎚의 산화하프늄(HfO2)으로 이루어지는 제2 절연층(41),
제2 활성 영역(42)의 일단부터 연재되고, 제2A층(43)으로 구성된 제2A 연재층(44) 및 제2 활성 영역(42)의 타단부터 연재되고, 제2B층(45)으로 구성된 제2B 연재층(46)으로 이루어진다. 단, 막두께는 예시이고, 이들의 값으로 한정하는 것은 아니다.
그리고, 기체에 마련된 제1 도전형(구체적으로는 실시례 1에서는 n형)을 갖는 제1 표면 영역(201)은 제1A층(33) 및 제1A 연재층(34)에 상당하고,
제1B층(35)은 제1 도전형과는 다른 제2 도전형으로서의 특성을 가지며(즉, 제2 도전형, 구체적으로는 p형으로서의 거동을 나타내고, 또한, 전자 수용성을 가지며,
제1B 연재층(36)은 기체에 마련된 제1 절연 영역(211)의 위에 마련되어 있고,
기체에 마련된 제2 도전형(구체적으로는 실시례 1에서는 p형)을 갖는 제2 표면 영역(202)은 제2A층(43) 및 제2A 연재층(44)에 상당하고,
제2B층(45)은 제1 도전형으로서의 특성을 가지며(즉, 제1 도전형, 구체적으로는 n형으로서의 거동을 나타내고, 또한, 전자 공여성을 가지며,
제2B 연재층(46)은 기체에 마련된 제2 절연 영역(212)의 위에 마련되어 있다.
또한, 실시례 1의 반도체 장치(반도체 디바이스, 반도체 소자)는 기체가 실리콘 반도체 기판으로 이루어지는 실시례 1의 상보형 트랜지스터 및 실리콘 반도체 기판에 형성된 전계효과 트랜지스터를 구비하고 있다. 전계효과 트랜지스터는 주지의 구성, 구조를 갖는다. 예를 들면, 복수의 전계효과 트랜지스터로 이루어지는 전계효과 트랜지스터군이, 복수의 상보형 트랜지스터로 이루어지는 상보형 트랜지스터군을 둘러싸고 있고, 전계효과 트랜지스터군은 주변 회로를 구성한다. 또한, 상보형 트랜지스터를 전단(前段)으로 하고, 상보형 트랜지스터에 접속된 전계효과 트랜지스터를 후단으로 하고, 예를 들면, 소망하는 물리량이나 화학량을 파악하는 센서를 상보형 트랜지스터에 접속하고, 센서가 소망하는 물리량이나 화학량을 파악한 때, 상보형 트랜지스터는 후단의 전계효과 트랜지스터에 신호를 송출하고, 센서로부터의 신호를 전계효과 트랜지스터로 증폭한다는 구성을 채용할 수 있다. 후술하는 실시 2∼실시례 6에서도 마찬가지로 할 수 있다.
여기서, 제1B층(35) 및 제1B 연재층(36)은 2차원 재료 또는 그라펜으로 구성되어 있고, 제2B층(45) 및 제2B 연재층(46)도, 2차원 재료 또는 그라펜으로 구성되어 있다. 구체적으로는 2차원 재료는 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, ZrTe2, HfS2, HfSe2 및 HfTe2로 이루어지는 군에서 선택된 1종류의 2차원 재료로 이루어진다. 기체는 반도체 기판 또는 실리콘(Si), 구체적으로는 실리콘 반도체 기판(20)으로 이루어지고, 제1B층(35) 및 제1B 연재층(36)은 WTe2(두께는 예를 들면, WTe2 1원자층분(原子層分))로 구성되어 있고, 제2B층(45) 및 제2B 연재층(46)은 HfTe2(두께는 예를 들면, HfTe2 1원자층분)로 구성되어 있다. 또한, 제1 절연 영역(211) 및 제2 절연 영역(212)은 실리콘 반도체 기판(20)에 마련된 SiO2로 이루어지는 소자 분리 영역(21)으로 구성되어 있다. 또한, 제1 절연 영역(211) 및 제2 절연 영역(212)을 형성하여야 할 부분에, 예를 들면, 이온 주입을 행함으로써, 제1 절연 영역(211) 및 제2 절연 영역(212)을 형성하여도 좋다.
제1 트랜지스터(TR1)는 또한, 제1A 연재층(34)에 접속된 제1A 전극(38) 및 제1B 연재층(36)에 접속된 제1B 전극(39)을 구비하고 있고, 제2 트랜지스터(TR2)는 또한, 제2A 연재층(44)에 접속된 제2A 전극(48) 및 제2B 연재층(46)에 접속된 제2B 전극(49)을 구비하고 있다. 제1 제어 전극(30) 및 제2 제어 전극(40)은 예를 들면, TiN으로 이루어진다.
나아가서는 실시례 1 또는 후술하는 실시례 2∼실시례 6에 있어서,
기체(실리콘 반도체 기판(20))의 전도대의 하단의 에너지의 값(EC-sub)과 제1B층(35)(제1B 연재 영역(135))의 전도대의 하단의 에너지의 값(EC-1B)과의 차의 절대치는 제1 트랜지스터(TR1)의 구동 전압으로 구동 가능한 에너지 차분 이하(구체적으로 예를 들면, 1.0볼트라면, 1eV 이하)이고,
기체(20)의 가전자대의 상단의 에너지의 값(EV-sub)과 제1B층(35)(제1B 연재 영역(135))의 가전자대의 상단의 에너지의 값(EV-1B)과의 차의 절대치는 제1 트랜지스터(TR1)의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
기체(20)의 전도대의 하단의 에너지의 값(EC-sub)과 제2B층(45)(제2B 연재 영역(145))의 전도대의 하단의 에너지의 값(EC-2B)과의 차의 절대치는 제2 트랜지스터(TR2)의 구동 전압으로 구동 가능한 에너지 차분 이하(구체적으로 예를 들면, 1.0볼트라면, 1eV 이하)이고,
기체(20)의 가전자대의 상단의 에너지의 값(EV-sub)과 제2B층(45)(제2B 연재 영역(145))의 가전자대의 상단의 에너지의 값(EV-2B)과의 차의 절대치는 제2 트랜지스터(TR2)의 구동 전압으로 구동 가능한 에너지 차분 이하이다.
또한, 제1A층(33)과 제1B층(35)의 사이에는 제1 층간 절연막(제1 경계 영역)(37)이 형성되어 있고, 제2A층(43)과 제2B층(45)의 사이에는 제2 층간 절연막(제2 경계 영역)(47)이 형성되어 있다. 제1 층간 절연막(제1 경계 영역)(37), 제2 층간 절연막(제2 경계 영역)(47)은 두께 1㎚의 HfO2로 이루어진다.
여기서, 실시례 1 또는 후술하는 실시례 2∼실시례 6의 상보형 트랜지스터에서,
제2A 전극(48, 148)에는 제1A 전극(38, 138)보다도 높은 전압이 인가되고,
제1 제어 전극(30, 130) 및 제2 제어 전극(40, 140)에 제2의 전압(V2)(=Vdd볼트)이 인가된 때, 제1 트랜지스터(TR1)는 도통 상태가 되고, 제2 트랜지스터(TR2)는 부도통 상태가 되고,
제1 제어 전극(30, 130) 및 제2 제어 전극(40, 140)에, 제2의 전압(V2)(=Vdd볼트)보다도 낮은 제1의 전압(V1)(=0볼트<Vdd)이 인가된 때, 제1 트랜지스터(TR1)는 부도통 상태가 되고, 제2 트랜지스터(TR2)는 도통 상태가 된다. 도 2A, 도 2B, 도 3A, 도 3B, 도 4A, 도 4B, 도 17A, 도 17B, 도 18A, 도 18B, 도 19A, 도 19B어서, 제1 제어 전극(30, 130), 제2 제어 전극(40, 140)에 인가되는 전압을 VCE로 나타낸다.
즉, 실시례 1 또는 후술하는 실시례 2∼실시례 6의 상보형 트랜지스터에서, 제2의 전압(V2)보다도 낮은 제1의 전압(V1)(=0볼트)이 제1 제어 전극(30, 130)에 인가된 때, 제1 트랜지스터를 구성하는 제1A층(33)(제1A 연재 영역(133))에는 예를 들면, 제1의 전압(V1)이 인가되어 있고, 제1 트랜지스터(TR1)에서의 제1A층(33)(제1A 연재 영역(133))과 제1B층(35)(제1B 연재 영역(135))의 사이에 위치하는 제1 경계 영역(37, 137)에서의 가전자대의 상단의 에너지의 값 및 전도대의 하단의 에너지의 값의 각각에는 변화가 생기지 않는다(도 35A 참조). 그 결과, 제1A층(33)(제1A 연재 영역(133))으로부터 제1B층(35)(제1B 연재 영역(135))으로의 전자의 이동은 없고, 제1 트랜지스터(TR1)는 부도통 상태가 된다. 한편, 제2 트랜지스터(TR2)에서의 제2A층(43)(제2A 연재 영역(143))과 제2B층(45)(제2B 연재 영역(145))의 사이에 위치하는 제2 경계 영역(47, 147)에서의 가전자대의 상단의 에너지의 값 및 전도대의 하단의 에너지의 값의 각각은 제2B층(45)(제2B 연재 영역(145))의 가전자대의 상단의 에너지의 값(EV-2B) 및 전도대의 하단의 에너지의 값(EC-2B)의 각각에 근접한다(도 35D 참조). 그 결과, 제2B층(45)(제2B 연재 영역(145))으로부터 제2A층(43)(제2A 연재 영역(143))으로 터널 효과에 의해 전자가 이동하기 때문에, 제2 트랜지스터(TR2)는 도통 상태가 되고, 제2A층(43)과 제2B층(45)의 전위는 이상적으로는 동등하게 되고, 제2B 전극(49, 149)의 전위는 제2의 전위(V2)가 된다.
한편, 제1의 전압(V1)보다도 높은 제2의 전압(V2)이 제1 제어 전극(30, 130)에 인가된 때, 제1 트랜지스터(TR1)를 구성하는 제1A층(33)(제1A 연재 영역(133))에는 예를 들면, 제1의 전압(V1)이 인가되어 있고, 제1 트랜지스터(TR1)에서의 제1A층(33)(제1A 연재 영역(133))과 제1B층(35)(제1B 연재 영역(135))의 사이에 위치하는 제1 경계 영역(37, 137)에서 가전자대의 상단의 에너지의 값 및 전도대의 하단의 에너지의 값의 각각은 제1B층(35)(제1B 연재 영역(135))의 가전자대의 상단의 에너지의 값(EV-1B) 및 전도대의 하단의 에너지의 값(EC-1B)의 각각에 근접한다(도 35B 참조). 그 결과, 제1A층(33)(제1A 연재 영역(133))으로부터 제1B층(35)(제1B 연재 영역(135))으로 터널 효과에 의해 전자가 이동하기 때문에, 제1 트랜지스터(TR1)는 도통 상태가 되고, 제1A층(33)(제1A 연재 영역(133))과 제1B층(35)(제1B 연재 영역(135))의 전위는 이상적으로는 동등하게 되고, 제1B 전극(39, 139)의 전위는 제1의 전위(V1)가 된다. 한편, 제2 트랜지스터(TR2)에서, 제2A층(43)(제2A 연재 영역(143))에는 예를 들면, 제2의 전압(V2)이 인가되어 있고, 제2 제어 전극(40)에는 제2의 전압(V2)이 인가되기 때문에, 제2 트랜지스터(TR2)에서의 제2A층(43)(제2A 연재 영역(143))과 제2B층(45)(제2B 연재 영역(145))의 사이에 위치하는 제2 경계 영역(47, 147)에서의 가전자대의 상단의 에너지의 값 및 전도대의 하단의 에너지의 값의 각각에는 변화가 생기지 않는다(도 35C 참조). 그 결과, 제2B층(45)(제2B 연재 영역(145))으로부터 제2A층(43)(제2A 연재 영역(143))으로의 전자의 이동은 없고, 제2 트랜지스터(TR2)는 부도통 상태가 된다.
중복 영역에서, 제1 활성 영역(32)과 제1 제어 전극(30)은 겹쳐져 있는데, 제1 활성 영역(32)의 정사영상은 제1 제어 전극(30)의 정사영상에 포함되어 있어도 좋고(도 6A 참조), 제1 제어 전극(30)의 정사영상과 일치하고 있어도 좋고(도 6B 참조), 제1 제어 전극(30)의 정사영상부터 비어져 나와 있어도 좋다(도 6C 참조). 마찬가지로, 중복 영역에서, 제2 활성 영역(42)과 제2 제어 전극(40)은 겹쳐져 있는데, 제2 활성 영역(42)의 정사영상은 제2 제어 전극(40)의 정사영상에 포함되어 있어도 좋고(도 6A 참조), 제2 제어 전극(40)의 정사영상과 일치하고 있어도 좋고(도 6B 참조), 제2 제어 전극(40)의 정사영상부터 비어져 나와 있어도 좋다(도 6C 참조). 또한, 제1 제어 전극(30), 제2 제어 전극(40)에 의해 생성되는 전계가 한층 균일하게 가하여진다는 관점에서는 제1 활성 영역(32) 및 제2 활성 영역(42)의 정사영상이, 제1 제어 전극(30), 제2 제어 전극(40)의 정사영상에 포함되어 있는 것이 바람직하다.
이하, 실시례 1의 상보형 트랜지스터에서, 예를 들면, 제1 트랜지스터의 제조 방법의 개략을, 도 7A, 도 7B 및 도 7C를 참조하여 설명한다.
[공정-100]
즉, 주지의 방법에 의거하여 실리콘 반도체 기판(20)에 소자 분리 영역(21)을 형성한다. 그리고, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역의 표면에, 이온 주입법에 의거하여 제1 도전형(구체적으로는 n형)을 갖는 제1 표면 영역(201)(제1A층(33) 및 제1A 연재층(34))을 형성한다(도 7A 참조).
[공정-110]
다음에, 실리콘 반도체 기판(20)의 표면(또는 실리콘 반도체 기판(20)의 표면 및 소자 분리 영역(21)의 위)에 제1 층간 절연막(37)을 형성한다. 그리고, 제1 층간 절연막(37) 및 제1 절연 영역(소자 분리 영역)(211)의 위에, CVD법에 의거하여 WTe2를 형성한 후, 소망하는 형상으로 패터닝함으로써, 제1B층(35) 및 제1B 연재층(36)을 얻을 수 있다(도 7B 참조).
[공정-120]
다음에, 전면에 제1 절연층(31)을 형성한다. 그리고, 제1 절연층(31)상에 제1 제어 전극(30)을 형성한다(도 7C 참조). 그 후, 전면에, SiO2로 이루어지는 층간 절연층(22)을 형성하고, 제1A 연재층(34)의 상방에 위치하는 층간 절연층(22)에 개구부를 형성하고, 개구부를 도전 재료로 매입함으로써, 층간 절연층(22)의 정상면에 걸쳐서, 제1A 전극(38)을 형성할 수 있다. 한편, 제1B 연재층(36)의 상방에 위치하는 층간 절연층(22)에 개구부를 형성하고, 개구부를 도전 재료로 매입함으로써, 층간 절연층(22)의 정상면에 걸쳐서, 제1B 전극(39)을 형성할 수 있다.
제2 트랜지스터(TR2)도, 실질적으로 같은 방법으로 형성할 수 있다. 그리고, 이렇게 하여 도 1에 도시한 상보형 트랜지스터를 얻을 수 있다.
실시례 1의 상보형 트랜지스터에서, 제1A층(33), 제1A 연재층(34), 제2A층(43) 및 제2A 연재층(44)은 기체(20)의 표면 영역에 형성되어 있기 때문에, 상보형 트랜지스터의 활성 영역 등을 구성하는 재료의 종류는 최대, 3종류(구체적으로 예를 들면, 실리콘, WTe2 및 HfTe2)면 좋고, 2차원 재료(2D 재료)는 2종류면 좋아, 상보형 트랜지스터의 활성 영역 등의 구성 재료의 종류 삭감을 도모할 수 있고, 제조 프로세스의 간소화를 도모할 수 있다.
실시례 2
실시례 2는 실시례 1의 변형이다. 실시례 2의 상보형 트랜지스터에서는 제조 도중의 실시례 2의 상보형 트랜지스터의 모식적인 일부 단면도를 도 10에 도시하는 바와 같이,
제1 표면 영역(201)을 구성하는 기체의 부분(구체적으로는 제1A층(53) 및 제1A 연재층(54))과, 제2 표면 영역(202)을 구성하는 기체의 부분(구체적으로는 제2A층(63) 및 제2A 연재층(64))은 다른 재료로 구성되고,
제1B층(35) 및 제1B 연재층(36)과, 제2B층(45) 및 제2B 연재층(46)은 같은 재료로 구성되어 있다(도 1도 참조). 즉, 실시례 2의 상보형 트랜지스터는 1종류의 2차원 재료(2D 재료), 1종류의 반도체층 및 1종류의 반도체 기판으로 구성될 뿐이어서, 상보형 트랜지스터의 활성 영역 등의 구성 재료(특히, 2차원 재료)의 종류의 더한층의 삭감을 도모할 수 있고, 제조 프로세스의 더한층의 간소화를 도모할 수 있다.
그리고, 제1 표면 영역(201)을 구성하는 기체의 부분(53, 54)의 가전자대의 값[EC(N)]과, 제1B층(35) 및 제1B 연재층(36)을 구성하는 재료의 전도대의 값[EV(2D)]과의 차는 1eV 이하이고,
제2 표면 영역(202)을 구성하는 기체의 부분(63, 64)의 전도대의 값[V(P)]과, 제2B층(45) 및 제2B 연재층(46)을 구성하는 재료의 가전자대의 값[EC(2D)]과의 차는 1eV 이하이다. 즉,
EV(P)-EC(2D)≤1(eV)
EV(2D)-EC(N)≤1(eV)
를 만족한다.
구체적으로는 실시례 2의 상보형 트랜지스터에서는, 제1 표면 영역(201)을 구성하는 기체의 부분(53, 54)은 실리콘 반도체 기판(20)으로 구성되고,
제2 표면 영역(202)을 구성하는 기체의 부분(63, 64)은 실리콘 반도체 기판(20)에 형성된 반도체층(구체적으로는 게르마늄층)(27A)으로 구성되고,
제1B층(35) 및 제1B 연재층(36) 및 제2B층(45) 및 제2B 연재층(46)은 같은 2차원 재료(구체적으로는 MoTe2)로 구성되어 있다.
이하, 실시례 2의 상보형 트랜지스터의 제조 방법의 개략을, 도 8A, 도 8B, 도 9A, 도 9B, 도 10을 참조하여 설명한다.
[공정-200A]
즉, 주지의 방법에 의거하여 실리콘 반도체 기판(20)에 소자 분리 영역(21)(211, 212)을 형성한다(도 8A 참조). 그리고, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역으로서, 제2 트랜지스터(TR2)를 형성하여야 할 실리콘 반도체 기판(20)의 영역을 에칭하여 오목부(26A)를 형성한다(도 8B 참조).
[공정-210A]
뒤이어, 소망하는 영역을 마스크층(도시 생략)으로 덮고, 에피택셜 성장법에 의거하여 오목부(26A)를 반도체층인 게르마늄(Ge)층(27A)으로 매입한다(도 9A 참조). 또한, 농축법에 의거하여 게르마늄(Ge)층(27A)을 형성하는 경우에는 오목부(26A)의 형성은 불필요하다. 이하의 설명에서도 마찬가지이다.
[공정-220A]
그리고, 제1 트랜지스터(TR1)를 형성하여야 할 실리콘 반도체 기판(20)의 영역에 이온 주입을 시행한다. 이에 의해, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역의 표면에, 제1 도전형(구체적으로는 n형)을 갖는 제1 표면 영역(201)(제1A층(53) 및 제1A 연재층(54))을 형성할 수 있다(도 9B 참조).
또한, 제2 트랜지스터(TR2)를 형성하여야 할 게르마늄층(27A)의 영역에 이온 주입을 시행한다. 이에 의해, 소자 분리 영역(21)에 의해 둘러싸여진 게르마늄층(27A)에, 제2 도전형(구체적으로는 p형)을 갖는 제2 표면 영역(202)(제2A층(63) 및 제2A 연재층(64))을 형성할 수 있다(도 10 참조).
[공정-230A]
그 후, 실시례 1에서 설명한 방법과 같은 방법으로, 단, 제1B층(35) 및 제1B 연재층(36) 및 제2B층(45) 및 제2B 연재층(46)을, MoTe2로 구성함으로써, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 얻을 수 있다. 이렇게 하여 도 1에 도시한 바와 같은 상보형 트랜지스터를 얻을 수 있다.
또한, 실시례 2의 제1 변형례에서는 제조 도중의 실시례 2의 제1 변형례의 상보형 트랜지스터의 모식적인 일부 단면도를 도 13에 도시하는 바와 같이,
제1 표면 영역(201)을 구성하는 기체의 부분(73, 74)은 실리콘 반도체 기판에 형성된 반도체층(구체적으로는 인듐비소(InAs)층)(27B)로 구성되고,
제2 표면 영역(202)을 구성하는 기체의 부분(83, 84)은 실리콘 반도체 기판(20)으로 구성되고,
제1B층(35) 및 제1B 연재층(36) 및 제2B층(45) 및 제2B 연재층(46)은 같은 2차원 재료(구체적으로는 MoS2)로 구성되어 있다(도 1도 참조).
이하, 실시례 2의 제1 변형례의 상보형 트랜지스터의 제조 방법의 개략을, 도 11A, 도 11B, 도 12A, 도 12B, 도 13을 참조하여 설명한다.
[공정-200B]
즉, 주지의 방법에 의거하여 실리콘 반도체 기판(20)에 소자 분리 영역(21)(211, 212)을 형성한다(도 11A 참조). 그리고, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역으로서, 제2 트랜지스터(TR2)를 형성하여야 할 실리콘 반도체 기판(20)의 영역에 이온 주입을 시행한다. 이에 의해, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 표면 영역에, 제2 도전형(구체적으로는 p형)을 갖는 제2 표면 영역(202)(제2A층(83) 및 제2A 연재층(84))을 형성할 수 있다(도 11B 참조).
[공정-210B]
뒤이어, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역으로서, 제1 트랜지스터(TR1)를 형성하여야 할 실리콘 반도체 기판(20)의 영역을 에칭하여 오목부(26B)를 형성한다(도 12A 참조).
[공정-220B]
그 후, 소망하는 영역을 마스크층(도시 생략)으로 덮고, 에피택셜 성장법에 의거하여 오목부(26B)의 저부에, InP로 이루어지는 완충층(28B)을 형성한다(도 12B 참조). 그리고, 또한, 반도체층으로서의 InAs층(27B)을 에피택셜 성장법에 의거하여 형성한 후, 제1 트랜지스터(TR1)를 형성하여야 할 실리콘 반도체 기판(20)의 영역에 이온 주입을 시행한다. 이에 의해, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역의 표면에, 제1 도전형(구체적으로는 n형)을 갖는 제1 표면 영역(201)(제1A층 73 및 제1A 연재층(74))을 형성할 수 있다(도 13 참조).
[공정-230B]
다음에, 실시례 1에서 설명한 방법과 같은 방법으로, 단, 제1B층(35) 및 제1B 연재층(36) 및 제2B층(45) 및 제2B 연재층(46)을, MoS2로 구성함으로써, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 얻을 수 있다. 이렇게 하여 도 1에 도시한 바와 같은 상보형 트랜지스터를 얻을 수 있다.
또한, 실시례 2의 제2 변형례에서는 제조 도중의 실시례 2의 제2 변형례의 상보형 트랜지스터의 모식적인 일부 단면도를 도 15에 도시하는 바와 같이,
제1 표면 영역(201)을 구성하는 기체의 부분(73, 74)은 반도체 기판(20)에 형성된 제1 반도체층(구체적으로는 인듐비소(InAs)층)(27B)로 구성되고,
제2 표면 영역(202)을 구성하는 기체의 부분(63, 64)은 반도체 기판(20)에 형성된 제2 반도체층(구체적으로는 게르마늄층)(27A)으로 구성되고,
제1B층(35) 및 제1B 연재층(36) 및 제2B층(45) 및 제2B 연재층(46)은 같은 2차원 재료(구체적으로는 MoS2)로 구성되어 있다(실시례 1도 참조).
이하, 실시례 2의 제2 변형례의 상보형 트랜지스터의 제조 방법의 개략을, 도 14A, 도 14B, 도 15를 참조하여 설명한다.
[공정-200C]
즉, 실시례 2과 마찬가지로 하여 주지의 방법에 의거하여 실리콘 반도체 기판(20)에 소자 분리 영역(21)(211, 212)을 형성한다. 그리고, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역으로서, 제2 트랜지스터(TR2)를 형성하여야 할 실리콘 반도체 기판(20)의 영역을 에칭하여 오목부(26A)를 형성한다(도 8A, 도 8B 참조). 뒤이어, 소망하는 영역을 마스크층(도시 생략)으로 덮고, 에피택셜 성장법에 의거하여 오목부(26A)를 반도체층인 게르마늄(Ge)층(27A)으로 매입하고(도 9A 참조), 게르마늄층(27A)에 이온 주입을 시행한다. 이에 의해, 소자 분리 영역(21)에 의해 둘러싸여진 게르마늄층(27A)에, 제2 도전형(구체적으로는 p형)을 갖는 제2 표면 영역(202)(제2A층(63) 및 제2A 연재층(64))을 형성할 수 있다(도 14A 참조).
[공정-210C]
뒤이어, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역으로서, 제1 트랜지스터(TR1)를 형성하여야 할 실리콘 반도체 기판(20)의 영역을 에칭하여 오목부(26B)를 형성한다.
[공정-220C]
그 후, 소망하는 영역을 마스크층(도시 생략)으로 덮고, 에피택셜 성장법에 의거하여 오목부(26B)의 저부에, InP로 이루어지는 완충층(28B)을 형성한다(도 14B 참조). 그리고, 또한, 반도체층으로서의 InAs층(27B)을 에피택셜 성장법에 의거하여 형성한 후, 제1 트랜지스터(TR1)를 형성하여야 할 실리콘 반도체 기판(20)의 영역에 이온 주입을 시행한다. 이에 의해, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역의 표면에, 제1 도전형(구체적으로는 n형)을 갖는 제1 표면 영역(201)(제1A층 73 및 제1A 연재층(74))을 형성할 수 있다(도 15 참조).
[공정-230C]
다음에, 실시례 1에서 설명한 방법과 같은 방법으로, 단, 제1B층(35) 및 제1B 연재층(36) 및 제2B층(45) 및 제2B 연재층(46)을, MoS2로 구성함으로써, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 얻을 수 있다. 이렇게 하여 도 1에 도시한 바와 같은 상보형 트랜지스터를 얻을 수 있다.
실시례 3
실시례 3도, 실시례 1의 변형이다. 실시례 3의 상보형 트랜지스터에서는
제1 표면 영역(201)을 구성하는 기체의 부분(53, 54)과, 제2 표면 영역(202)을 구성하는 기체의 부분(63, 64)은 다른 재료로 구성되고,
제1B층(35) 및 제1B 연재층(36)과, 제2B층(45) 및 제2B 연재층(46)은 다른 재료로 구성되어 있다.
구체적으로는 제1 표면 영역(201)을 구성하는 기체의 부분(53, 54)은 실리콘 반도체 기판(20)으로 구성되고,
제2 표면 영역(202)을 구성하는 기체의 부분(63, 64)은 실리콘 반도체 기판(20)에 형성된 게르마늄층(27A)으로 구성되고,
제1B층(35) 및 제1B 연재층(36)은 MoTe2로 구성되고,
제2B층(45) 및 제2B 연재층(46)은 MoS2로 구성되어 있다.
또한, 구체적으로는 제1 표면 영역(201)을 구성하는 기체의 부분(53, 54)은 실리콘 반도체 기판(20)에 형성된 인듐비소층(27B)으로 구성되고,
제2 표면 영역(202)을 구성하는 기체의 부분(63, 64)은 실리콘 반도체 기판(20)으로 구성되고,
제1B층 및 제1B 연재층(제1B 연재 영역)은 MoTe2로 구성되고,
제2B층 및 제2B 연재층(제2B 연재 영역)은 MoS2로 구성되어 있는 형태로 할 수 있다.
또한, 구체적으로는 제1 표면 영역(201)을 구성하는 기체의 부분(53, 54)은 실리콘 반도체 기판(20)에 형성된 인듐비소층(27B)으로 구성되고,
제2 표면 영역(202)을 구성하는 기체의 부분(63, 64)은 실리콘 반도체 기판(20)에 형성된 게르마늄층(27A)으로 구성되고,
제1B층 및 제1B 연재층(제1B 연재 영역)은 MoTe2로 구성되고,
제2B층 및 제2B 연재층(제2B 연재 영역)은 MoS2로 구성되어 있는 형태로 할 수 있다.
실시례 3에서의 제1 표면 영역(201)을 구성하는 기체의 부분(53, 54), 제2 표면 영역(202)을 구성하는 기체의 부분(63, 64)의 형성 방법은 실시례 2에서 설명한 것과 같은 방법으로 할 수 있고, 나아가서는 실시례 1에서 설명한 방법과 같은 방법으로, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 얻을 수 있다. 이렇게 하여 도 1에 도시한 바와 같은 상보형 트랜지스터를 얻을 수 있다.
실시례 4
실시례 4는 본 개시의 제2의 양태에 관한 상보형 트랜지스터에 관한 것이다. 실시례 4의 상보형 트랜지스터에 의해서도, 인버터 회로가 구성된다. 실시례 4의 상보형 트랜지스터의 모식적인 일부 단면도를 도 16에 도시하고, 실시례 4의 상보형 트랜지스터의 동작 상태를 모식적으로 도 17A, 도 17B, 도 18A, 도 18B, 도 19A, 도 19B에 도시하고, 실시례 4의 상보형 트랜지스터에서의 활성 영역과 제어 전극의 위치 관계를 도시하는 개념도를 도 20A, 도 20B 및 도 20C에 도시한다. 또한, 도 17A에는 제1 트랜지스터가 부도통 상태(오프 상태)에 있는 상태를 도시하고, 도 17B에는 제2 트랜지스터가 도통 상태(온 상태)에 있는 상태를 도시하고, 도 18A에는 제1 트랜지스터가 부도통 상태(오프 상태)로부터 도통 상태(온 상태)가 되는 상태를 도시하고, 도 18B에는 제2 트랜지스터가 도통 상태(온 상태)로부터 부도통 상태(오프 상태)가 되는 상태를 도시하고, 도 19A에는 제1 트랜지스터가 도통 상태(온 상태)에 있는 상태를 도시하고, 도 19B에는 제2 트랜지스터가 부도통 상태(오프 상태)에 있는 상태를 도시한다.
실시례 4의 상보형 트랜지스터(110)는, 제1 제어 전극(130),
제1 제어 전극(130)의 하방에 위치하는 제1 활성 영역(132),
제1 제어 전극(130)과 제1 활성 영역(132) 사이에 마련된 제1 절연층(131),
제1 활성 영역(132)의 일단부터 연재되는 제1A 연재 영역(133) 및 제1 활성 영역(132)의 타단부터 연재되는 제1B 연재 영역(135)을 구비한 제1 트랜지스터(TR1) 및 제2 제어 전극(140),
제2 제어 전극(140)의 하방에 위치하는 제2 활성 영역(142),
제2 제어 전극(140)과 제2 활성 영역(142) 사이에 마련된 제2 절연층(141),
제2 활성 영역(142)의 일단부터 연재되는 제2A 연재 영역(143) 및 제2 활성 영역(142)의 타단부터 연재되는 제2B 연재 영역(145)을 구비한 제2 트랜지스터(TR2)로 이루어진다.
그리고, 기체에 마련된 제1 도전형(구체적으로는 실시례 4에서는 n형)을 갖는 제1 표면 영역(1201)은 제1A 연재 영역(133)에 상당하고,
제1B 연재 영역(135)은 제1 도전형과는 다른 제2 도전형으로서의 특성을 가지며(즉, 제2 도전형, 구체적으로는 p형으로서의 거동을 나타내고, 또한, 전자 수용성을 가지며), 기체에 마련된 제1 절연 영역(211)의 위에 마련되어 있고,
제1 활성 영역(132)은 제1 절연 영역(211)의 위에 마련되어 있고,
기체에 마련된 제2 도전형(구체적으로는 실시례 4에서는 p형)을 갖는 제2 표면 영역(1202)은 제2A 연재 영역(143)에 상당하고,
제2B 연재 영역(145)은 제1 도전형으로서의 특성을 가지며(즉, 제1 도전형, 구체적으로는 n형으로서의 거동을 나타내고, 또한, 전자 공여성을 가지며), 기체에 마련된 제2 절연 영역(212)의 위에 마련되어 있고,
제2 활성 영역(142)은 제2 절연 영역(212)의 위에 마련되어 있다.
또한, 실시례 4의 반도체 장치(반도체 디바이스, 반도체 소자)는, 기체가 실리콘 반도체 기판으로 이루어지는 실시례 4의 상보형 트랜지스터 및 실리콘 반도체 기판에 형성된 전계효과 트랜지스터를 구비하고 있다.
제1 트랜지스터(TR1)는 또한, 제1A 연재 영역(133)에 접속된 제1A 전극(138) 및 제1B 연재 영역(135)에 접속된 제1B 전극(139)을 구비하고 있고, 제2 트랜지스터(TR2)는 제2A 연재 영역(143)에 접속된 제2A 전극(148) 및 제2B 연재 영역(145)에 접속된 제2B 전극(149)을 구비하고 있다. 여기서, 제1B 연재 영역(135)은 2차원 재료 또는 그라펜으로 구성되어 있고, 제2B 연재 영역(145)도, 2차원 재료 또는 그라펜으로 구성되어 있다. 구체적으로는 2차원 재료는 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, ZrTe2, HfS2, HfSe2 및 HfTe2로 이루어지는 군에서 선택된 1종류의 2차원 재료로 이루어진다. 기체는 반도체 기판 또는 실리콘(Si), 구체적으로는 실리콘 반도체 기판(20)으로 이루어지고, 제1B 연재 영역(135)은 WTe2(두께는 예를 들면, WTe2 5원자층분)로 구성되어 있고, 제2B 연재 영역(145)은 HfTe2(두께는 예를 들면, HfTe2 5원자층분)로 구성되어 있다. 또한, 제1 절연 영역(211) 및 제2 절연 영역(212)은 실리콘 반도체 기판(20)에 마련된 SiO2로 이루어지는 소자 분리 영역(21)으로 구성되어 있다. 제1 제어 전극(130) 및 제2 제어 전극(140), 제1 절연층(131) 및 제2 절연층(141), 제1A 전극(138) 및 제2A 전극(148), 제1B 전극(139) 및 제2B 전극(149), 층간 절연층(22)은 실시례 1에 설명한 바와 같은 재료로 이루어진다.
실시례 4의 상보형 트랜지스터에서, 제1A 연재 영역(133)과 제1B 연재 영역(135)의 사이에는 제1 경계 영역(137)(제1 활성 영역(132)에 상당한다)이 형성되어 있고, 제2A 연재 영역(143)과 제2B 연재 영역(145)의 사이에는 제2 경계 영역(147)(제2 활성 영역(142)에 상당한다)이 형성되어 있다. 제1 경계 영역(137)(제1 활성 영역(132))은 인트린식한 활성 영역이고, 구체적으로는 두께 3㎚의 WTe2로 이루어진다. 또한, 제2 경계 영역(147)(제2 활성 영역(142))도, 인트린식한 활성 영역이고, 구체적으로는 두께 3㎚의 HfTe2로 이루어지다. 또한, 제1A 연재 영역(133)의 단면과 제1B 연재 영역(135)의 단면이 접하여 있어도 좋고, 제2A 연재 영역(143)의 단면과 제2B 연재 영역(145)의 단면이 접하여 있어도 좋다. 즉, 제1 경계 영역(137)이나 제2 경계 영역(147)을 마련하지 않고, 제1A 연재 영역(133)의 단면과 제1B 연재 영역(135)의 단면과의 접촉부가 제1 활성 영역(132)을 구성하고, 제2A 연재 영역(143)의 단면과 제2B 연재 영역(145)의 단면과의 접촉부가 제2 활성 영역(142)을 구성하는 형태로 할 수도 있다.
실시례 4의 상보형 트랜지스터의 동작은 실시례 1의 상보형 트랜지스터의 동작과 마찬가지로 할 수 있기 때문에, 상세한 설명은 생략한다.
실시례 4의 상보형 트랜지스터에서, 제1 활성 영역(132)(제1 경계 영역(137))과 제1 제어 전극(130)이 겹쳐져 있는데, 제1 활성 영역(132)(제1 경계 영역(137))의 정사영상은 제1 제어 전극(130)의 정사영상에 포함되어 있어도 좋고(도 20A 참조), 제1 제어 전극(130)의 정사영상과 일치하고 있어도 좋고(도 20B 참조), 제1 제어 전극(130)의 정사영상부터 비어져 나와 있어도 좋다(도 20C 참조). 마찬가지로, 중복 영역에서, 제2 활성 영역(142)(제2 경계 영역(147))과 제2 제어 전극(140)이 겹쳐져 있는데, 제2 활성 영역(142)(제2 경계 영역(147))의 정사영상은 제2 제어 전극(140)의 정사영상에 포함되어 있어도 좋고(도 20A 참조), 제2 제어 전극(140)의 정사영상과 일치하고 있어도 좋고(도 20B 참조), 제2 제어 전극(140)의 정사영상부터 비어져 나와 있어도 좋다(도 20C 참조). 또한, 제1 제어 전극(130), 제2 제어 전극(140)에 의해 생성되는 전계가 한층 균일하게 가하여진다는 관점에서는 제1 활성 영역(132) 및 제2 활성 영역(142)의 정사영상이, 제1 제어 전극(130), 제2 제어 전극(140)의 정사영상에 포함되어 있는 것이 바람직하다.
이하, 실시례 4의 상보형 트랜지스터에서, 예를 들면, 제1 트랜지스터의 제조 방법의 개략을, 도 21A, 도 21B 및 도 21C를 참조하여 설명한다.
[공정-400]
즉, 주지의 방법에 의거하여 실리콘 반도체 기판(20)에 소자 분리 영역(21)을 형성한다. 그리고, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역의 표면에, 이온 주입법에 의거하여 제1 도전형(구체적으로는 n형)을 갖는 제1 표면 영역(1201)(제1A 연재 영역(133))을 형성한다(도 21A 참조).
[공정-410]
다음에, 제1 절연 영역(소자 분리 영역)(211)의 정상면을, 약간, 제거한 후, 제1 절연 영역(소자 분리 영역)(211)의 위에, CVD법에 의거하여 WTe2를 형성하고, 뒤이어, 소망하는 형상으로 패터닝함으로써, 제1B 연재 영역(135), 제1 경계 영역(137)이 되는 영역을 얻는다. 그 후, 화학 도핑법에 의거하여 제1B 연재 영역(135)을 형성한다(도 21B 참조). 또한, 화학 도핑법을 실행할 때에는 소망하지 않는 영역이 도핑되는 것을 방지하기 위해 마스크층을 형성하면 좋다.
[공정-420]
다음에, 전면에 제1 절연층(131)을 형성한다. 그리고, 제1 절연층(131)상에 제1 제어 전극(130)을 형성한다(도 21C 참조). 그 후, 전면에 층간 절연층(22)을 형성하고, 제1A 연재 영역(133)의 상방에 위치하는 층간 절연층(22)에 개구부를 형성하고, 개구부를 도전 재료로 매입함으로써, 층간 절연층(22)의 정상면에 걸쳐서, 제1A 전극(138)을 형성할 수 있다. 한편, 제1B 연재 영역(135)의 상방에 위치하는 층간 절연층(22)에 개구부를 형성하고, 개구부를 도전 재료로 매입함으로써, 층간 절연층(22)의 정상면에 걸쳐서, 제1B 전극(139)을 형성할 수 있다.
제2 트랜지스터(TR2)도, 실질적으로 같은 방법으로 형성할 수 있다. 그리고, 이렇게 하여 도 16에 도시한 상보형 트랜지스터를 얻을 수 있다.
실시례 4의 상보형 트랜지스터에서도, 제1A 연재 영역(133), 제2A 연재 영역(143)은 기체의 표면 영역에 형성되어 있기 때문에, 상보형 트랜지스터의 활성 영역 등을 구성하는 재료의 종류는 최대, 3종류면 좋고, 2차원 재료(2D 재료)는 2종류면 좋아, 상보형 트랜지스터의 활성 영역 등의 구성 재료의 종류 삭감을 도모할 수 있다.
실시례 5
실시례 5는 실시례 4의 변형이다. 실시례 5의 상보형 트랜지스터에서는 제조 도중의 실시례 5의 상보형 트랜지스터의 모식적인 일부 단면도를 도 24에 도시하는 바와 같이,
제1A 연재 영역(153)과 제2A 연재 영역(163)은 다른 재료로 구성되고,
제1B 연재 영역(135)과 제2B 연재 영역(145)은 같은 재료로 구성되어 있다. 즉, 실시례 5의 상보형 트랜지스터는 1종류의 2차원 재료(2D 재료), 1종류의 반도체층 및 1종류의 반도체 기판으로 구성될 뿐이어서, 상보형 트랜지스터의 활성 영역 등의 구성 재료(특히, 2차원 재료)의 종류의 더한층의 삭감을 도모할 수 있고, 제조 프로세스의 한층더 간소화를 도모할 수 있다.
그리고, 제1A 연재 영역(153)을 구성하는 재료의 가전자대의 값[EC(N)]과, 제1B 연재 영역(135)을 구성하는 재료의 전도대의 값[EV(2D)]과의 차는 1eV 이하이고,
제2A 연재 영역(135)을 구성하는 재료의 전도대의 값[EV(P)]과, 제2B 연재 영역(145)을 구성하는 재료의 가전자대의 값[EC(2D)]과의 차는 1eV 이하이다. 즉,
EV(P)-EC(2D)≤1(eV)
EV(2D)-EC(N)≤1(eV)
를 만족한다.
구체적으로는,
제1A 연재 영역(153)은 실리콘 반도체 기판(20)으로 구성되고,
제2A 연재 영역(163)은 실리콘 반도체 기판(20)에 형성된 반도체층(구체적으로는 게르마늄층)(127A)으로 구성되고,
제1B 연재 영역(135) 및 제2B 연재 영역(145)은 같은 2차원 재료(구체적으로는 MoTe2)로 구성되어 있다.
이하, 실시례 5의 상보형 트랜지스터의 제조 방법의 개략을, 도 22A, 도 22B, 도 23A, 도 23B, 도 24를 참조하여 설명한다.
[공정-500A]
즉, 주지의 방법에 의거하여 실리콘 반도체 기판(20)에 소자 분리 영역(21)(211, 212)을 형성한다(도 22A 참조). 그리고, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역으로서, 제2 트랜지스터(TR2)를 형성하여야 할 실리콘 반도체 기판(20)의 영역을 에칭하여 오목부(126A)를 형성한다(도 22B 참조).
[공정-510A]
뒤이어, 소망하는 영역을 마스크층(도시 생략)으로 덮고, 에피택셜 성장법에 의거하여 오목부(126A)를 반도체층인 게르마늄(Ge)층(127A)으로 매입한다(도 23A 참조).
[공정-520A]
그리고, 제1 트랜지스터(TR1)를 형성하여야 할 실리콘 반도체 기판(20)의 영역에 이온 주입을 시행한다. 이에 의해, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역의 표면에, 제1 도전형(구체적으로는 n형)을 갖는 제1 표면 영역(1201)(제1A 연재 영역(153))을 형성할 수 있다(도 23B 참조).
또한, 제2 트랜지스터(TR2)를 형성하여야 할 게르마늄층(127A)의 영역에 이온 주입을 시행한다. 이에 의해, 소자 분리 영역(21)에 의해 둘러싸여진 게르마늄층(127A)에, 제2 도전형(구체적으로는 p형)을 갖는 제2 표면 영역(1202)(제2A 연재 영역(163))을 형성할 수 있다(도 24 참조).
[공정-530A]
그 후, 실시례 4에서 설명한 방법과 같은 방법으로, 단, 제1B 연재 영역(135) 및 제2B 연재 영역(145)을, MoTe2로 구성함으로써, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 얻을 수 있다. 이렇게 하여 도 16에 도시한 바와 같은 상보형 트랜지스터를 얻을 수 있다.
또한, 실시례 5의 제1 변형례에서는 제조 도중의 실시례 5의 제1 변형례의 상보형 트랜지스터의 모식적인 일부 단면도를 도 26B에 도시하는 바와 같이,
제1A 연재 영역(173)은 실리콘 반도체 기판(20)에 형성된 반도체층(구체적으로는 인듐비소층)(127B)으로 구성되고,
제2A 연재 영역(183)은 실리콘 반도체 기판(20)으로 구성되고,
제1B 연재 영역(135) 및 제2B 연재 영역(145)은 같은 2차원 재료(구체적으로는 MoS2)으로 구성되어 있다.
이하, 실시례 5의 제1 변형례의 상보형 트랜지스터의 제조 방법의 개략을, 도 25A, 도 25B, 도 26A, 도 26B를 참조하여 설명한다.
[공정-500B]
즉, 주지의 방법에 의거하여 실리콘 반도체 기판(20)에 소자 분리 영역(21)(211, 212)를 형성한다. 그리고, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역으로서, 제2 트랜지스터(TR2)를 형성하여야 할 실리콘 반도체 기판(20)의 영역에 이온 주입을 시행한다. 이에 의해, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 표면 영역에, 제2 도전형(구체적으로는 p형)을 갖는 제2A 연재 영역(183)을 형성할 수 있다(도 25A 참조).
[공정-510B]
뒤이어, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역으로서, 제1 트랜지스터(TR1)를 형성하여야 할 실리콘 반도체 기판(20)의 영역을 에칭하여 오목부(126B)를 형성한다(도 25B 참조).
[공정-520B]
그 후, 소망하는 영역을 마스크층(도시 생략)으로 덮고, 에피택셜 성장법에 의거하여 오목부(126B)의 저부에, InP로 이루어지는 완충층(128B)를 형성한다(도 26A 참조). 그리고, 또한, 반도체층으로서의 InAs층(127B)을 에피택셜 성장법에 의거하여 형성한다. 뒤이어, 제1 트랜지스터(TR1)를 형성하여야 할 실리콘 반도체 기판(20)의 영역에 이온 주입을 시행한다. 이에 의해, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역의 표면에, 제1 도전형(구체적으로는 n형)을 갖는 제1A 연재 영역(173)을 형성할 수 있다(도 26B 참조).
[공정-530B]
그 후, 실시례 4에서 설명한 방법과 같은 방법으로, 단, 제1B 연재 영역(135) 및 제2B 연재 영역(145)을, MoS2로 구성함으로써, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 얻을 수 있다. 이렇게 하여 도 16에 도시한 바와 같은 상보형 트랜지스터를 얻을 수 있다.
또한, 실시례 5의 제2 변형례에서는 제조 도중의 실시례 5의 제2 변형례의 상보형 트랜지스터의 모식적인 일부 단면도를 도 28에 도시하는 바와 같이,
제1A 연재 영역(173)은 반도체 기판(20)에 형성된 제1 반도체층(구체적으로는 인듐비소층)(127B)으로 구성되고,
제2A 연재 영역(163)은 반도체 기판(20)에 형성된 제2 반도체층(구체적으로는 게르마늄층)(127A)으로 구성되고,
제1B 연재 영역(135) 및 제2B 연재 영역(145)은 같은 2차원 재료(구체적으로는 MoS2)으로 구성되어 있다.
이하, 실시례 2의 제2 변형례의 상보형 트랜지스터의 제조 방법의 개략을, 도 27A, 도 27B, 도 28을 참조하여 설명한다.
[공정-500C]
즉, 실시례 5과 마찬가지로 하여 주지의 방법에 의거하여 실리콘 반도체 기판(20)에 소자 분리 영역(21)(211, 212)을 형성한다. 그리고, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역으로서, 제2 트랜지스터(TR2)를 형성하여야 할 실리콘 반도체 기판(20)의 영역을 에칭하여 오목부(126A)를 형성한다(도 22A, 도 22B 참조). 뒤이어, 소망하는 영역을 마스크층(도시 생략)으로 덮고, 에피택셜 성장법에 의거하여 오목부(126A)를 반도체층인 게르마늄(Ge)층(127A)으로 매입한다(도 23A 참조). 그리고, 제2 트랜지스터(TR2)를 형성하여야 할 실리콘 반도체 기판(20)의 영역에 이온 주입을 시행한다. 이에 의해, 소자 분리 영역(21)에 의해 둘러싸여진 게르마늄층(127A)에, 제2A 연재 영역(163)을 형성할 수 있다(도 27A 참조).
[공정-510C]
뒤이어, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역으로서, 제1 트랜지스터(TR1)를 형성하여야 할 실리콘 반도체 기판(20)의 영역을 에칭하여 오목부(126B)를 형성한다.
[공정-520C]
그 후, 소망하는 영역을 마스크층(도시 생략)으로 덮고, 에피택셜 성장법에 의거하여 오목부(126B)의 저부에, InP로 이루어지는 완충층(128B)을 형성한다(도 27B 참조). 그리고, 또한, 반도체층으로서의 InAs층(127B)을 에피택셜 성장법에 의거하여 형성한다. 뒤이어, 제1 트랜지스터(TR1)를 형성하여야 할 실리콘 반도체 기판(20)의 영역에 이온 주입을 시행한다. 이에 의해, 소자 분리 영역(21)에 의해 둘러싸여진 실리콘 반도체 기판(20)의 영역의 표면에, 제1 도전형(구체적으로는 n형)을 갖는 제1A 연재 영역(173)을 형성할 수 있다(도 28 참조).
[공정-530C]
다음에, 실시례 4에서 설명한 방법과 같은 방법으로, 단, 제1B 연재 영역(135) 및 제2B 연재 영역(145)을, MoS2로 구성함으로써, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 얻을 수 있다. 이렇게 하여 도 16에 도시한 바와 같은 상보형 트랜지스터를 얻을 수 있다.
또한, 보다 구체적으로는 제1A 연재 영역(173)은 실리콘 반도체 기판(20)으로 구성되고,
제2A 연재 영역(163)은 실리콘 반도체 기판(20)에 형성된 게르마늄층(127A)으로 구성되고,
제1B 연재 영역(135) 및 제2B 연재 영역(145)은 MoS2로 구성되어 있다.
또한, 보다 구체적으로는 제1A 연재 영역(173)은 실리콘 반도체 기판(20)에 형성된 인듐비소층(127B)으로 구성되고,
제2A 연재 영역(163)은 실리콘 반도체 기판(20)으로 구성되고,
제1B 연재 영역(135) 및 제2B 연재 영역(145)은 MoS2로 구성되어 있다.
실시례 6
실시례 6도, 실시례 4의 변형이다. 실시례 6의 상보형 트랜지스터에서는
제1A 연재 영역과 제2A 연재 영역은 다른 재료로 구성되고,
제1B 연재 영역과 제2B 연재 영역은 다른 재료로 구성되어 있다.
구체적으로는 제1A 연재 영역(153)은 실리콘 반도체 기판(20)으로 구성되고,
제2A 연재 영역(163)은 실리콘 반도체 기판(20)에 형성된 게르마늄층(127A)으로 구성되고,
제1B 연재 영역(135)은 MoTe2로 구성되고,
제2B 연재 영역(145)은 MoS2로 구성되어 있다.
또한, 구체적으로는 제1A 연재 영역(173)은 실리콘 반도체 기판(20)에 형성된 인듐비소층(127B)으로 구성되고,
제2A 연재 영역(163)은 실리콘 반도체 기판(20)으로 구성되고,
제1B 연재 영역(135)은 MoTe2로 구성되고,
제2B 연재 영역(145)은 MoS2로 구성되어 있다.
또한, 구체적으로는 제1A 연재 영역(173)은 실리콘 반도체 기판(20)에 형성된 인듐비소층(127B)으로 구성되고,
제2A 연재 영역(163)은 실리콘 반도체 기판(20)에 형성된 게르마늄층(127A)으로 구성되고,
제1B 연재 영역(135)은 MoTe2로 구성되고,
제2B 연재 영역(145)은 MoS2로 구성되어 있다.
실시례 6에서의 제1A 연재 영역(153, 173), 제2A 연재 영역(163, 183)의 형성 방법은 실시례 5에서 설명한 것과 같은 방법으로 할 수 있고, 나아가서는 실시례 4에서 설명한 방법과 같은 방법으로, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 얻을 수 있다. 이렇게 하여 도 16에 도시한 바와 같은 상보형 트랜지스터를 얻을 수 있다.
실시례 7
실시례 7은 실시례 1∼실시례 6의 변형이고, 실시례 1∼실시례 6에서 설명한 상보형 트랜지스터에 의해 구성되는 논리 회로에 관한 것이다.
실시례 1∼실시례 6의 상보형 트랜지스터에 의거하여 형성되는 NAND 회로의 등가 회로도를 도 29에 도시한다. NAND 회로는 4개의 트랜지스터(TR1, TR2, Tr3, Tr4)로 구성되어 있다. 여기서, 제1의 트랜지스터(TR1) 및 제3의 트랜지스터(Tr3)는 실시례 1∼실시례 6의 상보형 트랜지스터에서의 제2 트랜지스터(TR2)로 구성되어 있다. 또한, 제2의 트랜지스터(TR2) 및 제4의 트랜지스터(Tr4)는 실시례 1∼실시례 6의 상보형 트랜지스터에서의 제1 트랜지스터(TR1)로 구성되어 있다.
실시례 1∼실시례 6의 상보형 트랜지스터에 의거하여 형성되는 NOR 회로의 등가 회로도를 도 30에 도시한다. NOR 회로도 4개의 트랜지스터(TR1, TR2, Tr3, Tr4)로 구성되어 있다. 여기서, 제1의 트랜지스터(TR1) 및 제3의 트랜지스터(Tr3)는 실시례 1∼실시례 6의 상보형 트랜지스터에서의 제2 트랜지스터(TR2)로 구성되어 있다. 또한, 제2의 트랜지스터(TR2) 및 제4의 트랜지스터(Tr4)는 실시례 1∼실시례 6의 상보형 트랜지스터에서의 제1 트랜지스터(TR1)로 구성되어 있다.
실시례 1∼실시례 6의 상보형 트랜지스터에 의거하여 형성되는 8개의 트랜지스터로 구성되는 SRAM 회로의 등가 회로도를 도 31에 도시한다. SRAM 회로는 8개의 트랜지스터(TR1, TR2, Tr3, Tr4, Tr5, Tr6, Tr7, Tr8)로 구성되어 있다. 이 SRAM 회로의 회로 구성, 그 자체는 주지이기 때문에, 상세한 설명은 생략한다. 여기서, 제1의 트랜지스터(TR1) 및 제4의 트랜지스터(Tr4)는 실시례 1∼실시례 6의 상보형 트랜지스터에서의 제2 트랜지스터(TR2)로 구성되어 있다. 또한, 나머지 트랜지스터(TR2, Tr3, Tr5, Tr6, Tr7, Tr8)는 실시례 1∼실시례 6의 상보형 트랜지스터에서의 제1 트랜지스터(TR1)로 구성되어 있다.
이상, 본 개시의 상보형 트랜지스터 및 반도체 장치를 바람직한 실시례에 의거하여 설명하였지만, 본 개시의 상보형 트랜지스터, 반도체 장치의 구성, 구조, 구성 재료, 제조 방법 등은 실시례로 한정되는 것이 아니고, 적절히, 변경할 수 있다. 또한, 실시례에서 설명한 본 개시의 상보형 트랜지스터의 각종 적용례도 예시이고, 다른 회로례에 적용할 수 있음은 말할 필요도 없다. 즉, 각종 회로에서, n채널형 FET를 본 개시의 상보형 트랜지스터에서의 제1 트랜지스터로 치환하면 좋고, p채널형 FET를 본 개시의 상보형 트랜지스터에서의 제2 트랜지스터로 치환하면 좋다.
실시례 1∼실시례 6에서는 기체를, 실리콘 반도체 기판으로 구성하였지만, 도 32, 도 33에 모식적인 일부 단면도를 도시하는 바와 같이 기체(24)를 2차원 재료층(예를 들면, MoS2)로 구성할 수 있다. 이 경우, 기체(24)를, 지지재료(예를 들면, 절연막이 표면에 형성된 실리콘 반도체 기판 등의 기판)(23)의 위에 마련하면 좋다. 기체(24)와 기체(24)의 사이에는 예를 들면, SiO2로 이루어지는 제1 절연 영역(251), 제2 절연 영역(252)을 형성하면 좋다. 또한, 2차원 재료층으로 구성된 기체에서, 제1 절연 영역(251), 제2 절연 영역(252)을 형성하여야 할 부분에, 예를 들면, 이온 주입을 행함으로써, 제1 절연 영역(251), 제2 절연 영역(252)을 형성하여도 좋다. 또한, 도 32는 실시례 1의 상보형 트랜지스터의 변형례를 도시하고, 도 33은 실시례 4의 상보형 트랜지스터의 변형례를 도시한다.
또한, 일방의 트랜지스터를, 도 32, 도 33에 도시한 구조로 하고, 타방의 트랜지스터를 실시례 2∼실시례 3, 실시례 5∼실시례 6에서 설명한 트랜지스터의 구조로 할 수도 있다.
또한, 기체를, 실리콘(Si) 대신에 게르마늄(Ge)으로 구성하고, 제1B층(35)(제1B 연재 영역(135))을 MoS2, WTe2 또는 그라펜으로 구성하고, 제2B층(45)(제2B 연재 영역(145))을 HfTe2로 구성 할 수도 있다.
또한, 모식적인 사시도를 도 34A에 도시하고, 도 34A의 화살표 B-B에 따른 모식적인 일부 단면도를 도 34B에 도시하고, 도 34A의 화살표 C-C에 따른 모식적인 일부 단면도를 도 34C에 도시하는 바와 같이, 실시례 1의 상보형 트랜지스터의 변형례로서, 이른바 Fin형상을 갖는 구조로 할 수도 있다. 또한, 실시례 4의 상보형 트랜지스터의 변형례로서, 이른바 Fin형상을 갖는 구조로 할 수도 있다. 실시례 4의 변형례의, 도 34A의 화살표 B-B에 따른 모식적인 일부 단면도를 도 34D에 도시한다. 또한, 이들의 도면에서는 상보형 트랜지스터를 구성하는 제1 트랜지스터만을 도시하였다. 또한, Fin형상을 갖는 트랜지스터는 실리콘 반도체 기판상에 형성되어 있지만, 실리콘 반도체 기판의 도시는 생략하였다. 도 34A, 도 34B 및 도 34C에서 구성 요소의 참조 번호의 아래 2자릿수는 실시례 1에서 설명한 제1 트랜지스터에서의 구성 요소의 참조 번호의 2자릿수의 숫자와 같다. 또한, 도 34D에서 구성 요소의 참조 번호의 아래 2자릿수는 실시례 4에서 설명한 제1 트랜지스터에서의 구성 요소의 참조 번호의 2자릿수의 숫자와 같다.
또한, 본 개시는 이하와 같은 구성을 취할 수도 있다.
[A01] ≪상보형 트랜지스터 … 제1의 양태≫
제1 제어 전극,
제1 제어 전극의 하방에 위치하고, 제1A층과 제1B층이 적층되어 이루어지는 제1 활성 영역,
제1 제어 전극과 제1 활성 영역의 사이에 마련된 제1 절연층,
제1 활성 영역의 일단부터 연재되고, 제1A층으로 구성된 제1A 연재층 및 제1 활성 영역의 타단부터 연재되고, 제1B층으로 구성된 제1B 연재층을 구비한 제1 트랜지스터 및 제2 제어 전극,
제2 제어 전극의 하방에 위치하고, 제2A층과 제2B층이 적층되어 이루어지는 제2 활성 영역,
제2 제어 전극과 제2 활성 영역의 사이에 마련된 제2 절연층,
제2 활성 영역의 일단부터 연재되고, 제2A층으로 구성된 제2A 연재층 및 제2 활성 영역의 타단부터 연재되고, 제2B층으로 구성된 제2B 연재층을 구비한 제2 트랜지스터로 이루어지는 상보형 트랜지스터로서,
기체에 마련된 제1 도전형을 갖는 제1 표면 영역은 제1A층 및 제1A 연재층에 상당하고,
제1B층은 제1 도전형과는 다른 제2 도전형으로서의 특성을 가지며,
제1B 연재층은 기체에 마련된 제1 절연 영역의 위에 마련되어 있고,
기체에 마련된 제2 도전형을 갖는 제2 표면 영역은 제2A층 및 제2A 연재층에 상당하고,
제2B층은 제1 도전형으로서의 특성을 가지며,
제2B 연재층은 기체에 마련된 제2 절연 영역의 위에 마련되어 있는 상보형 트랜지스터.
[A02] 제1B층은 2차원 재료 또는 그라펜으로 구성되어 있고,
제2B층은 2차원 재료 또는 그라펜으로 구성되어 있는 [A01]에 기재된 복합형 트랜지스터.
[A03] 2차원 재료는 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, ZrTe2, HfS2, HfSe2 및 HfTe2로 이루어지는 군에서 선택된 1종류의 2차원 재료로 이루어지는 [A02]에 기재된 상보형 트랜지스터.
[A04] 기체는 반도체 기판으로 이루어지고,
제1 절연 영역 및 제2 절연 영역은 반도체 기판에 마련된 소자 분리 영역으로 이루어지는 [A01] 내지 [A03]의 어느 한 항에 기재된 상보형 트랜지스터.
[A05] 기체는 2차원 재료층으로 이루어지는 [A01] 내지 [A03]의 어느 한 항에 기재된 상보형 트랜지스터.
[A06] 기체는 실리콘 또는 게르마늄으로 이루어지고,
제1B층은 MoS2, WTe2 또는 그라펜으로 구성되어 있고,
제2B층은 HfTe2로 구성되어 있는 [A01] 내지 [A03]의 어느 한 항에 기재된 상보형 트랜지스터.
[A07] 기체는 MoS2로 이루어지고,
제1B층은 WTe2로 구성되어 있고,
제2B층은 ZrS2, S2 또는 HfSe2로 구성되어 있는 [A01] 내지 [A03]의 어느 한 항에 기재된 상보형 트랜지스터.
[A08] 제1 표면 영역을 구성하는 기체의 부분과, 제2 표면 영역을 구성하는 기체의 부분은 다른 재료로 구성되고,
제1B층 및 제1B 연재층과, 제2B층 및 제2B 연재층은 같은 재료로 구성되어 있는 [A01]에 기재된 복합형 트랜지스터.
[A09] 제1 표면 영역을 구성하는 기체의 부분의 가전자대의 값과, 제1B층 및 제1B 연재층을 구성하는 재료의 전도대의 값과의 차는 1eV 이하이고,
제2 표면 영역을 구성하는 기체의 부분의 전도대의 값과, 제2B층 및 제2B 연재층을 구성하는 재료의 가전자대의 값과의 차는 1eV 이하인 [A08]에 기재된 복합형 트랜지스터.
[A10] 제1 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판으로 구성되고,
제2 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판에 형성된 반도체층으로 구성되고,
제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층은 같은 2차원 재료로 구성되어 있는 [A08] 또는 [A09]에 기재된 복합형 트랜지스터.
[A11] 반도체층은 게르마늄층으로 이루어지고, 제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층은 MoTe2로 이루어지는 [A10]에 기재된 복합형 트랜지스터.
[A12] 제1 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판에 형성된 반도체층으로 구성되고,
제2 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판으로 구성되고,
제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층은 같은 2차원 재료로 구성되어 있는 [A08] 또는 [A09]에 기재된 복합형 트랜지스터.
[A13] 반도체층은 인듐비소층으로 이루어지고, 제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층은 MoS2로 이루어지는 [A12]에 기재된 복합형 트랜지스터.
[A14] 제1 표면 영역을 구성하는 기체의 부분은 반도체 기판에 형성된 제1 반도체층으로 구성되고,
제2 표면 영역을 구성하는 기체의 부분은 반도체 기판에 형성된 제2 반도체층으로 구성되고,
제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층은 같은 2차원 재료로 구성되어 있는 [A08] 또는 [A09]에 기재된 복합형 트랜지스터.
[A15] 제1 반도체층은 인듐비소층으로 이루어지고, 제2 반도체층은 게르마늄층으로 이루어지고, 제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층은 MoS2로 이루어지는 [A14]에 기재된 복합형 트랜지스터.
[A16] 제1 표면 영역을 구성하는 기체의 부분과, 제2 표면 영역을 구성하는 기체의 부분은 다른 재료로 구성되고,
제1B층 및 제1B 연재층과, 제2B층 및 제2B 연재층은 다른 재료로 구성되어 있는 [A01]에 기재된 복합형 트랜지스터.
[A17] 제1 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판으로 구성되고,
제2 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판에 형성된 게르마늄층으로 구성되고,
제1B층 및 제1B 연재층은 MoTe2로 구성되고,
제2B층 및 제2B 연재층은 MoS2로 구성되어 있는 [A16]에 기재된 복합형 트랜지스터.
[A18] 제1 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판에 형성된 인듐비소층으로 구성되고,
제2 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판으로 구성되고,
제1B층 및 제1B 연재층은 MoTe2로 구성되고,
제2B층 및 제2B 연재층은 MoS2로 구성되어 있는 [A16]에 기재된 복합형 트랜지스터.
[A19] 제1 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판에 형성된 인듐비소층으로 구성되고,
제2 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판에 형성된 게르마늄층으로 구성되고,
제1B층 및 제1B 연재층은 MoTe2로 구성되고,
제2B층 및 제2B 연재층은 MoS2로 구성되어 있는 [A16]에 기재된 복합형 트랜지스터.
[A20] 기체의 전도대의 하단의 에너지의 값과 제1B층의 전도대의 하단의 에너지의 값과의 차의 절대치는 제1 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
기체의 가전자대의 상단의 에너지의 값과 제1B층의 가전자대의 상단의 에너지의 값과의 차의 절대치는 제1 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
기체의 전도대의 하단의 에너지의 값과 제2B층의 전도대의 하단의 에너지의 값과의 차의 절대치는 제2 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
기체의 가전자대의 상단의 에너지의 값과 제2B층의 가전자대의 상단의 에너지의 값과의 차의 절대치는 제2 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하인 [A01] 내지 [A19]의 어느 한 항에 기재된 상보형 트랜지스터.
[A21] 제1A층과 제1B층의 사이에는 제1 층간 절연막이 형성되어 있고,
제2A층과 제2B층의 사이에는 제2 층간 절연막이 형성되어 있는 [A01] 내지 [A20]의 어느 한 항에 기재된 상보형 트랜지스터.
[A22] 제1 트랜지스터는 또한, 제1A 연재층에 접속된 제1A 전극 및 제1B 연재층에 접속된 제1B 전극을 구비하고 있고,
제2 트랜지스터는 또한, 제2A 연재층에 접속된 제2A 전극 및 제2B 연재층에 접속된 제2B 전극을 구비하고 있는 [A01] 내지 [A21]의 어느 한 항에 기재된 상보형 트랜지스터.
[B01]
제어 전극,
제어 전극의 하방에 위치하고, 제A층과 제B층이 적층되어 이루어지는 활성 영역,
제어 전극과 활성 영역의 사이에 마련된 절연층,
활성 영역의 일단부터 연재되고, 제A층으로 구성된 제A 연재층 및 활성 영역의 타단부터 연재되고, 제B층으로 구성된 제B 연재층을 구비한 트랜지스터로서,
기체에 마련된 제1 도전형을 갖는 표면 영역은 제 A층 및 제A 연재층에 상당하고,
제B층은 제1 도전형과는 다른 제2 도전형으로서의 특성을 가지며,
제B 연재층은 기체에 마련된 절연 영역의 위에 마련되어 있는 트랜지스터.
[C01] ≪상보형 트랜지스터 … 제2의 양태≫
제1 제어 전극,
제1 제어 전극의 하방에 위치하는 제1 활성 영역,
제1 제어 전극과 제1 활성 영역의 사이에 마련된 제1 절연층,
제1 활성 영역의 일단부터 연재되는 제1A 연재 영역 및 제1 활성 영역의 타단부터 연재되는 제1B 연재 영역을 구비한 제1 트랜지스터 및 제2 제어 전극,
제2 제어 전극의 하방에 위치하는 제2 활성 영역,
제2 제어 전극과 제2 활성 영역의 사이에 마련된 제2 절연층,
제2 활성 영역의 일단부터 연재되는 제2A 연재 영역 및 제2 활성 영역의 타단부터 연재되는 제2B 연재 영역을 구비한 제2 트랜지스터로 이루어지는 상보형 트랜지스터로서,
기체에 마련된 제1 도전형을 갖는 제1 표면 영역은 제1A 연재 영역에 상당하고,
제1B 연재 영역은 제1 도전형과는 다른 제2 도전형으로서의 특성을 가지며, 기체에 마련된 제1 절연 영역의 위에 마련되어 있고,
제1 활성 영역은 제1 절연 영역상에 마련되어 있고,
기체에 마련된 제2 도전형을 갖는 제2 표면 영역은 제2A 연재 영역에 상당하고,
제2B 연재 영역은 제1 도전형으로서의 특성을 가지며, 기체에 마련된 제2 절연 영역의 위에 마련되어 있고,
제2 활성 영역은 제2 절연 영역상에 마련되어 있는 상보형 트랜지스터.
[C02] 제1B 연재 영역은 2차원 재료 또는 그라펜으로 구성되어 있고,
제2B 연재 영역은 2차원 재료 또는 그라펜으로 구성되어 있는 [C01]에 기재된 복합형 트랜지스터.
[C03] 2차원 재료는 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, ZrTe2, HfS2, HfSe2 및 HfTe2로 이루어지는 군에서 선택된 1종류의 2차원 재료로 이루어지는 [C02]에 기재된 상보형 트랜지스터.
[C04] 기체는 반도체 기판으로 이루어지고,
제1 절연 영역 및 제2 절연 영역은 반도체 기판에 마련된 소자 분리 영역으로 이루어지는 [C01] 내지 [C03]의 어느 한 항에 기재된 상보형 트랜지스터.
[C05] 기체는 2차원 재료층으로 이루어지는 [C01] 내지 [C03]의 어느 한 항에 기재된 상보형 트랜지스터.
[C06] 기체는 실리콘 또는 게르마늄으로 이루어지고,
제1B 연재 영역은 MoS2, WTe2 또는 그라펜으로 구성되어 있고,
제2B 연재 영역은 HfTe2로 구성되어 있는 [C01] 내지 [C03]의 어느 한 항에 기재된 상보형 트랜지스터.
[C07] 기체는 MoS2로 이루어지고,
제1B 연재 영역은 WTe2로 구성되어 있고,
제2B 연재 영역은 ZrS2, HfS2 또는 HfSe2로 구성되어 있는 [C01] 내지 [C03]의 어느 한 항에 기재된 상보형 트랜지스터.
[C08] 제1A 연재 영역과 제2A 연재 영역은 다른 재료로 구성되고,
제1B 연재 영역과 제2B 연재 영역은 같은 재료로 구성되어 있는 [C01]에 기재된 복합형 트랜지스터.
[C09] 제1A 연재 영역을 구성하는 재료의 가전자대의 값과, 제1B 연재 영역을 구성하는 재료의 전도대의 값과의 차는 1eV 이하이고,
제2A 연재 영역을 구성하는 재료의 전도대의 값과, 제2B 연재 영역을 구성하는 재료의 가전자대의 값과의 차는 1eV 이하인 [C08]에 기재된 복합형 트랜지스터.
[C10] 제1A 연재 영역은 실리콘 반도체 기판으로 구성되고,
제2A 연재 영역은 실리콘 반도체 기판에 형성된 반도체층으로 구성되고,
제1B 연재 영역 및 제2B 연재 영역은 같은 2차원 재료로 구성되어 있는 [C08] 또는 [C09]에 기재된 복합형 트랜지스터.
[C11] 반도체층은 게르마늄층으로 이루어지고, 제1B 연재 영역 및 제2B 연재 영역은 MoTe2로 이루어지는 [C10]에 기재된 복합형 트랜지스터.
[C12] 제1A 연재 영역은 실리콘 반도체 기판에 형성된 반도체층으로 구성되고,
제2A 연재 영역은 실리콘 반도체 기판으로 구성되고,
제1B 연재 영역 및 제2B 연재 영역은 같은 2차원 재료로 구성되어 있는 [C08] 또는 [C09]에 기재된 복합형 트랜지스터.
[C13] 반도체층은 인듐비소층으로 이루어지고, 제1B 연재 영역 및 제2B 연재 영역은 MoS2로 이루어지는 [C12]에 기재된 복합형 트랜지스터.
[C14] 제1A 연재 영역은 반도체 기판에 형성된 제1 반도체층으로 구성되고,
제2A 연재 영역은 반도체 기판에 형성된 제2 반도체층으로 구성되고,
제1B 연재 영역 및 제2B 연재 영역은 같은 2차원 재료로 구성되어 있는 [C08] 또는 [C09]에 기재된 복합형 트랜지스터.
[C15] 제1 반도체층은 인듐비소층으로 이루어지고, 제2 반도체층은 게르마늄층으로 이루어지고, 제1B 연재 영역 및 제2B 연재 영역은 MoS2로 이루어지는 [C14]에 기재된 복합형 트랜지스터.
[C16] 제1A 연재 영역과 제2A 연재 영역은 다른 재료로 구성되고,
제1B 연재 영역과 제2B 연재 영역은 다른 재료로 구성되어 있는 [C01]에 기재된 복합형 트랜지스터.
[C17] 제1A 연재 영역은 실리콘 반도체 기판으로 구성되고,
제2A 연재 영역은 실리콘 반도체 기판에 형성된 게르마늄층으로 구성되고,
제1B 연재 영역은 MoTe2로 구성되고,
제2B 연재 영역은 MoS2로 구성되어 있는 [C16]에 기재된 복합형 트랜지스터.
[C18] 제1A 연재 영역은 실리콘 반도체 기판에 형성된 인듐비소층으로 구성되고,
제2A 연재 영역은 실리콘 반도체 기판으로 구성되고,
제1B 연재 영역은 MoTe2로 구성되고,
제2B 연재 영역은 MoS2로 구성되어 있는 [C16]에 기재된 복합형 트랜지스터.
[C19] 제1A 연재 영역은 실리콘 반도체 기판에 형성된 인듐비소층으로 구성되고,
제2A 연재 영역은 실리콘 반도체 기판에 형성된 게르마늄층으로 구성되고,
제1B 연재 영역은 MoTe2로 구성되고,
제2B 연재 영역은 MoS2로 구성되어 있는 [C16]에 기재된 복합형 트랜지스터.
[C20] 기체의 전도대의 하단의 에너지의 값과 제1B 연재 영역의 전도대의 하단의 에너지의 값과의 차의 절대치는 제1 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
기체의 가전자대의 상단의 에너지의 값과 제1B 연재 영역의 가전자대의 상단의 에너지의 값과의 차의 절대치는 제1 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
기체의 전도대의 하단의 에너지의 값과 제2B 연재 영역의 전도대의 하단의 에너지의 값과의 차의 절대치는 제2 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
기체의 가전자대의 상단의 에너지의 값과 제2B 연재 영역의 가전자대의 상단의 에너지의 값과의 차의 절대치는 제2 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하인 [C01] 내지 [C19]의 어느 한 항에 기재된 상보형 트랜지스터.
[C21] 제1 트랜지스터는 또한, 제1A 연재 영역에 접속된 제1A 전극 및 제1B 연재 영역에 접속된 제1B 전극을 구비하고 있고,
제2 트랜지스터는 또한, 제2A 연재 영역에 접속된 제2A 전극 및 제2B 연재 영역에 접속된 제2B 전극을 구비하고 있는 [C01] 내지 [C20]의 어느 한 항에 기재된 상보형 트랜지스터.
[D01]
제어 전극,
제어 전극의 하방에 위치하는 활성 영역,
제어 전극과 활성 영역의 사이에 마련된 절연층,
활성 영역의 일단부터 연재되는 제A 연재 영역 및 활성 영역의 타단부터 연재되는 제B 연재 영역을 구비한 트랜지스터로서,
기체에 마련된 제1 도전형을 갖는 표면 영역은 제A 연재 영역에 상당하고,
제B 연재 영역은 제1 도전형과는 다른 제2 도전형으로서의 특성을 가지며, 기체에 마련된 절연 영역의 위에 마련되어 있고,
활성 영역은 절연 영역상에 마련되어 있는 트랜지스터.
[E01] ≪반도체 장치 … 제1의 양태≫
기체가 실리콘 반도체 기판으로 이루어지는 [A01] 내지 [A22]의 어느 한 항에 기재된 상보형 트랜지스터 및 실리콘 반도체 기판에 형성된 전계효과 트랜지스터를 구비한 반도체 장치.
[E02] ≪반도체 장치 … 제2의 양태≫
기체가 실리콘 반도체 기판으로 이루어지는 [C01] 내지 [C21]의 어느 한 항에 기재된 상보형 트랜지스터 및 실리콘 반도체 기판에 형성된 전계효과 트랜지스터를 구비한 반도체 장치.
10, 110 : 상보형 트랜지스터 20 : 기체(실리콘 반도체 기판)
201, 1201 : 제1 표면 영역 202, 1202 : 제2 표면 영역
21 : 소자 분리 영역 211, 251 : 제1 절연 영역
212, 252 : 제2 절연 영역 22 : 층간 절연층
23 : 지지재료 24 : 기체
26A, 26B, 126A, 126B : 오목부 27A, 127A : 반도체층(게르마늄층)
27B, 127B : 반도체층(인듐비소층) 28B, 128B : 완충층
30, 130 : 제1 제어 전극 31, 131 : 제1 절연층
32, 132 : 제1 활성 영역 33, 53, 73 : 제1A층
133, 153, 173 : 제1A 연재 영역 34, 54, 74 : 제1A 연재층
35 : 제1B층 135 : 제1B 연재 영역
36 : 제1B 연재층 37 : 제1 층간 절연막(제1 경계 영역)
137 : 제1 경계 영역 38, 138 : 제1A 전극
39, 139 : 제1B 전극 40, 140 : 제2 제어 전극
41, 141 : 제2 절연층 42, 142 : 제2 활성 영역
43, 63, 83 : 제2A층 143, 163, 183 : 제2A 연재 영역
44, 64, 84 : 제2A 연재층 45 : 제2B층
145 : 제2B 연재 영역 46 : 제2B 연재층
47 : 제2 층간 절연막(제2 경계 영역) 147 : 제2 경계 영역
48, 148 : 제2A 전극 49, 149 : 제2B 전극
53, 54, 73, 74 : 제1 표면 영역을 구성하는 기체의 부분
63, 64, 83, 84 : 제2 표면 영역을 구성하는 기체의 부분
TR1 : 제1 트랜지스터 TR2 : 제2 트랜지스터

Claims (31)

  1. 제1 제어 전극,
    제1 제어 전극의 하방에 위치하고, 제1A층과 제1B층이 적층되어 이루어지는 제1 활성 영역,
    제1 제어 전극과 제1 활성 영역의 사이에 마련된 제1 절연층,
    제1 활성 영역의 일단부터 연재되고, 제1A층으로 구성된 제1A 연재층 및 제1 활성 영역의 타단부터 연재되고, 제1B층으로 구성된 제1B 연재층을 구비한 제1 트랜지스터 및 제2 제어 전극,
    제2 제어 전극의 하방에 위치하고, 제2A층과 제2B층이 적층되어 이루어지는 제2 활성 영역,
    제2 제어 전극과 제2 활성 영역의 사이에 마련된 제2 절연층,
    제2 활성 영역의 일단부터 연재되고, 제2A층으로 구성된 제2A 연재층 및 제2 활성 영역의 타단부터 연재되고, 제2B층으로 구성된 제2B 연재층을 구비한 제2 트랜지스터로 이루어지는 상보형 트랜지스터로서,
    기체에 마련된 제1 도전형을 갖는 제1 표면 영역은 제1A층 및 제1A 연재층에 상당하고,
    제1B층은 제1 도전형과는 다른 제2 도전형으로서의 특성을 가지며,
    제1B 연재층은 기체에 마련된 제1 절연 영역의 위에 마련되어 있고,
    기체에 마련된 제2 도전형을 갖는 제2 표면 영역은 제2A층 및 제2A 연재층에 상당하고,
    제2B층은 제1 도전형으로서의 특성을 가지며,
    제2B 연재층은 기체에 마련된 제2 절연 영역의 위에 마련되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  2. 제1항에 있어서,
    제1B층은 2차원 재료 또는 그라펜으로 구성되어 있고,
    제2B층은 2차원 재료 또는 그라펜으로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  3. 제2항에 있어서,
    2차원 재료는 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, ZrTe2, HfS2, HfSe2 및 HfTe2로 이루어지는 군에서 선택된 1종류의 2차원 재료로 이루어지는 것을 특징으로 하는 상보형 트랜지스터.
  4. 제1항에 있어서,
    기체는 반도체 기판으로 이루어지고,
    제1 절연 영역 및 제2 절연 영역은 반도체 기판에 마련된 소자 분리 영역으로 이루어지는 것을 특징으로 하는 상보형 트랜지스터.
  5. 제1항에 있어서,
    기체는 2차원 재료층으로 이루어지는 것을 특징으로 하는 상보형 트랜지스터.
  6. 제1항에 있어서,
    기체는 실리콘 또는 게르마늄으로 이루어지고,
    제1B층은 MoS2, WTe2 또는 그라펜으로 구성되어 있고,
    제2B층은 HfTe2로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  7. 제1항에 있어서,
    기체는 MoS2로 이루어지고,
    제1B층은 WTe2로 구성되어 있고,
    제2B층은 ZrS2, HfS2 또는 HfSe2로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  8. 제1항에 있어서,
    제1 표면 영역을 구성하는 기체의 부분과, 제2 표면 영역을 구성하는 기체의 부분은 다른 재료로 구성되고,
    제1B층 및 제1B 연재층과, 제2B층 및 제2B 연재층은 같은 재료로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  9. 제8항에 있어서,
    제1 표면 영역을 구성하는 기체의 부분의 가전자대의 값과, 제1B층 및 제1B 연재층을 구성하는 재료의 전도대의 값과의 차는 1eV 이하이고,
    제2 표면 영역을 구성하는 기체의 부분의 전도대의 값과, 제2B층 및 제2B 연재층을 구성하는 재료의 가전자대의 값과의 차는 1eV 이하인 것을 특징으로 하는 상보형 트랜지스터.
  10. 제8항에 있어서,
    제1 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판으로 구성되고,
    제2 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판에 형성된 반도체층으로 구성되고,
    제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층은 같은 2차원 재료로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  11. 제8항에 있어서,
    제1 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판에 형성된 반도체층으로 구성되고,
    제2 표면 영역을 구성하는 기체의 부분은 실리콘 반도체 기판으로 구성되고,
    제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층은 같은 2차원 재료로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  12. 제8항에 있어서,
    제1 표면 영역을 구성하는 기체의 부분은 반도체 기판에 형성된 제1 반도체층으로 구성되고,
    제2 표면 영역을 구성하는 기체의 부분은 반도체 기판에 형성된 제2 반도체층으로 구성되고,
    제1B층 및 제1B 연재층 및 제2B층 및 제2B 연재층은 같은 2차원 재료로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  13. 제1항에 있어서,
    제1 표면 영역을 구성하는 기체의 부분과, 제2 표면 영역을 구성하는 기체의 부분은 다른 재료로 구성되고,
    제1B층 및 제1B 연재층과, 제2B층 및 제2B 연재층은 다른 재료로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  14. 제1항에 있어서,
    기체의 전도대의 하단의 에너지의 값과 제1B층의 전도대의 하단의 에너지의 값과의 차의 절대치는 제1 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
    기체의 가전자대의 상단의 에너지의 값과 제1B층의 가전자대의 상단의 에너지의 값과의 차의 절대치는 제1 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
    기체의 전도대의 하단의 에너지의 값과 제2B층의 전도대의 하단의 에너지의 값과의 차의 절대치는 제2 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
    기체의 가전자대의 상단의 에너지의 값과 제2B층의 가전자대의 상단의 에너지의 값과의 차의 절대치는 제2 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하인 것을 특징으로 하는 상보형 트랜지스터.
  15. 제1항에 있어서,
    제1A층과 제1B층의 사이에는 제1 층간 절연막이 형성되어 있고,
    제2A층과 제2B층의 사이에는 제2 층간 절연막이 형성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  16. 제1 제어 전극,
    제1 제어 전극의 하방에 위치하는 제1 활성 영역,
    제1 제어 전극과 제1 활성 영역의 사이에 마련된 제1 절연층,
    제1 활성 영역의 일단부터 연재되는 제1A 연재 영역 및 제1 활성 영역의 타단부터 연재되는 제1B 연재 영역을 구비한 제1 트랜지스터 및 제2 제어 전극,
    제2 제어 전극의 하방에 위치하는 제2 활성 영역,
    제2 제어 전극과 제2 활성 영역의 사이에 마련된 제2 절연층,
    제2 활성 영역의 일단부터 연재되는 제2A 연재 영역 및 제2 활성 영역의 타단부터 연재되는 제2B 연재 영역을 구비한 제2 트랜지스터로
    이루어지는 상보형 트랜지스터로서,
    기체에 마련된 제1 도전형을 갖는 제1 표면 영역은 제1A 연재 영역에 상당하고,
    제1B 연재 영역은 제1 도전형과는 다른 제2 도전형으로서의 특성을 가지며, 기체에 마련된 제1 절연 영역의 위에 마련되어 있고,
    제1 활성 영역은 제1 절연 영역상에 마련되어 있고,
    기체에 마련된 제2 도전형을 갖는 제2 표면 영역은 제2A 연재 영역에 상당하고,
    제2B 연재 영역은 제1 도전형으로서의 특성을 가지며, 기체에 마련된 제2 절연 영역의 위에 마련되어 있고,
    제2 활성 영역은 제2 절연 영역상에 마련되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  17. 제16항에 있어서,
    제1B 연재 영역은 2차원 재료 또는 그라펜으로 구성되어 있고,
    제2B 연재 영역은 2차원 재료 또는 그라펜으로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  18. 제17항에 있어서,
    2차원 재료는 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, ZrTe2, HfS2, HfSe2 및 HfTe2로 이루어지는 군에서 선택된 1종류의 2차원 재료로 이루어지는 것을 특징으로 하는 상보형 트랜지스터.
  19. 제16항에 있어서,
    기체는 반도체 기판으로 이루어지고,
    제1 절연 영역 및 제2 절연 영역은 반도체 기판에 마련된 소자 분리 영역으로 이루어지는 것을 특징으로 하는 상보형 트랜지스터.
  20. 제16항에 있어서,
    기체는 2차원 재료층으로 이루어지는 것을 특징으로 하는 상보형 트랜지스터.
  21. 제16항에 있어서,
    기체는 실리콘 또는 게르마늄으로 이루어지고,
    제1B 연재 영역은 MoS2, WTe2 또는 그라펜으로 구성되어 있고,
    제2B 연재 영역은 HfTe2로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  22. 제16항에 있어서,
    기체는 MoS2로 이루어지고,
    제1B 연재 영역은 WTe2로 구성되어 있고,
    제2B 연재 영역은 ZrS2, HfS2 또는 HfSe2로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  23. 제16항에 있어서,
    제1A 연재 영역과 제2A 연재 영역은 다른 재료로 구성되고,
    제1B 연재 영역과 제2B 연재 영역은 같은 재료로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  24. 제23항에 있어서,
    제1A 연재 영역을 구성하는 재료의 가전자대의 값과, 제1B 연재 영역을 구성하는 재료의 전도대의 값과의 차는 1eV 이하이고,
    제2A 연재 영역을 구성하는 재료의 전도대의 값과, 제2B 연재 영역을 구성하는 재료의 가전자대의 값과의 차는 1eV 이하인 것을 특징으로 하는 상보형 트랜지스터.
  25. 제23항에 있어서,
    제1A 연재 영역은 실리콘 반도체 기판으로 구성되고,
    제2A 연재 영역은 실리콘 반도체 기판에 형성된 반도체층으로 구성되고,
    제1B 연재 영역 및 제2B 연재 영역은 같은 2차원 재료로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  26. 제23항에 있어서,
    제1A 연재 영역은 실리콘 반도체 기판에 형성된 반도체층으로 구성되고,
    제2A 연재 영역은 실리콘 반도체 기판으로 구성되고,
    제1B 연재 영역 및 제2B 연재 영역은 같은 2차원 재료로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  27. 제23항에 있어서,
    제1A 연재 영역은 반도체 기판에 형성된 제1 반도체층으로 구성되고,
    제2A 연재 영역은 반도체 기판에 형성된 제2 반도체층으로 구성되고,
    제1B 연재 영역 및 제2B 연재 영역은 같은 2차원 재료로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  28. 제16항에 있어서,
    제1A 연재 영역과 제2A 연재 영역은 다른 재료로 구성되고,
    제1B 연재 영역과 제2B 연재 영역은 다른 재료로 구성되어 있는 것을 특징으로 하는 상보형 트랜지스터.
  29. 제16항에 있어서,
    기체의 전도대의 하단의 에너지의 값과 제1B 연재 영역의 전도대의 하단의 에너지의 값과의 차의 절대치는 제1 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
    기체의 가전자대의 상단의 에너지의 값과 제1B 연재 영역의 가전자대의 상단의 에너지의 값과의 차의 절대치는 제1 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
    기체의 전도대의 하단의 에너지의 값과 제2B 연재 영역의 전도대의 하단의 에너지의 값과의 차의 절대치는 제2 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하이고,
    기체의 가전자대의 상단의 에너지의 값과 제2B 연재 영역의 가전자대의 상단의 에너지의 값과의 차의 절대치는 제2 트랜지스터의 구동 전압으로 구동 가능한 에너지 차분 이하인 것을 특징으로 하는 상보형 트랜지스터.
  30. 기체가 실리콘 반도체 기판으로 이루어지는 제1항 내지 제4항, 제6항, 제8항 내지 제15항 중 어느 한 항에 기재된 상보형 트랜지스터 및 실리콘 반도체 기판에 형성된 전계효과 트랜지스터를 구비한 것을 특징으로 하는 반도체 장치.
  31. 기체가 실리콘 반도체 기판으로 이루어지는 제16항 내지 제19항, 제21항, 제23항 내지 제29항 중 어느 한 항에 기재된 상보형 트랜지스터 및 실리콘 반도체 기판에 형성된 전계효과 트랜지스터를 구비한 것을 특징으로 하는 반도체 장치.
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