JP6253034B2 - 半導体素子及びその製造方法、並びに半導体集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 144
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000012535 impurity Substances 0.000 claims description 106
- 230000005669 field effect Effects 0.000 claims description 77
- 230000007704 transition Effects 0.000 claims description 43
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 39
- 230000000052 comparative effect Effects 0.000 description 36
- 238000000034 method Methods 0.000 description 35
- 230000015572 biosynthetic process Effects 0.000 description 30
- 230000004888 barrier function Effects 0.000 description 22
- 239000000758 substrate Substances 0.000 description 20
- 238000000137 annealing Methods 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 13
- 239000000463 material Substances 0.000 description 13
- 230000001133 acceleration Effects 0.000 description 12
- 230000005641 tunneling Effects 0.000 description 12
- 238000005259 measurement Methods 0.000 description 10
- 238000004140 cleaning Methods 0.000 description 9
- 239000000126 substance Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 8
- 238000004088 simulation Methods 0.000 description 8
- 230000004913 activation Effects 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000295 emission spectrum Methods 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004020 luminiscence type Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 230000026683 transduction Effects 0.000 description 2
- 238000010361 transduction Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910005881 NiSi 2 Inorganic materials 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- -1 TaN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000370 acceptor Substances 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 150000002978 peroxides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Description
例えば、ソース領域及びドレイン領域の不純物濃度を極めて高くし、また、これら領域の厚みを薄くすることで、急峻な不純物プロファイルを形成可能とし、トンネル電流を増加させる手法が提案されている(特許文献1参照)。しかしながら、この手法によっても、トンネル電流を実用レベルまで増加させることが困難であるのが実情である。
また、段差を設けた半導体基板を用いて、トンネル現象が起こる領域の面積を大きくすることで、トンネル電流を増加させる手法が提案されている(特許文献2参照)。しかしながら、このような手法では、製造コストが嵩むとともに、大面積化によるゲートのキャパシタ容量増加に伴い、動作が遅くなる問題がある。
また、半導体層の形成材料として直接遷移型の化合物半導体を用いることで、トンネル電流を増加させる手法が提案されている(非特許文献2参照)。しかしながら、このような手法では、既存の設備の多くで製造ができないため、新たな設備投資が必要となり、製造コストが高くなる問題がある。
したがって、簡易かつ低コストに製造でき、大きなトンネル電流が得られ、優れた動作特性を有する半導体素子としては、満足できるものが存在しないというのが現状である。
<1> アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成され、かつ、前記半導体領域及び前記トンネル接合に基づくトンネル電界効果トランジスタの素子構造を有することを特徴とする半導体素子。
<2> 間接遷移型半導体がシリコン、ゲルマニウム及びこれらの混晶のいずれかである前記<1>に記載の半導体素子。
<3> 間接遷移型半導体がシリコンであり、アイソエレクトロニックトラップ形成不純物がAlとNとで形成される前記<2>に記載の半導体素子。
<4> トンネル接合がPN接合で形成される前記<1>から<3>のいずれかに記載の半導体素子。
<5> トンネル接合がショットキー接合で形成される前記<1>から<3>のいずれかに記載の半導体素子。
<6> トンネル接合の全体又は一部を構成するように、アイソエレクトロニックトラップ形成不純物が導入された間接遷移型半導体の半導体領域を形成し、かつ、前記半導体領域及び前記トンネル接合に基づくトンネル電界効果トランジスタの素子構造を形成する工程を含むことを特徴とする半導体素子の製造方法。
<7> 前記<1>から<5>のいずれかに記載の半導体素子を有することを特徴とする半導体集積回路。
本発明の半導体素子は、トンネル接合の全体又は一部を構成する間接遷移型半導体の半導体領域にアイソエレクトロニックトラップ形成不純物が含まれることを特徴とする。
また、本発明の半導体素子の製造方法は、前記トンネル接合の全体又は一部を構成するように、前記アイソエレクトロニックトラップ形成不純物が導入された前記間接遷移型半導体の前記半導体領域を形成する工程を含むことを特徴とする。
これにより、簡易かつ低コストに製造でき、大きなトンネル電流が得られ、優れた動作特性を有する半導体素子が得られる。
このように、不純物準位を介して電子が遷移することで、間接遷移型半導体中であっても直接遷移型半導体のように伝導帯−荷電子帯間の電子遷移確率が増大する。GaPの場合では、この増大現象を利用して、伝導帯中の電子を荷電子帯に遷移させてホールと再結合させ、発光強度を増大させる発光素子として応用される。
本発明の半導体素子では、同源の物理現象である発光現象増大の原理を、トンネル確率増大のために適用する。即ち、前記アイソエレクトロニックトラップ形成不純物を含む前記間接遷移型半導体の前記半導体領域で前記トンネル接合の全体又は一部が構成されることにより、前記トンネル接合に生じるトンネル障壁中に前記アイソエレクトロニックトラップ形成不純物の不純物準位を形成し、前記トンネル障壁中を通過する電子を増大させ、トンネル電流を増大させる。図2は、N型トンネル電界効果トランジスタを例にとり、トンネル電流が増大する様子を模式的に示した図である。前記アイソエレクトロニックトラップが形成された間接遷移型半導体には、前述の不純物準位が形成され、P+領域のソース−チャネル領域間のトンネル障壁間を通過するトンネル電流に加え、前記不純物準位に捕獲された電子の遷移に基づくトンネル電流が生ずる。
このように、本発明の半導体素子では、前記アイソエレクトロニックトラップ形成不純物によるトンネル電流の増大が可能とされる。
中でも、前記間接遷移型半導体がシリコンである場合には、AlとN(III−V族化合物半導体材料)が好ましく、また、ゲルマニウムの場合には、C、Snが好ましい。即ち、これらの材料であれば、既存の製造設備の多くを利用することができ、簡便かつ低コストに前記半導体素子を製造することができる。
前記半導体領域中に導入する前記アイソエレクトロニックトラップ形成不純物の不純物濃度としては、特に制限はないが、1×1016cm−3〜1×1020cm−3が好ましい。前記不純物濃度が1×1016cm−3未満であると、充分な数の電子をトンネルさせることができず、電流が増加しないことがあり、1×1020cm−3を超えると、不純物準位を形成しないことがある。
このように形成されるPN接合では、図3(b)のバンド構造に示すように、P型領域(P+領域)とN型領域とで形成されるPN接合のトンネル障壁中に、前記アイソエレクトロニックトラップ形成不純物による不純物準位が形成され、該不純物準位に捕獲された電子が前記トンネル障壁を通過可能とされる。
このように形成されるショットキー接合では、図4(b)のバンド構造に示すように、前記金属領域と前記半導体領域とで形成されるショットキー接合のトンネル障壁中に、前記アイソエレクトロニックトラップ形成不純物による不純物準位が形成され、該不純物準位に捕獲された電子が前記トンネル障壁を通過可能とされる。
また、ここでは、P型トンネル電界効果トランジスタの構成例を示し、ソース領域2をN型(N+)の半導体領域とし、ドレイン領域3をP型(P+)の半導体領域としている。N型トンネル電界効果トランジスタとして構成する場合には、ソース領域2をP型の半導体領域とし、ドレイン領域3をN型の半導体領域とする。
ソース領域2及びドレイン領域3としては、例えば、前記半導体基板に不純物物質をイオン注入して形成される。前記イオン注入される不純物物質としては、ソース領域2及びドレイン領域3中にキャリアを生じさせる材料であれば特に制限はなく、通常、ボロン(B)、リン(P)、ヒ素(As)等が挙げられる。
前記イオン注入される不純物物質の濃度としては、ゲート電界を印加した際に、前記トンネル障壁の幅を効果的に低減させる観点から、高濃度であることが好ましく、1×1019cm−3〜1×1021cm−3が好ましい。
また、前記イオン注入の方法としては、特に制限はなく、公知のイオン注入法により実施することができ、例えば、二フッ化ホウ素(BF2)ガス、ホスフィン(PH3)ガス、アルシン(AsH3)ガス、固体リン、固体ヒ素等のイオン源を用い、ボロン(B)、リン(P)、ヒ素(As)等の不純物物質を前記半導体基板に打ち込む方法が挙げられる。
また、前記イオン注入後、注入された前記不純物物質を活性化させるため、活性化アニールすることが好ましい。前記活性化アニールの方法としては、特に制限はなく、公知の方法を挙げることができ、例えば、ハロゲンランプを用い、前記半導体基板をランプからの光によって直接加熱する方法等が挙げられる。
前記アイソエレクトロニックトラップ形成不純物としては、前述の通りであり、前記半導体基板がシリコン半導体基板である場合には、AlとNを好適に用いることができる。
また、前記イオン注入後、前記アイソエレクトロニックトラップ形成不純物を活性化させるため、活性化アニールすることが好ましい。前記活性化アニールの方法としては、特に制限はなく、公知の方法を挙げることができ、例えば、ハロゲンランプを用い、前記半導体基板をランプからの光によって直接加熱する方法等が挙げられる。
また、ゲート絶縁膜4の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ALD(Atomic Layer Deposition)法、スパッタリング法、CVD(Chemical Vapor Deposition)法等が挙げられる。
ゲート絶縁膜4上に形成されるゲート電極5の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、TiN、TaN、NiSi等が挙げられる。
また、ゲート電極5の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、スパッタリング法、CVD法が挙げられる。
この際、トンネル電界効果トランジスタ10では、併せて、前記トンネル障壁中に存在する前記アイソエレクトロニックトラップ形成不純物が形成する前記不純物準位を介して前記トンネル障壁を乗り越えるように電子が遷移するため、前記トンネル電流を増大させることができる。
このトンネル電界効果トランジスタ20では、ショットキー接合によるトランジスタの素子構造としている。
このトンネル電界効果トランジスタ20をP型動作させる場合には、チャネルとなる半導体が真性であるときの仕事関数よりも大きい仕事関数を有する金属をソース電極として用いる。また、N型動作させる場合には、チャネルとなる半導体が真性であるときの仕事関数よりも小さい仕事関数を有する金属をソース電極として用いる。
また、ソース電極22及びドレイン電極23の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、スパッタリング法、CVD法が挙げられる。
絶縁基板28としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、SiO2基板等が挙げられる。
なお、チャネル領域21、ゲート絶縁膜24、ゲート電極25及び半導体領域26については、前述のトンネル電界効果トランジスタ10で説明の事項に基づいて構成できるため、説明を省略する。
この際、トンネル電界効果トランジスタ20では、併せて、前記トンネル障壁中に存在する前記アイソエレクトロニックトラップ形成不純物が形成する前記不純物準位を介して前記トンネル障壁を乗り越えるように電子が遷移するため、前記トンネル電流を増大させることができる。
次に、このSOIウエハのチャネル領域101上に保護酸化膜110を厚み5nmで形成する(図7(a)参照)。
次に、電子線リソグラフィーにより、保護酸化膜110上に厚み200nmのレジスト層111aを形成する(図7(b)参照)。
次に、レジスト層111aをマスクとして、5keVの加速エネルギー及び2×1015cm−2のドーズ量で、Asを用いたイオン注入を行い、チャネル領域101にソース領域102を形成する(図7(c)参照)。
次に、酸素アッシング処理により、レジスト層111aを除去し、表面をSPM(Sulfuric Acid Peroxide Mixture)洗浄する(図7(d)参照)。SPM洗浄は、洗浄液として、H2SO4とH2SO4を4:1の割合で混合させたものを用い、120℃の温度で洗浄処理を行う。
次に、レジスト層111bをマスクとして、5keVの加速エネルギー及び2×1015cm−2のドーズ量で、BF2を用いたイオン注入を行い、チャネル領域101にドレイン領域103を形成する(図7(f)参照)。
次に、酸素アッシング処理により、レジスト層111bを除去し、表面をSPM洗浄する(図7(g)参照)。SPM洗浄は、洗浄液として、H2SO4とH2SO4を4:1の割合で混合させたものを用い、120℃の温度で洗浄処理を行う。
次に、N2ガス雰囲気の大気圧下で、1,000℃の温度で1秒間、活性化アニール処理し、ソース領域102及びドレイン領域103中の各不純物物質を活性化させる。
次に、N2ガス雰囲気の大気圧下で、450℃の温度で60時間、活性化アニール処理し、半導体領域106中のアイソエレクトロニックトラップ形成不純物を活性化させる。
次に、SC2洗浄液(HClとH2O2の混合液)を用い、80℃の温度条件下で5分間洗浄する。
次に、ALD法により、250℃の温度条件下でHfO2を堆積させ、半導体領域106上に厚み2.4nmのゲート絶縁膜104を形成する。なお、このゲート絶縁膜104の厚みは、SiO2膜換算膜厚(EOT:Equivalent Oxide Thickness)で1nmである。
次に、スパッタリング法により、ゲート絶縁膜104上にTaN(厚み10nm)とpoly−Si(厚み50nm)とを積層させた積層構造のゲート電極105を厚み60nmで形成する(図7(j)参照)。
次に、マスクを用いたリソグラフィー加工により、ゲート絶縁膜104及びゲート電極105を形状加工する(図7(k)参照)。
以上により、トンネル電界効果トランジスタ100を製造する。
ここで、前記ゲート絶縁膜−前記チャネル領域の界面を基準とした前記ソース領域の形成深さをD1としたとき、前記ソース領域−前記チャネル領域間の前記トンネル接合では、前記形成深さD1よりも浅いD2までの前記トンネル接合で、前記トンネル現象が発生することが多い。
したがって、トンネル電界効果トランジスタ100では、ソース領域102に対する半導体領域106の前記形成深さを、前記ソース領域の形成深さD1よりも浅い位置D2としている(図7(k)参照)。
一方、トンネル電界効果トランジスタ10(図5参照)のように、ソース領域2に対する半導体領域6の前記形成深さをソース領域2の形成深さD1よりも深い位置D3とした場合、前記トンネル現象に寄与しないD2より深い位置における前記トンネル接合で、前記アイソエレクトロニックトラップ形成不純物に基づく、OFF時のリーク電流が余計に生じることとなる。
したがって、前記トンネル電界効果トランジスタにおける前記ゲート絶縁膜−前記チャネル領域の界面を基準とした前記アイソエレクトロニックトラップ形成不純物を含む半導体領域の形成深さは、前記ソース領域の形成深さよりも浅いことが好ましい。
なお、ショットキー接合のトンネル電界効果トランジスタ20(図6参照)では、アイソエレクトロニックトラップ形成不純物を含む半導体領域26の形成深さを、ソース電極22の厚みと同じとしているが、pn接合のトンネル電界効果トランジスタ10,100と同様に、前記ゲート絶縁膜−前記チャネル領域の界面を基準とした前記アイソエレクトロニックトラップ形成不純物を含む半導体領域の形成深さは、前記ソース電極の厚みによる深さよりも浅いことが好ましい。
本発明の半導体集積回路は、本発明の前記半導体素子を有することを特徴とする。
前記半導体素子を集積化する方法としては、特に制限はなく、目的に応じて適宜選択することができ、公知の方法を適宜採用することができる。
図7(k)に示すトンネル電界効果トランジスタ100の構成に準拠して、シミュレーションに係る実施例1のトンネル電界効果トランジスタを想定した。このトンネル電界効果トランジスタでは、チャネル領域101を形成するSOI層の厚みを45nmとし、ゲート絶縁膜104を厚み0.7nmのSiN層上に、厚み2.0nmのHfO2層を配して形成し、ゲート電極105として、仕事関数が4.7eVの金属の層を厚み60nmで形成し、BOX層としてのSiO2絶縁層の厚みを145nmで形成することを想定している。
また、N型のソース領域102は、5keVの加速エネルギー及び2×1015cm−2のドーズ量で、Asを用いたイオン注入を行った場合の不純物分布を有し、P型のドレイン領域は、5keVの加速エネルギー及び2×1015cm−2のドーズ量で、BF2を用いたイオン注入を行った場合の不純物分布を有することを想定している。
また、アイソエレクトロニックトラップ形成不純物を含む半導体領域106は、Alを15keVの加速エネルギー及びドーズ量5×1013cm−2でイオン注入するとともに、Nを15keVの加速エネルギー及びドーズ量5×1013cm−2でイオン注入して形成することを想定している。
実施例1のトンネル電界効果トランジスタと比較するための比較例1のトンネルトランジスタとしては、アイソエレクトロニックトラップ形成不純物を含む半導体領域106を形成しないこと以外は、実施例1のトンネル電界効果トランジスタと同じ構成としたものを想定する。
即ち、前記遷移確率は、発光強度に比例することから、前記発光強度を測定することによって、前記シミュレーションに用いる前記遷移確率を求めることとした。
また、この遷移確率に関する情報は、前記アイソエレクトロニックトラップ形成不純物を含むSiウエハと、前記比較用Siウエハの前記遷移確率の割合から求めることとした。
ここで、下記参考文献に報告されるように、前記アイソエレクトロニックトラップ形成不純物を含まない状態では、トンネル電流は、TAフォノンを介した遷移により生ずると考えられるため、前記アイソエレクトロニックトラップ形成不純物を含むSiウエハにおけるTAフォノンによる発光及び前記比較用SiウエハにおけるTAフォノンによる間接遷移型の発光と、前記アイソエレクトロニックトラップ形成不純物による発光の比を前記発光測定により求め、この発光強度に関する比から、前記遷移確率の比を求めることとした。
参考文献:Rigorous theory and simulified model of the band-to-band tunneling in silicon A. Schenk, Solid-State Electronics 36, 19-34(1993)
この図8に示すように、前記アイソエレクトロニックトラップ形成不純物を含むSiウエハ(IET formed Si)では、前記比較用Siウエハ(Reference Si)から確認されない発光ピークが確認されることから、この発光は、前記アイソエレクトロニックトラップ形成不純物による発光(IET発光)と考えられる。また、前記アイソエレクトロニックトラップ形成不純物を含むSiウエハ(IET formed Si)及び前記比較用Siウエハ(Reference Si)のそれぞれから確認される発光ピークは、TAフォノンによる発光(TA発光)と考えられる。
ここで、図8に示すそれぞれの発光ピークのピーク面積は、前記比較用Siウエハ(Reference Si)のピーク面積と、前記アイソエレクトロニックトラップ形成不純物を含むSiウエハ(IET formed Si)のピーク面積とで1:27の割合であり、前記アイソエレクトロニックトラップ形成不純物を含むSiウエハでは、前記比較用Siウエハに対して、27倍の遷移確率を有すると見積もることができる。
この図9に示すように、実施例1のトンネル電界効果トランジスタ(with IET)では、比較例1のトンネル電界トランジスタ(reference)よりも、大きなトンネル電流が得られることが分かる。
更に、前記アイソエレクトロニックトラップ形成不純物によるトンネル電流の増大を実証するため、以下のように実施例2に係るトンネルダイオードを作製した。
先ず、LOCOS(Local Oxidation of Silicon)素子分離にてデバイス領域が確定され、素子領域に厚み10nmのSiO2の熱酸化保護膜が形成されたSi基板を用意した。なお、このSi基板のSi層は、P型半導体層として、P型不純物が2×1018cm−3の濃度でドープされている。
次いで、前記Si基板の前記素子領域に形成された前記保護膜を1%濃度の希フッ酸(DHF)で10分間薬液処理することで除去した。
次いで、前記薬液処理により露出した前記Si層表面に残る残留酸素を除去するため、水素雰囲気下、800℃で1時間の水素アニール処理を行った。
次いで、前記水素アニール処理後の前記Si基板に対して、500℃の温度条件下でSiH3ガスを用いたCVDを行い、Siのエピタキシャル成長層を厚み30nmで形成した。また、同時に、このエピタキシャル成長層の形成中にPH3ガスを流すことで不純物の導入を行い、リンが2×1020cm−3の不純物濃度でドープされた状態の前記エピタキシャル成長層からなるN型半導体層を形成した。
次いで、前記N型半導体層上からAlを15keVの加速エネルギー及びドーズ量5×1013cm−2でイオン注入し、その後、Nを15keVの加速エネルギー及びドーズ量5×1013cm−2でイオン注入して、前記P型半導体層と前記N型半導体層の界面を跨ぐように、前記アイソエレクトロニックトラップ形成不純物としてのAlとNを導入した。
次いで、この不純物の不純物準位を形成するため、窒素雰囲気下、450℃、60時間の低温アニールを行った。
次いで、前記N型半導体層上にスパッタリング法によりAlの表面電極層を厚み200nmで形成した。
次いで、前記保護膜上に体積させた前記N型半導体層及び前記表面電極層に対し、フォトリソグラフィ及びRIE(Reactive Ion Etching)による選択的エッチング処理を行って除去し、前記P型半導体層の前記デバイス領域上に前記N型半導体層及び前記表面電極層が形成されるように加工を行った。
最後に、前記Si基板の前記表面電極層が形成される側と反対側の面上にスパッタリング法によりAlの裏面電極層を厚み200nmで形成し、実施例2に係るトンネルダイオードを作製した。
また、実施例2に係るトンネルダイオードとのダイオード特性を比較するため、前記アイソエレクトロニックトラップ形成不純物を導入せず、また、前記低温アニールを行わなかったこと以外は、実施例2に係るトンネルダイオードを作製方法と同様にして、比較例2に係るトンネルダイオードを作製した。
図10に示すように、比較例2に係るトンネルダイオードのI−V特性(図中のcontrol)では、トンネル現象により、逆方向電圧を加えた場合でも電流(トンネル電流)が流れることが確認される。このトンネル電流に関し、実施例2に係るトンネルダイオードのI−V特性(図中、IET formed)では、前記逆方向電圧での比較において、比較例2に係るトンネルダイオードの前記トンネル電流よりも、約2桁分値が大きい前記トンネル電流が確認される。
このことは、前記アイソエレクトロニックトラップ形成不純物の導入により、前記トンネル電流を増大させることができることを示している。
したがって、本発明の前記半導体素子においては、前記アイソエレクトロニックトラップ形成不純物を導入することにより、大きな前記トンネル電流を得ることができる。
なお、図10中、比較的大きな順方向電圧を加えたときに、比較例2に係るトンネルダイオードの方が大きな電流値を示しているが、これは、実施例2に係るトンネルダイオードでは、前記アイソエレクトロニックトラップ形成不純物のイオン注入時の注入欠陥により、キャリアの不純物濃度が低下し、抵抗値が増加したためである。
また、前記I−V特性の測定、更に前記シミュレーション試験に関する前記発光強度の測定は、10Kの温度条件下で行っているが、前記欠陥を有する場合、室温等の温度条件下で測定を行うと、前記注入欠陥の影響に基づく、前記トンネル電流の増大が生じるため、前記アイソエレクトロニックトラップ形成不純物の影響のみに注目する観点から、前記影響を受けない十分に低い温度で測定を行ったものに係り、本発明の前記半導体装置は、室温等の温度条件下で用いることができる。
また、前記実施例2に係るトンネルダイオードでは、比較のために前記注入欠陥の影響を排除しなかったが、前記注入欠陥は、適切な温度でのアニール処理等を行うことで、その影響を容易に排除することができる。
更に、トンネル電界効果トランジスタについて、先のシミュレーション結果を補足し、前記アイソエレクトロニックトラップ形成不純物によるトンネル電流の増大を実証するため、実施例3に係るトンネル電界効果トランジスタを作製し、その効果の検証を行った。
ここで、実施例3に係るトンネル電界効果トランジスタは、先に説明したP型のトンネル電界効果トランジスタ100と同様に作製し(図7(a)〜(k)参照)、ドレイン電極及びソース電極の配設により、ソース領域102をドレイン領域とし、ドレイン領域103をソース領域として作動させるN型動作のトンネル電界効果トランジスタとして素子構成した。
また、実施例3に係るトンネル電界効果トランジスタとのトランジスタ特性を比較するため、前記アイソエレクトロニックトラップ形成不純物を含む半導体領域106の形成工程(図7(h)参照)を省き、また、その後の半導体領域106に対する前記活性化アニールを行わなかったこと以外は、実施例3に係るトンネル電界効果トランジスタと同様にして、比較例3に係るトンネル電界効果トランジスタを作製した。
ドレイン電圧−ドレイン電流特性は、ゲート電圧(Vg)を2.0Vから2.5Vまで0.1Vずつ変更して合計6回測定して行っているが、図11に示すように、いずれの場合においても実施例3に係るトンネル電界効果トランジスタの方が、比較例3に係るトンネル電界効果トランジスタよりも高いドレイン電流を得ることができており、その差は、およそ11倍にも達していた。
また、実施例3及び比較例3に係るトンネル電界効果トランジスタのゲート電圧−ドレイン電流特性を測定した結果を図12に示す。なお、この測定は、ドレイン電圧(Vd)を1.0Vとして行ったものである。
この図12に示すように、ゲート電圧が正の方向に大きくなるにつれ、実施例3に係るトンネル電界効果トランジスタのドレイン電流の値が、比較例3に係るトンネル電界効果トランジスタのドレイン電流の値よりも漸次高い値を示すように推移し、その差は、最大で10倍を超えるものであった。
これら図11,12に示す各測定結果から、実施例3及び比較例3に係るトンネル電界効果トランジスタでは、トンネル現象によりドレイン電流(トンネル電流)が流れることが確認されるとともに、その大きさは、前記アイソエレクトロニックトラップ形成不純物の導入により増大させることができることが確認された。
2,102 ソース領域
3,103 ドレイン領域
4,24,104 ゲート絶縁膜
5,25,105 ゲート電極
6,26,106,T1,T2 アイソエレクトロニックトラップ形成不純物を含む半導体領域
10,20,100 トンネル電界効果トランジスタ
22 ソース電極
23 ドレイン電極
28 絶縁基板
107 ハンドル用Si層
108 SiO2絶縁層
110 保護酸化膜
111a,111b レジスト層
Claims (7)
- アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成され、かつ、前記半導体領域及び前記トンネル接合に基づくトンネル電界効果トランジスタの素子構造を有することを特徴とする半導体素子。
- 間接遷移型半導体がシリコン、ゲルマニウム及びこれらの混晶のいずれかである請求項1に記載の半導体素子。
- 間接遷移型半導体がシリコンであり、アイソエレクトロニックトラップ形成不純物がAlとNとで形成される請求項2に記載の半導体素子。
- トンネル接合がPN接合で形成される請求項1から3のいずれかに記載の半導体素子。
- トンネル接合がショットキー接合で形成される請求項1から3のいずれかに記載の半導体素子。
- トンネル接合の全体又は一部を構成するように、アイソエレクトロニックトラップ形成不純物が導入された間接遷移型半導体の半導体領域を形成し、かつ、前記半導体領域及び前記トンネル接合に基づくトンネル電界効果トランジスタの素子構造を形成する工程を含むことを特徴とする半導体素子の製造方法。
- 請求項1から5のいずれかに記載の半導体素子を有することを特徴とする半導体集積回路。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013182662 | 2013-09-04 | ||
JP2013182662 | 2013-09-04 | ||
JP2013234748 | 2013-11-13 | ||
JP2013234748 | 2013-11-13 | ||
PCT/JP2014/070053 WO2015033706A1 (ja) | 2013-09-04 | 2014-07-30 | 半導体素子及びその製造方法、並びに半導体集積回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017120312A Division JP2017191947A (ja) | 2013-09-04 | 2017-06-20 | 半導体素子及びその製造方法、並びに半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2015033706A1 JPWO2015033706A1 (ja) | 2017-03-02 |
JP6253034B2 true JP6253034B2 (ja) | 2017-12-27 |
Family
ID=52628191
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015535383A Active JP6253034B2 (ja) | 2013-09-04 | 2014-07-30 | 半導体素子及びその製造方法、並びに半導体集積回路 |
JP2017120312A Pending JP2017191947A (ja) | 2013-09-04 | 2017-06-20 | 半導体素子及びその製造方法、並びに半導体集積回路 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017120312A Pending JP2017191947A (ja) | 2013-09-04 | 2017-06-20 | 半導体素子及びその製造方法、並びに半導体集積回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9711597B2 (ja) |
EP (1) | EP3032587B1 (ja) |
JP (2) | JP6253034B2 (ja) |
KR (1) | KR101824048B1 (ja) |
CN (1) | CN105518864B (ja) |
WO (1) | WO2015033706A1 (ja) |
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---|---|---|---|---|
WO2022209589A1 (ja) | 2021-04-02 | 2022-10-06 | 国立研究開発法人産業技術総合研究所 | 半導体素子、半導体集積回路及び半導体素子の製造方法 |
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JP6570115B2 (ja) * | 2015-07-24 | 2019-09-04 | 国立研究開発法人産業技術総合研究所 | 単電子トランジスタ及びその製造方法並びに集積回路 |
KR102446671B1 (ko) * | 2016-01-08 | 2022-09-23 | 삼성전자주식회사 | 비대칭 활성 영역을 포함하는 반도체 소자 및 그의 형성 방법 |
JP6863366B2 (ja) * | 2016-03-30 | 2021-04-21 | ソニーグループ株式会社 | 光電変換素子および光電変換装置 |
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-
2014
- 2014-07-30 CN CN201480049098.8A patent/CN105518864B/zh active Active
- 2014-07-30 US US14/915,546 patent/US9711597B2/en active Active
- 2014-07-30 EP EP14842700.8A patent/EP3032587B1/en active Active
- 2014-07-30 JP JP2015535383A patent/JP6253034B2/ja active Active
- 2014-07-30 WO PCT/JP2014/070053 patent/WO2015033706A1/ja active Application Filing
- 2014-07-30 KR KR1020167008297A patent/KR101824048B1/ko active IP Right Grant
-
2017
- 2017-06-20 JP JP2017120312A patent/JP2017191947A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022209589A1 (ja) | 2021-04-02 | 2022-10-06 | 国立研究開発法人産業技術総合研究所 | 半導体素子、半導体集積回路及び半導体素子の製造方法 |
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Also Published As
Publication number | Publication date |
---|---|
CN105518864A (zh) | 2016-04-20 |
CN105518864B (zh) | 2019-05-07 |
JP2017191947A (ja) | 2017-10-19 |
KR20160052608A (ko) | 2016-05-12 |
EP3032587A1 (en) | 2016-06-15 |
US9711597B2 (en) | 2017-07-18 |
JPWO2015033706A1 (ja) | 2017-03-02 |
US20160211325A1 (en) | 2016-07-21 |
KR101824048B1 (ko) | 2018-01-31 |
EP3032587B1 (en) | 2020-10-28 |
EP3032587A4 (en) | 2017-03-22 |
WO2015033706A1 (ja) | 2015-03-12 |
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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