JP4488870B2 - 半導体素子と半導体装置 - Google Patents
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Description
図1は、本発明の第1の実施形態に係わるシリコントンネル効果素子の概略構成を示す断面図である。
図7及び図8は、本発明の第2の実施形態に係わるトンネル効果素子の概略構成を説明するためのもので、図7は平面図、図8は図7の矢視A−A’断面図である。なお、図中の41はシリコン層(第1の半導体領域)、42はゲート絶縁膜、43はゲート電極、44はソース電極、45はドレイン電極、46はn+ 領域(第2の半導体領域)、47はp+ 領域(第3の半導体領域)、51は素子分離用絶縁膜、52は層間絶縁膜、53は配線を示している。
図9は、本発明の第3の実施形態に係わるダブルゲート型トンネル効果素子の概略構成を示す断面図である。図示しない半導体基板上に、第1、第2及び第3の半導体領域61,66,67とソース電極64及びドレイン電極65が形成されている。そして、第1、第2及び第3半導体領域上下にゲート絶縁膜を介して第1及び第2ゲート電極63,69が形成されている。
図10は、本発明の第4の実施形態に係わるSRAMセルを示す等価回路図である。このSRAMセルは、例えば第1の実施形態のトンネル効果素子71及び負荷素子72から成る記憶信号蓄積部と、MOSトランジスタ73とにより構成されている。
図12は、本発明の第5の実施形態に係わる、電圧制御発振回路(VCO)を示す等価回路図である。この電圧制御発振回路は、例えば第1の実施形態のトンネル効果素子とRL回路より構成されている。
なお、本発明は上述した各実施形態に限定されるものではない。第2及び第3の半導体領域の不純物濃度や厚さは、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化され、チャネル領域との間にトンネルダイオードが形成される範囲で、適宜変更可能である。別の言い方をすると、第2及び第3の半導体領域の不純物プロファイルの急峻性が4nm/decade以下となる範囲で、適宜変更可能である。また、より具体的には、不純物濃度としては、バンド間トンネリングの発現に必要な1×1019cm-3以上であればよい。さらに、チャネル方向の膜厚としては、トンネル電流が流れる10nm以下であればよい。
12,42…ゲート絶縁膜
13,33,43…ゲート電極
14,34,44,64…ソース電極
15,35,45,65…ドレイン電極
16,36,46,66…n+ ソース領域(第2の半導体領域)
17,37,47,67…p+ ドレイン領域(第3の半導体領域)
22…マスク絶縁膜
23…不純物イオン注入領域
24…シリサイド膜
26…高濃度不純物領域
31,41,61…シリコン層(第1の半導体領域)
38…シリコン基板
39…埋め込み絶縁膜
51…素子分離用絶縁膜
52…層間絶縁膜
53…配線
63…第1のゲート電極
69…第2のゲート電極
71,81…トンネル効果素子
72…負荷素子
73…MOSトランジスタ73
82…電源
83…抵抗(R)
84…インダクタ(L)
Claims (9)
- チャネル領域を構成する第1の半導体領域と、前記第1の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第1の半導体領域の両側に形成され、且つ前記第1の半導体領域の構成半導体と金属との化合物で形成されたソース電極及びドレイン電極と、前記第1の半導体領域と前記ソース電極との間に形成された、前記第1の半導体領域よりも不純物濃度の高いn+ 型の第2の半導体領域と、前記第1の半導体領域と前記ドレイン電極との間に形成された、前記第1の半導体領域よりも不純物濃度の高いp+ 型の第3の半導体領域とを具備し、
前記第2及び第3の半導体領域の前記チャネル領域に接する部分は、前記ゲート電極、ソース電極及びドレイン電極に電圧が印加されていない状態においてチャネル長方向の全体にわたって空乏化され、前記チャネル領域と前記第2及び第3の半導体領域との間にトンネルダイオードが形成されることを特徴とする半導体素子。 - チャネル領域を構成する第1の半導体領域と、前記第1の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第1の半導体領域の両側に形成され、且つ前記第1の半導体領域の構成半導体と金属との化合物で形成されたソース電極及びドレイン電極と、前記第1の半導体領域と前記ソース電極との間に形成された、前記第1の半導体領域よりも不純物濃度の高いn+ 型の第2の半導体領域と、前記第1の半導体領域と前記ドレイン電極との間に形成された、前記第1の半導体領域よりも不純物濃度の高いp+ 型の第3の半導体領域とを具備し、
前記第2及び第3の半導体領域の不純物濃度は1×1019cm-3以上であり、前記第2及び第3の半導体領域の前記チャネル領域に接する部分のチャネル長方向の厚さは10nm以下に形成され、且つ前記不純物濃度で決まる空乏層幅よりも薄く形成されていることを特徴とする半導体素子。 - チャネル領域を構成する第1の半導体領域と、前記第1の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第1の半導体領域の両側に形成され、且つ前記第1の半導体領域の構成半導体と金属との化合物で形成されたソース電極及びドレイン電極と、前記第1の半導体領域と前記ソース電極との間に形成された、前記第1の半導体領域よりも不純物濃度の高いn+ 型の第2の半導体領域と、前記第1の半導体領域と前記ドレイン電極との間に形成された、前記第1の半導体領域よりも不純物濃度の高いp+ 型の第3の半導体領域とを具備し、
前記第2及び第3の半導体領域の不純物プロファイルの急峻性が4nm/decade以下であることを特徴とする半導体素子。 - 前記第1の半導体領域は、絶縁膜上に形成されたものであることを特徴とする請求項1〜3の何れかに記載の半導体素子。
- 第1乃至第3の半導体領域はシリコンであり、前記ソース電極及びドレイン電極は金属シリサイドであることを特徴とする請求項1〜4の何れかに記載の半導体素子。
- チャネル領域を構成する第1の半導体領域と、前記第1の半導体領域の上下にそれぞれゲート絶縁膜を介して形成された第1及び第2のゲート電極と、前記各ゲート電極に対応して前記第1の半導体領域の両側に形成され、且つ前記第1の半導体領域の構成半導体と金属との化合物で形成されたソース電極及びドレイン電極と、前記第1の半導体領域と前記ソース電極との間に形成された、前記第1の半導体領域よりも不純物濃度の高いn+ 型の第2の半導体領域と、前記第1の半導体領域と前記ドレイン電極との間に形成された、前記第1の半導体領域よりも不純物濃度の高いp+ 型の第3の半導体領域とを具備し、
前記第2及び第3の半導体領域の前記チャネル領域に接する部分は、前記ゲート電極、ソース電極及びドレイン電極に電圧が印加されていない状態においてチャネル長方向の全体にわたって空乏化され、前記チャネル領域と前記第2及び第3の半導体領域との間にトンネルダイオードが形成されることを特徴とする半導体素子。 - 前記第2の半導体領域は、前記ソース電極側からのn型不純物の偏析により形成されたものであり、前記第3の半導体領域は、前記ドレイン電極側からのp型不純物の偏析により形成されたものであることを特徴とする請求項1〜6の何れかに記載の半導体素子。
- 請求項1〜7の何れかに記載の半導体素子と、一端が前記半導体素子のドレイン電極に接続され、他端が電源に接続された負荷素子と、ソースが前記半導体素子のドレイン電極に接続され、ドレインがビット線に接続され、ゲートがワード線に接続されたMOSトランジスタと、を具備してなる記憶信号蓄積部を有することを特徴とする半導体装置。
- 請求項1〜7の何れかに記載の半導体素子と、この半導体素子と電源との間に挿入された、抵抗とインダクタンス素子の直列回路と、を具備してなる電圧制御発振回路を有することを特徴とする半導体装置。
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