CN100557820C - 单栅电极对应一对沟道区的半导体器件和随机存取存储器 - Google Patents

单栅电极对应一对沟道区的半导体器件和随机存取存储器 Download PDF

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Abstract

提供了一种半导体器件和一种利用该半导体器件的随机存取存储器(RAM)，该半导体器件利用了SOI结构的优点，同时控制着主体偏压并具有高的工作电流和低的接触电阻的高性能。该半导体器件包括：在半导体衬底上以成对鳍形成的一对沟道区；对应于所述一对沟道区的栅电极；并行电连接到形成于所述一对鳍的每个上的源极的源极接触插塞；以及并行电连接到所述漏极的漏极接触插塞。该半导体器件还可以包括所述漏极接触插塞上的存储节点，或者位于所述沟道区和栅电极之间的存储节点。

Description

单栅电极对应一对沟道区的半导体器件和随机存取存储器
技术领域
本发明涉及一种半导体器件，尤其涉及一种具有鳍型沟道区的半导体器件和随机存取存储器(RAM)。例如，该半导体器件可以包括鳍型场效应晶体管(FinFET)，该RAM可以包括DRAM、RRAM、FeRAM或NOR型闪速存储器。
背景技术
最近，研究FinFET结构的努力一直在持续，以改善半导体器件的性能。例如，授予David M.Fried等人的标题为“FIN MEMORY CELL ANDMETHOD OF FABRICATION”的美国专利No.6664582披露了一种FinFET和一种鳍存储单元。作为另一个例子，授予Bin Yu等人的题为“ADDITIONALGATE CONTROL FOR A DOUBLE-GATE MOSFET”的美国专利No.6876042披露了一种包括形成于绝缘层上的鳍的FinFET。
FinFET可以使用鳍的上表面和侧表面作为沟道区。因此，FinFET可以具有比平面型晶体管宽的沟道面积，以便提供更强的电流。结果，FinFET可以提供比平面型晶体管更高的性能。
不过，由David M.Fried等人以及Bin Yu等人建议的FinFET是利用SOI衬底制造的，鳍可能会从衬底主体漂浮起来。因此，不可能利用主体偏压控制晶体管的阈值电压，结果，难以控制CMOS晶体管的阈值电压。同时，由于漏极耗尽区是利用典型的体衬底扩展的，因此可能增大结漏电流、关闭电流和结电容。此外，在高度集成的器件中通过短沟道效应降低了阈值电压，且关闭电流可能进一步增大。
FinFET的另一个问题是接触电阻高。例如，David M.Fried等人提出的FinFET包括形成为横过鳍的位线接触。在这种情况下，由于位线接触和狭窄表面的鳍接触，位线接触电阻可能非常高。此外，由于为了形成位线接触鳍可能变成弯曲的结构，因此制造可能产生困难。
根据Bin Yu等人，形成源极和漏极区以连接到鳍，且将它们形成得宽，以确保接触面积。不过，这可能会带来问题，即，鳍间的距离由于源极和漏极区而变得更宽，结果降低了FinFET的集成密度。
发明内容
本发明提供了一种半导体器件，其利用了SOI结构的优点，同时控制着主体偏压并具有高工作电流和低接触电阻的高性能。
本发明还提供了一种利用该半导体器件的随机存取存储器(RAM)。
根据本发明的一方面，提供了一种半导体器件，其包括：半导体衬底；源极和漏极；成对的沟道区；栅电极；源极接触插塞和漏极接触插塞。所述半导体衬底包括主体和至少一对鳍，所述鳍分别从所述主体突出并彼此相对隔开地延伸。所述源极和漏极形成在所述一对鳍的每个中，沿着所述一对鳍延伸的方向彼此隔开。所述一对沟道区分别至少接近所述一对鳍的内侧表面形成在所述源极和所述漏极之间。所述栅电极包括掩埋所述一对沟道区之间的部分的掩埋部分，并与所述半导体衬底绝缘。所述源极接触插塞并行电连接到形成于所述一对鳍的每个上的源极，并与所述主体绝缘。所述漏极接触插塞并行电连接到形成于所述一对鳍的每个上的漏极，并与所述主体绝缘。
根据本发明的另一方面，提供了一种RAM器件，其包括：半导体衬底；成对漏极；源极；成对沟道区；成对栅电极；源极接触插塞；成对漏极接触插塞；以及存储节点。所述半导体衬底包括主体和至少一对鳍，所述鳍分别从所述主体突出并彼此相对隔开地延伸。所述一对漏极形成在所述一对鳍的每个中，沿着所述一对鳍延伸的方向彼此隔开。所述源极形成于所述一对鳍的每个中位于所述一对漏极之间，并与所述一对漏极隔开。所述一对沟道区分别至少接近所述一对鳍的内侧的表面形成在所述源极和所述一对漏极之间。所述一对栅电极分别包括掩埋在分别形成于所述一对鳍上的所述一对沟道区之间的部分的掩埋部分，并与所述半导体衬底绝缘。所述源极接触插塞并行电连接到形成于所述一对鳍的每个上的源极，并与所述主体绝缘。所述一对漏极接触插塞分别形成为并行电连接到形成于所述一对鳍的每个上的所述一对漏极，并与所述主体绝缘。所述存储节点插置在所述一对栅电极的每个的掩埋部分和所述一对沟道区之间，并与所述一对栅电极和所述一对沟道区绝缘。
根据本发明的另一方面，提供了一种RAM器件，其包括：半导体衬底；成对漏极；源极；成对沟道区；成对栅电极；源极接触插塞；成对漏极接触插塞；以及存储节点。所述半导体衬底包括主体和至少一对鳍，所述鳍分别从所述主体突出并彼此相对隔开地延伸。所述一对漏极形成在所述一对鳍的每个中，沿着所述一对鳍延伸的方向彼此隔开。所述源极形成于所述一对鳍的每个中位于所述一对漏极之间，并与所述一对漏极隔开。所述一对沟道区分别接近所述一对鳍的至少内侧的表面形成在所述源极和所述一对漏极之间。所述一对栅电极分别包括掩埋在分别形成于所述一对鳍上的所述一对沟道区之间的部分的掩埋部分，并与所述半导体衬底绝缘。所述源极接触插塞并行电连接到形成于所述一对鳍的每个上的源极，并与所述主体绝缘。所述一对漏极接触插塞分别形成为并行电连接到形成于所述一对鳍的每个上的所述一对漏极，并与所述主体绝缘。所述一对存储节点分别形成于所述一对漏极接触插塞上。
附图说明
通过参考附图详细描述其示范性实施例，本发明的以上和其他特征和优点将变得更加显见，附图中：
图1为透视图，示出了根据本发明实施例的半导体器件；
图2A为平面图，示出了图1的半导体器件；
图2B为截面图，取自图1的半导体器件的线I-I′；
图2C为截面图，取自图1的半导体器件的线II-II′；
图3为透视图，示出了根据本发明实施例的随机存取存储器(RAM)；
图4A为平面图，示出了图3的RAM；
图4B为截面图，取自图3的RAM的线I-I′；
图4C为截面图，取自图3的RAM的线II-II′；
图5为透视图，示出了根据本发明另一实施例的RAM；
图6为平面图，示出了图5的RAM；以及
图7到10为透视图，示出制造根据本发明实施例的半导体器件的方法。
具体实施方式
现在将参考附图更为充分地描述本发明，附图中展示了本发明的优选实施例。不过，本发明可以以许多不同的形式实施，不应被视为受限于此处所述的实施例。相反，提供这些实施例是为了使本公开透彻和完全，并将充分地把本发明的范围传达给本领域的技术人员。在附图中，为了清晰起见夸大了层和区域的厚度。在整个说明书中类似的数字指示类似的元件。
图1为透视图，示出了根据本发明实施例的半导体器件100，图2A为平面图，示出了图1的半导体器件100，图2B为截面图，取自图1的半导体器件100的线I-I′，且图2C为截面图，取自图1的半导体器件100的线II-II′。
参考图1和2A到2C，半导体器件100包括：具有主体102和一对鳍105a、105b的半导体衬底110；插置在一对鳍105a、105b之间的栅电极130；源极接触插塞135和漏极接触插塞140。一对沟道区145a、145b接近相对的一对鳍105a、105b的至少内侧的表面形成。栅电极130与一对沟道区145a、145b可以通过栅极绝缘层125绝缘。栅电极130设置于源极接触插塞135和漏极接触插塞140之间，且可以分别与源极接触插塞135和漏极接触插塞140绝缘。分别在一对鳍105a、105b的部分处，在每一沟道区145a、145b的两端形成源极S和漏极D。
例如，由于利用了形成于鳍105a、105b上的沟道区145a、145b，半导体器件100可以被称为FinFET。不过，半导体器件100不局限于FinFET，而可以是利用FinFET的存储器件。例如，存储器件可以包括诸如DRAM、PRAM、RRAM、FeRAM和NOR型闪速存储器的随机存取存储器。
参考图1，半导体衬底110包括主体102以及一对鳍105a、105b，形成鳍105a和105b使之从主体102突出并彼此隔开。例如，鳍105a、105b可以沿着X1的方向彼此隔开，且可以沿着X2的方向延伸。半导体衬底110可以是体硅、体硅-锗或其上包括硅或硅-锗外延层的复合结构。亦即，鳍105a、105b可以由和主体102相同的材料构成，或者可以是形成于主体102上的外延层。在附图中，展示了一对鳍105a、105b，不过可以沿着X1方向成对地排列多个鳍。
可以在一对鳍105a、105b之间填充在主体102上具有预定高度的隔离层115。亦即，隔离层115覆盖鳍105a、105b的内侧的下部，但是鳍105a、105b的上部可以暴露。鳍105a、105b的外侧可以由掩埋绝缘层120围绕。即使不限于将它们称为什么，掩埋绝缘层120和晶体管及隔离层115可以起到隔离鳍105a、105b的作用。例如，掩埋绝缘层120和隔离层115可以包括具有良好绝缘和填充特性的氧化硅层。
基于X1的方向，可以形成包括掩埋绝缘层120、鳍105a、105b之一以及栅电极130的堆叠结构，即，绝缘体上硅(SOI)结构。不过，该结构与典型的SOI结构不同，在典型的SOI结构中，有源区从主体浮起，事实上鳍105a、105b沿着X3方向与主体102相连。这样一来，将本发明的半导体衬底110的结构称为类SOI结构，稍后将要解释其特征。
参考图2A和2B，一对沟道区145a、145b可以接近一对鳍105a、105b的至少内侧的表面形成在源极S和漏极D之间。例如，沟道区145a、145b可以形成于由隔离层115暴露的鳍105a、105b的内侧的上部上。沟道区145a、145b可以为源极S和漏极D之间的电荷提供导电通路。
由于厚掩埋绝缘层120掩埋在鳍105a、105b的外侧，沟道可以不形成于鳍105a、105b的外侧中。作为另一个例子，沟道区145a、145b可以形成于鳍105a、105b的上表面上，而不是其内侧(参考图4B)。不过，考虑到相对面积，用于电荷的主要导电通路可以是形成于鳍105a、105b的内侧的沟道区145a、145b。
半导体器件100可以使用一对沟道区145a、145b作为电荷的导电通路，它们形成于对应于一个栅电极130的一对鳍105a、105b上。因此，由于沟道区145a、145b可以一起使用，可能增大半导体器件100的工作电流，这样一来其工作速度就也可能提高。因此，半导体器件100可以用于需要高工作电流的存储器，例如，相变存储器(PRAM)或电阻存储器(RRAM)。此外，在半导体器件100用在DRAM中的情况下，DRAM可能会由于工作电流的增大而具备更大的读出余量。
此外，通过调节鳍105a、105b的高度或者被隔离层115暴露的鳍105a、105b的上部的高度，可以调节沟道区145a、145b的面积。因此，可以利用形成于鳍105a、105b上的沟道区145a、145b显著地提高半导体器件100的工作电流，亦即，工作速度。
至少一对源极S和漏极D可以形成于鳍105a、105b上位于沟道区145a、145b的两侧。源极S和漏极D不是按照它们被称为什么分类的，而是按照它们的功能可以反过来指称。更具体地，源极S与漏极D沿着鳍105a、105b延伸的方向彼此隔开。例如，源极S和漏极D可以形成于鳍105a、105b的部分上，亦即，基于X3方向由绝缘层115暴露的部分上。分别形成于鳍105a、105b上的源极S可以彼此相对地设置，同样地，分别形成于鳍105a、105b上的漏极D可以彼此相对地设置。
源极S和漏极D与主体102或鳍105a、105b的其余部分构成二极管结。例如，在源极S和漏极D掺有n型杂质的情况下，鳍105a、105b的其余部分或主体102可以掺有p型杂质。相反的情况也是可能的。
源极接触插塞135电连接形成于一对鳍105a、105b上的源极S。例如，源极接触插塞135可以包括在其中形成有源极S的一对鳍105a、105b之间掩埋的掩埋部分。同样地，漏极接触插塞140电连接形成于一对鳍105a、105b上的漏极D。例如，漏极接触插塞140可以包括在其中形成有漏极D的一对鳍105a、105b之间掩埋的掩埋部分。源极接触插塞135和漏极接触插塞140可以起到向源极S和漏极D提供工作电压或电流的作用。源极接触插塞135和漏极接触插塞140可以由导电材料构成，例如，掺杂的多晶硅、金属薄膜、金属硅化物或其复合层。
源极接触插塞135与源极S以及漏极接触插塞140与漏极D的接触电阻低于常规的接触电阻。这是因为源极接触插塞135和漏极接触插塞140并行连接到鳍105a、105b的两个内侧的部分。随着半导体器件100集成密度增大，比如接触电阻的寄生电阻变得更加严重。因此，根据本发明的源极接触插塞135和漏极接触插塞140减小了高度集成的半导体器件100的寄生电阻，由此有助于改善其工作速度。
栅电极130包括掩埋在沟道区145a、145b之间的掩埋部分。栅电极130可以由多晶硅、金属、金属硅化物或其组合层构成。栅电极130可以共同对应于一对沟道区145a、145b。尽管在附图中栅电极130仅形成于鳍105a、105b之间，还可以形成突出部分以横越鳍105a、105b的上方(图4B的130′)。例如氧化硅层的绝缘层可以进一步插置在栅电极130与源极接触插塞135以及与漏极接触插塞140之间。
栅极绝缘层125分别可以插置在栅电极130和沟道区145a、145b之间。例如，栅极绝缘层125可以由氧化硅层、氮化硅层、或高k介电层或者其组合形成。可以形成栅极绝缘层125使之延伸到鳍105a、105b的上表面(图4B的125′)。
参考图1和2A，当栅电极130的栅极长度W1为1F时，每个鳍105a、105b的宽度W2可以是0.25F，掩埋绝缘层120的宽度(2×W4)可以是1F，且隔离层115的宽度W3可以是0.5F。在半导体器件100与单位单元阵列对准的情况下，掩埋绝缘层120可以由相邻的两个单元各共享一半。这样一来，掩埋绝缘层120可以设置在一个单位单元中，总宽度为1F。在半导体器件100用于存储器件的情况下，一个单位单元基于字线方向(即X1方向)的长度可以是2F，像常规情况那样。
将参考图1和2A到2C解释非易失性存储器件100的工作特性。将开启电压施加到栅电极130。这样一来，沟道区145a、145b被同时开启，以便形成导电通路。此外，将工作电压施加到源极接触插塞135和漏极接触插塞140之间。这样一来，就将工作电压施加到形成于鳍105a、105b上的源极S和漏极D之间，使得电流从漏极D经由沟道区145a、145b流到源极S。亦即，半导体器件可以提供一个FinFET操作。
在半导体器件100工作期间，沟道区145a、145b的耗尽区、形成于鳍105a、105b上的源极S和漏极D可能是有限的。具体而言，由于鳍105a、105b的宽度更薄了，耗尽区可能更为有限。更具体而言，耗尽区可能沿着鳍105a、105b的宽度方向、即X1的方向受到很大限制，而是可能仅仅沿着X3方向形成。不过，随着鳍105a、105b的宽度变得减小了，沿着X3方向形成的耗尽区的影响可能显著的减弱。
因此，即使鳍105a、105b连接到主体102，半导体衬底110也变成了类SOI结构。因此，关闭电流(其可以通过耗尽区的延伸产生)、结漏电流和结电容可能减小。结漏电流的减小能够改进半导体器件100、例如存储器件的读出裕量(sensing margin)，并能够减小功耗。此外，可以抑制短沟道效应，该短沟道效应可能随着半导体器件100集成密度的增大而严重起来。
此外，能够保持通过向主体102施加电压向鳍105a、105b施加主体偏压的优点。这样就能够容易地控制半导体器件100、例如CMOS FinFET的阈值电压。例如，通过控制NMOS FinFET和PMOS FinFET的主体偏压，可以将两个FinFET的阈值电压控制为具有类似值。
半导体器件100可以用于存储器件，例如随机存取存储器(RAM)。图3为透视图，示出了根据本发明实施例的RAM 200，图4A为示出RAM 200的平面图，图4B为截面图，取自RAM 200的线I-I′，而图4C为截面图，取自RAM 200的线II-II′。RAM 200可以使用半导体器件100(图1)。这样一来，RAM 200就可以参考图1、2A到2C的结构。附图中类似的参考数字指示类似的元件或相似的元件。
参考图3和4A到4C，可以如此构造RAM 200，使得一对半导体器件100(图1)排列成阵列，且源极接触插塞135是共享的。RAM 200包括一对漏极接触插塞140上的一对存储节点155。一对栅电极130′可以在一对鳍105a、105b上方延伸，以便形成字线。RAM 200可以使用共享源极S的一对FinFET以及一对存储节点155作为一个单位单元。RAM 200可以包括多个单位单元。
参考图4A和4B，沟道区145a′、145b′可以和半导体器件100(图1)的沟道区145a、145b不同，不同之处在于：沟道区145a′、145b′延伸到鳍105a、105b的顶部。类似地，栅电极130′可以与半导体器件100(图1)的栅电极130不同，不同之处在于：栅电极130′延伸在鳍105a、105b的上方。具体而言，栅电极130′可以包括掩埋部分126和突出部分128。类似地，栅极绝缘层125′可以与半导体器件100(图1)的栅极绝缘层125不同，不同之处在于：栅极绝缘层125′在鳍105a、105b上方延伸。
参考图3和4C，可以利用缓冲插塞142将存储节点155分别连接到漏极接触插塞140。缓冲插塞142和漏极接触插塞140可以一体地形成，而不用分开。存储节点155可以包括介电材料、可变电阻材料、相变材料或铁电材料。例如，就DRAM而论，存储节点155可以是一种被导电层包围的介电材料的结构，即，电容器结构。作为另一个例子，对PRAM而言存储节点155可以是相变材料，对于RRAM可以是可变电阻材料，而对于FeRAM可以是铁电材料。
每个栅电极130′的栅极长度W1为1F，两个栅电极130′的分隔距离W5可以是2F。类似地，其间设置有漏极接触插塞140的两个栅电极130′之间的距离也可以是2F。不过，漏极接触插塞140向外的分隔距离没有图示。这样一来，沿着X2方向，即沿着位线方向，形成一个单位单元的RAM 200可以具有8F的总长度。这样一来，RAM 200可以像典型的存储单位单元那样，具有标准的2F×8F的标准单位单元面积，即16F2的面积。当然，RAM 200可以具有减小的12F2的单位单元面积。这样一来，RAM 200可以利用典型的布局排列容易地形成。
图5为透视图，示出了根据本发明另一实施例的RAM 300，而图6为示出RAM 300的平面图。RAM 300可以与根据本发明实施例的RAM 200不同，不同在于存储节点160的放置。此外，对RAM 300的结构的描述可能会参考图1到4。
参考图5和6，存储节点160可以插置在栅电极130″和栅极绝缘层125′之间的至少一部分中。例如，存储节点160可以插入栅电极130″的掩埋部分126′和栅极绝缘层125′之间。这样一来，存储节点160就可以在隔离层115上垂直地形成。
存储节点160可以包括多晶硅、硅-锗、金属点、硅点或氮化硅层。例如，硅节点160可以是多晶硅、硅-锗、金属点、硅点、或者氮化硅层，其被硅绝缘层围绕。在这种情况下，RAM 300可以是NOR型闪速存储器。存储节点160可以起到电荷储存层或电荷俘获层的作用。
图7到10为透视图，示出了制造根据本发明实施例的半导体器件100的方法。对各组成元件的描述可能会参考图1和图2A到2C。
参考图7，提供半导体衬底110，其包括一对鳍105a、105b，它们由第一沟槽305和第二沟槽310界定并从主体102突出。形成鳍105a、105b可以使用本领域技术人员公知的方法。例如，沟槽305、310可以利用光刻和蚀刻技术形成。
参考图8，形成第一绝缘层120以掩埋第一沟槽305和第二沟槽310。例如，可以通过在半导体衬底110的整个表面上形成氧化硅层以掩埋沟槽305、310，并平面化氧化硅层，从而形成第一绝缘层120。
然后，掩埋于第一沟槽305中的绝缘层120被选择性蚀刻预定深度，由此形成隔离层115。例如，利用光致抗蚀剂图案(未示出)保护掩埋第二沟槽310的第一绝缘层120的部分，并在第一绝缘层120的暴露部分上执行干法蚀刻预定深度，可以形成隔离层115。掩埋第二沟槽310的第一绝缘层120的部分可以是掩埋绝缘层120。
参考图9，在一对鳍105a、105b之间形成栅电极130，并在一对鳍105a、105b和栅电极130之间插置栅极绝缘层125。栅电极130可以通过栅极绝缘层125和隔离层115与半导体衬底110绝缘。例如，可以利用热氧化方法在暴露的鳍105a、105b的内侧上形成氧化物层(未示出)，并可在氧化物层上形成栅电极层(未示出)。然后，构图氧化物层和栅电极层，由此形成栅极绝缘层125和栅电极130。然后，将杂质注入鳍105a、105b的暴露的上表面和内侧中，由此形成源极和漏极(未示出)。
参考图10，在栅电极130的两侧形成源极接触插塞135和漏极接触插塞140以掩埋第一沟槽305(图9)。例如，通过用导电材料掩埋第一沟槽305以与栅电极130隔离开，可以形成源极接触插塞135和漏极接触插塞140。
已经仅仅出于解释本发明的示范性实施例之目的对本发明的特定实施例做出了以上描述。例如，本发明的半导体器件可以包括FinFET和使用其的存储器件。此外，本发明的RAM可以包括NOR型阵列结构，其中单位单元是排列成阵列的。尽管已经参考其示范性实施例特别展示和描述了本发明，本领域的普通技术人员应当理解，在不背离如权利要求所界定的本发明的精神和范围的情况下可以在其中做出多种形式和细节上的变化。

Claims (23)

1.一种半导体器件，包括：
半导体衬底，包括主体和至少一对鳍，所述鳍分别从所述主体突出并彼此相对隔开地延伸；
源极和漏极，形成在所述一对鳍的每个中，沿着所述一对鳍延伸的方向彼此隔开；
成对的沟道区，分别至少接近所述一对鳍的内侧表面形成在所述源极和所述漏极之间；
栅电极，包括掩埋一对沟道区之间的部分的掩埋部分，并与所述半导体衬底绝缘；
源极接触插塞，并行电连接到形成于所述一对鳍的每个上的源极，并与所述主体绝缘；以及
漏极接触插塞，并行电连接到形成于所述一对鳍的每个上的漏极，并与所述主体绝缘。
2.根据权利要求1的半导体器件，其中所述源极接触插塞包括掩埋在形成于所述一对鳍上的源极之间的部分的掩埋部分，且所述漏极接触插塞包括掩埋在形成于所述一对鳍上的漏极之间的部分的掩埋部分。
3.根据权利要求1的半导体器件，其中所述栅电极还包括突出部分，所述突出部分连接到所述掩埋部分并在所述一对鳍上方横越同时与所述鳍绝缘。
4.根据权利要求1的半导体器件，还包括围绕所述一对鳍的外侧的第一绝缘层。
5.根据权利要求4的半导体器件，还包括形成于所述源极接触插塞、所述漏极接触插塞和所述栅电极与所述主体之间的第二绝缘层。
6.根据权利要求1的半导体器件，还包括插置在所述栅电极的所述掩埋部分和一对沟道区之间的存储节点，所述存储节点与所述栅电极和所述一对沟道区绝缘。
7.根据权利要求6的半导体器件，其中所述存储节点形成为包括多晶硅、硅-锗、金属点或氮化硅层。
8.根据权利要求6的半导体器件，其中所述存储节点形成为包括硅点。
9.根据权利要求1的半导体器件，还包括形成于所述漏极接触插塞或所述源极接触插塞上的存储节点。
10.根据权利要求9的半导体器件，其中所述存储节点形成为包括介电材料、可变电阻材料、相变材料或铁电材料。
11.一种随机存取存储器件，包括：
半导体衬底，包括主体和至少一对鳍，所述鳍分别从所述主体突出并彼此相对隔开地延伸；
至少一对漏极，形成在所述一对鳍的每个中，沿着所述一对鳍延伸的方向彼此隔开；
源极，形成于所述一对鳍的每个中在所述一对漏极之间，并与所述一对漏极隔开；
成对的沟道区，分别至少接近所述一对鳍的内侧的表面形成在所述源极和所述一对漏极之间；
成对的栅电极，分别包括掩埋分别形成于所述一对鳍上的一对沟道区之间的部分的掩埋部分，并与所述半导体衬底绝缘；
源极接触插塞，并行电连接到形成于所述一对鳍的每个上的源极，并与所述主体绝缘；
成对的漏极接触插塞，分别形成为并行电连接到形成于所述一对鳍的每个上的所述一对漏极，并与所述主体绝缘；以及
存储节点，插置在一对栅电极中每个的掩埋部分与一对沟道区之间，并与所述一对栅电极和所述一对沟道区绝缘。
12.根据权利要求11的随机存取存储器件，其中所述源极接触插塞包括掩埋在形成于所述一对鳍上的源极之间的部分的掩埋部分，且一对漏极接触插塞包括分别掩埋在形成于所述一对鳍上的一对漏极之间的相应部分的掩埋部分。
13.根据权利要求11的随机存取存储器件，还包括围绕所述一对鳍的外侧的第一绝缘层。
14.根据权利要求13的随机存取存储器件，还包括形成于所述源极接触插塞、所述一对漏极接触插塞和所述一对栅电极与所述主体之间的第二绝缘层。
15.根据权利要求11的随机存取存储器件，其中所述栅电极还包括突出部分，所述突出部分连接到所述掩埋部分并在所述一对鳍上方横越，且与所述鳍绝缘。
16.根据权利要求11的随机存取存储器件，其中所述存储节点形成为包括多晶硅、硅-锗、金属点或氮化硅层。
17.根据权利要求11的随机存取存储器件，其中所述存储节点形成为包括硅点。
18.一种随机存取存储器件，包括：
半导体衬底，包括主体和至少一对鳍，所述鳍分别从所述主体突出并彼此相对隔开地延伸；
至少一对漏极，形成在所述一对鳍的每个中，沿着所述一对鳍延伸的方向彼此隔开；
源极，形成于所述一对鳍的每个中位于所述一对漏极之间，并与所述一对漏极隔开；
成对的沟道区，分别接近所述一对鳍的至少内侧的表面形成在所述源极和所述一对漏极之间；
成对的栅电极，分别包括掩埋分别形成于所述一对鳍上的一对沟道区之间的部分的掩埋部分，并与所述半导体衬底绝缘；
源极接触插塞，形成为并行电连接到形成于所述一对鳍的每个上的源极，并与所述主体绝缘；
成对的漏极接触插塞，分别形成为并行电连接到形成于所述一对鳍的每个上的所述一对漏极，并与所述主体绝缘；以及
成对的存储节点，分别形成于所述一对漏极接触插塞上。
19.根据权利要求18的随机存取存储器件，其中所述源极接触插塞包括掩埋在形成于所述一对鳍上的源极之间的部分的掩埋部分，且所述一对漏极接触插塞包括分别掩埋在形成于所述一对鳍上的所述一对漏极之间的相应部分的掩埋部分。
20.根据权利要求18的随机存取存储器件，还包括围绕所述一对鳍的外侧的第一绝缘层。
21.根据权利要求20的随机存取存储器件，还包括形成于所述源极接触插塞、所述一对漏极接触插塞和所述一对栅电极与所述主体之间的第二绝缘层。
22.根据权利要求18的随机存取存储器件，其中所述栅电极还包括突出部分，所述突出部分连接到所述掩埋部分并在所述一对鳍上方横越，且与所述鳍绝缘。
23.根据权利要求18的随机存取存储器件，其中所述存储节点形成为包括介电材料、可变电阻材料、相变材料或铁电材料。
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