JP6947178B2 - 相補型トランジスタ及び半導体装置 - Google Patents

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Description

本開示は、相補型トランジスタ、及び、係る相補型トランジスタを備えた半導体装置に関する。
従来の電界効果トランジスタから構成されたインバータ回路やＮＡＮＤ回路等を構成するＣＭＯＳ回路においては、ｐチャネル型電界効果トランジスタとｎチャネル型電界効果トランジスタとを並置してレイアウトする。そして、このようなレイアウトを縮小スケーリングすることによって、ゲートの高密度化及び低消費電力化が進められてきた。しかしながら、加工難易度が上がり、製造コストが著しく増加している。
低消費電力デバイスとして次世代デバイスの候補の１つにトンネル電界効果トランジスタ（ＴＦＥＴ）が挙げられる。ここで、ＴＦＥＴの開発においては、遷移金属ダイカルコゲナイド（ＴＭＤＣ：Transition Metal DiChalcogenides）といった２次元材料（２Ｄ材料）が着目を集めている。そして、このようなＴＦＥＴが、例えば、特開２０１５−０９０９８４号公報から周知である。この特許公開公報に開示された半導体素子は、
第１金属カルコゲナイド系物質を含む第１二次元物質と、第１二次元物質の側面に結合しており、第２金属カルコゲナイド系物質を含む第２二次元物質とを具備し、第１二次元物質と第２二次元物質は化学結合している二次元物質要素を含む半導体層、及び、
半導体層の少なくとも一面に位置する少なくとも１層の非半導体層を含む。
特開２０１５−０９０９８４号公報
ところで、ＴＦＥＴから成る相補型トランジスタを想定した場合、ｐチャネル型電界効果トランジスタに対応するＴＦＥＴを構成する２次元材料として２種類の２次元材料、ｎチャネル型電界効果トランジスタに対応するＴＦＥＴを構成する２次元材料として２種類の２次元材料の合計４種類の２次元材料が必要とされるし、４種類の２次元材料に対して電極を構成する材料が最大、４種類、必要とされる。そのため、ＴＦＥＴから構成された相補型トランジスタの製造プロセスが複雑化し、また、製造コストの増加を招くといった問題がある。
従って、本開示の目的は、トランジスタの活性領域等の構成材料の種類削減を図ることができ、また、製造プロセスの簡素化を図り得る構成、構造を有する相補型トランジスタ、及び、係る相補型トランジスタを備えた半導体装置を提供することにある。
上記の目的を達成するための本開示の第１の態様に係る相補型トランジスタは、
第１制御電極、
第１制御電極の下方に位置し、第１Ａ層と第１Ｂ層が積層されて成る第１活性領域、
第１制御電極と第１活性領域との間に設けられた第１絶縁層、
第１活性領域の一端から延在し、第１Ａ層から構成された第１Ａ延在層、及び、
第１活性領域の他端から延在し、第１Ｂ層から構成された第１Ｂ延在層、
を備えた第１トランジスタ、並びに、
第２制御電極、
第２制御電極の下方に位置し、第２Ａ層と第２Ｂ層が積層されて成る第２活性領域、
第２制御電極と第２活性領域との間に設けられた第２絶縁層、
第２活性領域の一端から延在し、第２Ａ層から構成された第２Ａ延在層、及び、
第２活性領域の他端から延在し、第２Ｂ層から構成された第２Ｂ延在層、
を備えた第２トランジスタ、
から成る相補型トランジスタであって、
基体に設けられた第１導電型を有する第１表面領域は、第１Ａ層及び第１Ａ延在層に相当し、
第１Ｂ層は、第１導電型とは異なる第２導電型としての特性を有し、
第１Ｂ延在層は、基体に設けられた第１絶縁領域の上に設けられており、
基体に設けられた第２導電型を有する第２表面領域は、第２Ａ層及び第２Ａ延在層に相当し、
第２Ｂ層は、第１導電型としての特性を有し、
第２Ｂ延在層は、基体に設けられた第２絶縁領域の上に設けられている。
上記の目的を達成するための本開示の第２の態様に係る相補型トランジスタは、
第１制御電極、
第１制御電極の下方に位置する第１活性領域、
第１制御電極と第１活性領域との間に設けられた第１絶縁層、
第１活性領域の一端から延在する第１Ａ延在領域、及び、
第１活性領域の他端から延在する第１Ｂ延在領域、
を備えた第１トランジスタ、並びに、
第２制御電極、
第２制御電極の下方に位置する第２活性領域、
第２制御電極と第２活性領域との間に設けられた第２絶縁層、
第２活性領域の一端から延在する第２Ａ延在領域、及び、
第２活性領域の他端から延在する第２Ｂ延在領域、
を備えた第２トランジスタ、
から成る相補型トランジスタであって、
基体に設けられた第１導電型を有する第１表面領域は、第１Ａ延在領域に相当し、
第１Ｂ延在領域は、第１導電型とは異なる第２導電型としての特性を有し、基体に設けられた第１絶縁領域の上に設けられており、
第１活性領域は、第１絶縁領域上に設けられており、
基体に設けられた第２導電型を有する第２表面領域は、第２Ａ延在領域に相当し、
第２Ｂ延在領域は、第１導電型としての特性を有し、基体に設けられた第２絶縁領域の上に設けられており、
第２活性領域は、第２絶縁領域上に設けられている。
上記の目的を達成するための本開示の第１の態様に係る半導体装置は、基体がシリコン半導体基板から成る本開示の第１の態様に係る相補型トランジスタ、及び、シリコン半導体基板に形成された電界効果トランジスタを備えている。また、上記の目的を達成するための本開示の第２の態様に係る半導体装置は、基体がシリコン半導体基板から成る本開示の第２の態様に係る相補型トランジスタ、及び、シリコン半導体基板に形成された電界効果トランジスタを備えている。
本開示の第１の態様に係る相補型トランジスタ、あるいは、本開示の第１の態様に係る半導体装置を構成する本開示の第１の態様に係る相補型トランジスタにあっては、第１Ａ層、第１Ａ延在層、第２Ａ層及び第２Ａ延在層が基体の表面領域に形成されているので、相補型トランジスタの活性領域等を構成する材料の種類は、最大、３種類でよく、相補型トランジスタの活性領域等の構成材料の種類削減を図ることができるし、製造プロセスの簡素化を図ることができる。また、本開示の第２の態様に係る相補型トランジスタ、あるいは、本開示の第２の態様に係る半導体装置を構成する本開示の第２の態様に係る相補型トランジスタにあっても、第１Ａ延在領域、第２Ａ延在領域は基体の表面領域に形成されているので、相補型トランジスタの活性領域等を構成する材料の種類は、最大、３種類でよく、相補型トランジスタの活性領域等の構成材料の種類削減を図ることができる。尚、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また、付加的な効果があってもよい。
図１は、実施例１の相補型トランジスタの模式的な一部断面図である。 図２Ａ及び図２Ｂは、実施例１の相補型トランジスタの動作状態を模式的に示す図である。 図３Ａ及び図３Ｂは、図２Ａ及び図２Ｂに引き続き、実施例１の相補型トランジスタの動作状態を模式的に示す図である。 図４Ａ及び図４Ｂは、図３Ａ及び図３Ｂに引き続き、実施例１の相補型トランジスタの動作状態を模式的に示す図である。 図５は、実施例１の相補型トランジスタによって構成されるインバータ回路の等価回路図である。 図６Ａ、図６Ｂ及び図６Ｃは、実施例１の相補型トランジスタにおける活性領域と制御電極の位置関係を示す概念図である。 図７Ａ、図７Ｂ及び図７Ｃは、実施例１の相補型トランジスタにおける、第１トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図８Ａ及び図８Ｂは、実施例２の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図９Ａ及び図９Ｂは、図８Ｂに引き続き、実施例２の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図１０は、図９Ｂに引き続き、実施例２の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図１１Ａ及び図１１Ｂは、実施例２の第１変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図１２Ａ及び図１２Ｂは、図１１Ｂに引き続き、実施例２の第１変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図１３は、図１２Ｂに引き続き、実施例２の第１変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図１４Ａ及び図１４Ｂは、実施例２の第２変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図１５は、図１４Ｂに引き続き、実施例２の第２変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図１６は、実施例４の相補型トランジスタの模式的な一部断面図である。 図１７Ａ及び図１７Ｂは、実施例４の相補型トランジスタの動作状態を模式的に示す図である。 図１８Ａ及び図１８Ｂは、図１７Ａ及び図１７Ｂに引き続き、実施例４の相補型トランジスタの動作状態を模式的に示す図である。 図１９Ａ及び図１９Ｂは、図１８Ａ及び図１８Ｂに引き続き、実施例４の相補型トランジスタの動作状態を模式的に示す図である。 図２０Ａ、図２０Ｂ及び図２０Ｃは、実施例４の相補型トランジスタにおける活性領域と制御電極の位置関係を示す概念図である。 図２１Ａ、図２１Ｂ及び図２１Ｃは、実施例４の相補型トランジスタにおける、第１トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図２２Ａ及び図２２Ｂは、実施例５の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図２３Ａ及び図２３Ｂは、図２２Ｂに引き続き、実施例５の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図２４は、図２３Ｂに引き続き、実施例５の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図２５Ａ及び図２５Ｂは、実施例５の第１変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図２６Ａ及び図２６Ｂは、図２５Ｂに引き続き、実施例５の第１変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図２７Ａ及び図２７Ｂは、実施例５の第２変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図２８は、図２７Ｂに引き続き、実施例５の第２変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。 図２９は、実施例１〜実施例６の相補型トランジスタに基づき形成されるＮＡＮＤ回路の等価回路図である。 図３０は、実施例１〜実施例６の相補型トランジスタに基づき形成されるＮＯＲ回路の等価回路図である。 図３１は、実施例１〜実施例６の相補型トランジスタに基づき形成される８つのトランジスタから構成されるＳＲＡＭ回路の等価回路図である。 図３２は、実施例１の相補型トランジスタの変形例の模式的な一部断面図である。 図３３は、実施例４の相補型トランジスタの変形例の模式的な一部断面図である。 図３４Ａ、図３４Ｂ及び図３４Ｃは、実施例１の相補型トランジスタの変形例（所謂Ｆｉｎ形状を有する構造）の模式的な斜視図及び一部断面図であり、図３４Ｄは、実施例４の相補型トランジスタの変形例（所謂Ｆｉｎ形状を有する構造）の模式的な一部断面図である。 図３５Ａ、図３５Ｂ、図３５Ｃ及び図３５Ｄは、本開示の相補型トランジスタが導通状態／不導通状態となるときの各活性領域におけるエネルギーバンドの変化を模式的に示す図である。
以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示の第１の態様〜第２の態様に係る相補型トランジスタ及び半導体装置、全般に関する説明
２．実施例１（本開示の第１の態様に係る相補型トランジスタ及び本開示の第１の態様に係る半導体装置）
３．実施例２（実施例１の変形）
４．実施例３（実施例１の別の変形）
５．実施例４（本開示の第２の態様に係る相補型トランジスタ及び本開示の第２の態様に係る半導体装置）
６．実施例５（実施例４の変形）
７．実施例６（実施例４の別の変形）
８．実施例７（本開示の第１の態様〜第２の態様に係る相補型トランジスタの各種適用例）
９．その他
〈本開示の第１の態様〜第２の態様に係る相補型トランジスタ及び半導体装置、全般に関する説明〉
本開示の第１の態様に係る相補型トランジスタ、本開示の第２の態様に係る相補型トランジスタ、本開示の第１の態様に係る半導体装置を構成する本開示の第１の態様に係る相補型トランジスタあるいは本開示の第２の態様に係る半導体装置を構成する本開示の第２の態様に係る相補型トランジスタ（以下、これらの相補型トランジスタを、総称して、『本開示の相補型トランジスタ等』と呼ぶ場合がある）において、
第１Ｂ層（第１Ｂ延在領域）は、２次元材料又はグラフェンから構成されており、
第２Ｂ層（第２Ｂ延在領域）は、２次元材料又はグラフェンから構成されている形態とすることができる。そして、この場合、２次元材料は、ＭｏＳ2、ＭｏＳｅ2、ＭｏＴｅ2、ＷＳ2、ＷＳｅ2、ＷＴｅ2、ＺｒＳ2、ＺｒＳｅ2、ＺｒＴｅ2、ＨｆＳ2、ＨｆＳｅ2及びＨｆＴｅ2から成る群から選択された１種類の２次元材料から成る形態とすることができる。ここで、２次元材料の厚さとして０．６５ｎｍ乃至６．５ｎｍ、好ましくは、０．６５ｎｍ乃至２．６ｎｍを例示することができるが、これらの値に限定するものではない。
以上に説明した各種好ましい形態を含む本開示の相補型トランジスタ等において、基体は半導体基板から成り、第１絶縁領域及び第２絶縁領域は、半導体基板に設けられた素子分離領域から成る構成とすることができる。あるいは又、基体は２次元材料層から成る構成とすることができる。基体を２次元材料層から成る構成とする場合、基体を、支持材料（例えば、絶縁膜が表面に形成されたシリコン半導体基板等の基板）上に設ければよい。
あるいは又、以上に説明した各種好ましい形態を含む本開示の相補型トランジスタ等において、基体はシリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）から成り、第１Ｂ層（第１Ｂ延在領域）はＭｏＳ2、ＷＴｅ2又はグラフェンから構成されており、第２Ｂ層（第２Ｂ延在領域）はＨｆＴｅ2から構成されている構成とすることができる。あるいは又、基体はＭｏＳ2から成り、第１Ｂ層（第１Ｂ延在領域）はＷＴｅ2から構成されており、第２Ｂ層（第２Ｂ延在領域）はＺｒＳ2、ＨｆＳ2又はＨｆＳｅ2から構成されている構成とすることができる。
あるいは又、本開示の第１の態様に係る相補型トランジスタ、本開示の第２の態様に係る相補型トランジスタ、本開示の第１の態様に係る半導体装置を構成する本開示の第１の態様に係る相補型トランジスタあるいは本開示の第２の態様に係る半導体装置を構成する本開示の第２の態様に係る相補型トランジスタ（本開示の相補型トランジスタ等）において、
第１表面領域を構成する基体の部分（第１Ａ延在領域）と、第２表面領域を構成する基体の部分（第２Ａ延在領域）とは、異なる材料から構成され、
第１Ｂ層及び第１Ｂ延在層（第１Ｂ延在領域）と、第２Ｂ層及び第２Ｂ延在層（第２Ｂ延在領域）とは、同じ材料から構成されている形態とすることができる。
そして、この場合、
第１表面領域を構成する基体の部分（第１Ａ延在領域を構成する材料）の価電子帯の値［ＥC（Ｎ）］と、第１Ｂ層及び第１Ｂ延在層を構成する材料（第１Ｂ延在領域を構成する材料）の伝導帯の値［ＥV（２Ｄ）］との差は１ｅＶ以下であり、
第２表面領域を構成する基体の部分（第２Ａ延在領域を構成する材料）の伝導帯の値［ＥV（Ｐ）］と、第２Ｂ層及び第２Ｂ延在層を構成する材料（第２Ｂ延在領域を構成する材料）の価電子帯の値［ＥC（２Ｄ）］との差は１ｅＶ以下である形態とすることができる。即ち、
ＥV（Ｐ）−ＥC（２Ｄ）≦１（ｅＶ）
ＥV（２Ｄ）−ＥC（Ｎ）≦１（ｅＶ）
を満足することが好ましいが、これに限定するものではない。
更には、これらの場合において、
第１表面領域を構成する基体の部分（第１Ａ延在領域）は、シリコン半導体基板から構成され、
第２表面領域を構成する基体の部分（第２Ａ延在領域）は、シリコン半導体基板に形成された半導体層から構成され、
第１Ｂ層及び第１Ｂ延在層、並びに、第２Ｂ層及び第２Ｂ延在層は、あるいは又、第１Ｂ延在領域及び第２Ｂ延在領域は、同じ２次元材料から構成されている形態とすることができ、この場合、具体的には、例えば、半導体層はゲルマニウム層から成り、第１Ｂ層及び第１Ｂ延在層並びに第２Ｂ層及び第２Ｂ延在層（第１Ｂ延在領域及び第２Ｂ延在領域）は、ＭｏＴｅ2から成る形態とすることができる。
あるいは又、これらの場合において、
第１表面領域を構成する基体の部分（第１Ａ延在領域）は、シリコン半導体基板に形成された半導体層から構成され、
第２表面領域を構成する基体の部分（第２Ａ延在領域）は、シリコン半導体基板から構成され、
第１Ｂ層及び第１Ｂ延在層、並びに、第２Ｂ層及び第２Ｂ延在層は、あるいは又、第１Ｂ延在領域及び第２Ｂ延在領域は、同じ２次元材料から構成されている形態とすることができ、この場合、具体的には、例えば、半導体層はインジウム砒素層から成り、第１Ｂ層及び第１Ｂ延在層並びに第２Ｂ層及び第２Ｂ延在層（第１Ｂ延在領域及び第２Ｂ延在領域）は、ＭｏＳ2から成る形態とすることができる。
あるいは又、これらの場合において、
第１表面領域を構成する基体の部分（第１Ａ延在領域）は、半導体基板に形成された第１半導体層から構成され、
第２表面領域を構成する基体の部分（第２Ａ延在領域）は、半導体基板に形成された第２半導体層から構成され、
第１Ｂ層及び第１Ｂ延在層、並びに、第２Ｂ層及び第２Ｂ延在層は、あるいは又、第１Ｂ延在領域及び第２Ｂ延在領域は、同じ２次元材料から構成されている形態とすることができ、この場合、具体的には、例えば、第１半導体層はインジウム砒素層から成り、第２半導体層はゲルマニウム層から成り、第１Ｂ層及び第１Ｂ延在層並びに第２Ｂ層及び第２Ｂ延在層（第１Ｂ延在領域及び第２Ｂ延在領域）は、ＭｏＳ2から成る形態とすることができるし、あるいは又、
第１表面領域を構成する基体の部分（第１Ａ延在領域）は、シリコン半導体基板から構成され、
第２表面領域を構成する基体の部分（第２Ａ延在領域）は、シリコン半導体基板に形成されたゲルマニウム層から構成され、
第１Ｂ層及び第１Ｂ延在層、並びに、第２Ｂ層及び第２Ｂ延在層は、あるいは又、第１Ｂ延在領域及び第２Ｂ延在領域は、ＭｏＴｅ2から構成されている形態とすることができるし、あるいは又、
第１表面領域を構成する基体の部分（第１Ａ延在領域）は、シリコン半導体基板に形成されたインジウム砒素層から構成され、
第２表面領域を構成する基体の部分（第２Ａ延在領域）は、シリコン半導体基板から構成され、
第１Ｂ層及び第１Ｂ延在層、並びに、第２Ｂ層及び第２Ｂ延在層は、あるいは又、第１Ｂ延在領域及び第２Ｂ延在領域は、ＭｏＳ2から構成されている形態とすることができる。
尚、シリコン半導体基板に形成された半導体層を構成する材料として、その他、ＳｉＧｅ、ＳｉＣを挙げることができるし、また、広くは、ＩＩＩ−Ｖ族化合物半導体、ＩＩ−ＶＩ族化合物半導体を挙げることができる。シリコン半導体基板における半導体層の形成方法として、エピタキシャル成長法、濃縮法（シリコン半導体基板の半導体層を形成すべき領域の上に半導体層を形成するための半導体材料層を形成し、熱処理（アニール処理）を行うことで、シリコン半導体基板に半導体層を形成する方法）を挙げることができる。シリコン半導体基板に形成された半導体層とシリコン半導体基板との間には、シリコン基板の結晶格子定数と半導体層の結晶格子定数の整合性をとるために、例えば、ＩｎＰ、ＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＧａＡｓ、ＧａＳｂから成る緩衝層を設けてもよい。但し、緩衝層を構成する材料は、これらに限定するものではない。また、シリコン半導体基板の代わりに、ゲルマニウム半導体基板を用いることもできるし、ＳＯＩ（Silicon On Insulator）基板等の酸化膜上に半導体層（シリコン層だけでなく、ゲルマニウム層やＩＩＩ−Ｖ族化合物半導体層を含む）を形成した基板を用いることもできる。
ここで、ＩＩＩ−Ｖ族化合物半導体として、ＧａＮ系化合物半導体（ＡｌＧａＮ混晶あるいはＩｎＡｌＧａＮ混晶、ＩｎＧａＮ混晶を含む）、ＩｎＮ系化合物半導体、ＡｌＮ系化合物半導体、ＩｎＡｌＧａＰ系化合物半導体、ＩｎＡｌＧａＡｓ系化合物半導体、ＩｎＧａＡｓ系化合物半導体、ＩｎＧａＡｓＰ系化合物半導体、ＧａＰ系化合物半導体、ＩｎＰ系化合物半導体を例示することができ、具体的には、例えば、ＡｌＡｓ、ＡｌＡｓＰ、ＡｌＡｓＳｂ、ＡｌＧａＡｓ、ＡｌＧａＡｓＰ、ＡｌＧａＡｓＳｂ、ＩｎＡｌＧａＡｓ、ＩｎＡｌＧａＰ、ＡｌＧａＮ、ＡｌＧａＰ、ＩｎＡｌＡｓ、ＩｎＡｌＡｓＰ、ＩｎＡｌＧａＡｓ、ＩｎＡｌＰ、ＩｎＡｌＳｂ、ＡｌＮ、ＩｎＡｌＰ、ＡｌＳｂ、ＧａＡｓ、ＧａＡｓＰ、ＧａＡｓＳｂ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＮ、ＩｎＧａＰ、ＧａＮ、ＧａＰ、ＧａＳｂ、ＩｎＡｓ、ＩｎＮ、ＩｎＰを挙げることができる。また、ＩＩ−ＶＩ族化合物半導体として、ＺｎＳｅ、ＺｎＳ、ＺｎＳＳｅ、ＺｎＴｅ、ＺｎＭｇＳＳｅ、（Ｚｎ，Ｍｇ）−（Ｓ，Ｓｅ）、（Ｚｎ，Ｃｄ）−（Ｓ，Ｓｅ，Ｔｅ）、（Ｚｎ，Ｍｇ，Ｃｄ）Ｓｅを例示することができる。
あるいは又、本開示の第１の態様に係る相補型トランジスタ、本開示の第２の態様に係る相補型トランジスタ、本開示の第１の態様に係る半導体装置を構成する本開示の第１の態様に係る相補型トランジスタあるいは本開示の第２の態様に係る半導体装置を構成する本開示の第２の態様に係る相補型トランジスタ（本開示の相補型トランジスタ等）において、
第１表面領域を構成する基体の部分（第１Ａ延在領域）と、第２表面領域を構成する基体の部分（第２Ａ延在領域）とは、異なる材料から構成され、
第１Ｂ層及び第１Ｂ延在層と、第２Ｂ層及び第２Ｂ延在層とは、あるいは又、第１Ｂ延在領域と第２Ｂ延在領域とは、異なる材料から構成されている形態とすることができ、この場合、
第１表面領域を構成する基体の部分（第１Ａ延在領域）は、シリコン半導体基板から構成され、
第２表面領域を構成する基体の部分（第２Ａ延在領域）は、シリコン半導体基板に形成されたゲルマニウム層から構成され、
第１Ｂ層及び第１Ｂ延在層（第１Ｂ延在領域）は、ＭｏＴｅ2から構成され、
第２Ｂ層及び第２Ｂ延在層（第２Ｂ延在領域）は、ＭｏＳ2から構成されている形態とすることができるし、あるいは又、
第１表面領域を構成する基体の部分（第１Ａ延在領域）は、シリコン半導体基板に形成されたインジウム砒素層から構成され、
第２表面領域を構成する基体の部分は、シリコン半導体基板から構成され、
第１Ｂ層及び第１Ｂ延在層（第１Ｂ延在領域）は、ＭｏＴｅ2から構成され、
第２Ｂ層及び第２Ｂ延在層（第２Ｂ延在領域）は、ＭｏＳ2から構成されている形態とすることができるし、あるいは又、
第１表面領域を構成する基体の部分（第１Ａ延在領域）は、シリコン半導体基板に形成されたインジウム砒素層から構成され、
第２表面領域を構成する基体の部分（第２Ａ延在領域）は、シリコン半導体基板に形成されたゲルマニウム層から構成され、
第１Ｂ層及び第１Ｂ延在層（第１Ｂ延在領域）は、ＭｏＴｅ2から構成され、
第２Ｂ層及び第２Ｂ延在層（第２Ｂ延在領域）は、ＭｏＳ2から構成されている形態とすることができる。
あるいは又、本開示の相補型トランジスタ等における上記の各種好ましい形態において、
基体の伝導帯の下端のエネルギーの値ＥC-subと第１Ｂ層（第１Ｂ延在領域）の伝導帯の下端のエネルギーの値ＥC-1Bとの差の絶対値は、第１トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値ＥV-subと第１Ｂ層（第１Ｂ延在領域）の価電子帯の上端のエネルギーの値ＥV-1Bとの差の絶対値は、第１トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の伝導帯の下端のエネルギーの値ＥC-subと第２Ｂ層（第２Ｂ延在領域）の伝導帯の下端のエネルギーの値ＥC-2Bとの差の絶対値は、第２トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値ＥV-subと第２Ｂ層（第２Ｂ延在領域）の価電子帯の上端のエネルギーの値ＥV-2Bとの差の絶対値は、第２トランジスタの駆動電圧で駆動可能なエネルギー差分以下である構成とすることができる。ここで、「第１トランジスタの駆動電圧」とは、第１制御電極と第１Ａ層（第１Ａ延在領域）との間の電位差であり、「第２トランジスタの駆動電圧」とは、第２制御電極と第２Ａ層（第２Ａ延在領域）との間の電位差である。
基体を構成する材料 ＥV（ｅＶ） ＥC（ｅＶ）
シリコン ５．１７ ４．０５
ゲルマニウム ４．６６ ４．００
ＭｏＳ2 ５．８６ ４．２７
２次元材料
ＭｏＳ2 ５．８６ ４．２７
ＭｏＳｅ2 ５．２３ ３．９０
ＭｏＴｅ2 ４．７６ ３．８３
ＷＳ2 ５．５０ ３．９６
ＷＳｅ2 ４．８７ ３．５４
ＷＴｅ2 ４．４４ ３．６９
ＺｒＳ2 ６．７９ ５．７１
ＺｒＳｅ2 ６．１５ ５．８６
ＺｒＴｅ2 ５．６９ ４．９７
ＨｆＳ2 ６．８３ ５．５９
ＨｆＳｅ2 ６．１７ ５．７２
ＨｆＴｅ2 ５．５３ ４．９１
半導体層を構成する材料
ゲルマニウム ４．６６ ４．００
ＩｎＡｓ ５．３５ ４．９９
そして、図３５Ａに示すように、第１トランジスタがオフ時、
ＥC-1A＞ＥC-1B＞ＥV-1A＞ＥV-1B
を満足し、図３５Ｃに示すように、第２トランジスタがオフ時、
ＥC-2B＞ＥC-2A＞ＥV-2B＞ＥV-2A
を満足し、図３５Ｂに示すように、第１トランジスタがオン時、
ＥC-1A＞ＥV-1A＞ＥC-1B＞ＥV-1B
を満足し、図３５Ｄに示すように、第２トランジスタがオン時、
ＥC-2B＞ＥV-2B＞ＥC-2A＞ＥV-2A
を満足することが好ましい。
更には、以上に説明した好ましい形態、構成を含む本開示の第１の態様に係る相補型トランジスタ、本開示の第１の態様に係る半導体装置を構成する相補型トランジスタにおいて、動作の安定性といった観点から、
第１Ａ層と第１Ｂ層との間には第１層間絶縁膜（第１境界領域）が形成されており、
第２Ａ層と第２Ｂ層との間には第２層間絶縁膜（第２境界領域）が形成されている構成とすることができる。但し、第１層間絶縁膜、第２層間絶縁膜を設けることは必須ではない。後述する第１制御電極、第２制御電極への電圧の印加状態に基づく、第１活性領域におけるエネルギーバンドの状態の変化、第２活性領域におけるエネルギーバンドの状態の変化を達成できれば、第１層間絶縁膜、第２層間絶縁膜を設けることは不要である場合がある。これらの層間絶縁膜は、自然酸化膜から構成される場合もある。また、弱いファンデルワース力を介した積層といった形態もあり得る。具体的には、第１層間絶縁膜、第２層間絶縁膜を構成する材料として、ＳｉＯ2（自然酸化膜を含む）、ＳｉＮ、六方晶窒化ホウ素（ｈＢＮ）、Ａｌ2Ｏ3を例示することができるし、第１層間絶縁膜、第２層間絶縁膜の形成方法として、低温酸化法、プラズマＣＶＤ法、ＡＬＤ法を例示することができる。第１層間絶縁膜、第２層間絶縁膜の厚さとして１ｎｍ乃至３ｎｍを例示することができる。
また、以上に説明した好ましい形態、構成を含む本開示の第２の態様に係る相補型トランジスタ、本開示の第２の態様に係る半導体装置を構成する相補型トランジスタにおいて、第１Ａ延在領域と第１Ｂ延在領域との間には第１境界領域（第１活性領域に相当する）が形成されており、第２Ａ延在領域と第２Ｂ延在領域との間には第２境界領域（第２活性領域に相当する）が形成されている構成とすることができる。但し、第１境界領域や第２境界領域を設けることは必須ではなく、第１Ａ延在領域の端面と第１Ｂ延在領域の端面とが接触しており、接触部が第１活性領域を構成する形態とすることもできるし、第２Ａ延在領域の端面と第２Ｂ延在領域の端面とが接触しており、接触部が第２活性領域を構成する形態とすることもできる。
本開示の相補型トランジスタ等においては、
第１Ａ電極が第１Ａ延在層（第１Ａ延在領域）に接続されており、
第１Ｂ電極が第１Ｂ延在層（第１Ｂ延在領域）に接続されており、
第２Ａ電極が第２Ａ延在層（第２Ａ延在領域）に接続されており、
第２Ｂ電極が第２Ｂ延在層（第２Ｂ延在領域）に接続されている形態とすることができる。そして、
第２Ａ電極には、第１Ａ電極よりも高い電圧が印加され、
第１制御電極及び第２制御電極に第２の電圧Ｖ2が印加されたとき、第１トランジスタは導通状態となり、第２トランジスタは不導通状態となり、
第１制御電極及び第２制御電極に、第２の電圧Ｖ2よりも低い第１の電圧Ｖ1（＜Ｖ2）が印加されたとき、第１トランジスタは不導通状態となり、第２トランジスタは導通状態となる形態とすることができる。具体的には、例えば、第２Ａ電極には第２の電圧Ｖ2（例えば、Ｖddボルト＞０）が印加され、第１Ａ電極には第１の電圧Ｖ1（例えば、０ボルト）が印加される形態とすることができる。
本開示の相補型トランジスタ等において、第１トランジスタはｎチャネル型ＦＥＴに相当し、第２トランジスタはｐチャネル型ＦＥＴに相当する。また、第１Ａ延在層、第１Ａ延在領域、第２Ａ延在層、第２Ａ延在領域はＦＥＴにおけるドレイン部に相当し、第１Ｂ延在層、第１Ｂ延在領域、第２Ｂ延在層、第２Ｂ延在領域はＦＥＴにおけるソース部に相当し、第１制御電極、第２制御電極はＦＥＴにおけるゲート部に相当する。
本開示の第１の態様に係る相補型トランジスタにおいて、第１活性領域と第１制御電極とが重なっているが、第１活性領域の正射影像は、第１制御電極の正射影像に含まれていてもよいし、第１制御電極の正射影像と一致していてもよいし、第１制御電極の正射影像からはみ出していてもよい。同様に、重複領域において、第２活性領域と第２制御電極とが重なっているが、第２活性領域の正射影像は、第２制御電極の正射影像に含まれていてもよいし、第２制御電極の正射影像と一致していてもよいし、第２制御電極の正射影像からはみ出していてもよい。尚、第１制御電極、第２制御電極によって生成される電界が一層均一に加わるといった観点からは、第１活性領域及び第２活性領域の正射影像が、第１制御電極、第２制御電極の正射影像に含まれていることが望ましい。
本開示の第２の態様に係る相補型トランジスタにおいて、第１活性領域（第１境界領域）と第１制御電極とが重なっているが、第１活性領域（第１境界領域）の正射影像は、第１制御電極の正射影像に含まれていてもよいし、第１制御電極の正射影像と一致していてもよいし、第１制御電極の正射影像からはみ出していてもよい。同様に、重複領域において、第２活性領域（第２境界領域）と第２制御電極とが重なっているが、第２活性領域（第２境界領域）の正射影像は、第２制御電極の正射影像に含まれていてもよいし、第２制御電極の正射影像と一致していてもよいし、第２制御電極の正射影像からはみ出していてもよい。尚、第１制御電極、第２制御電極によって生成される電界が一層均一に加わるといった観点からは、第１活性領域及び第２活性領域の正射影像が、第１制御電極、第２制御電極の正射影像に含まれていることが望ましい。
本開示の相補型トランジスタ等の第１Ｂ層（第１Ｂ延在領域）、第２Ｂ層（第２Ｂ延在領域）を構成する材料として、あるいは又、２次元材料層を構成する材料として、前述したとおり、２次元材料を挙げることができるが、広くは、遷移金属カルコゲナイド（ＴＭＤＣ：Transition Metal DiChalcogenide）系材料を挙げることができる。ＴＭＤＣは、例えば、ＭＸ2で表され、遷移金属「Ｍ」として、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｔｃ、Ｒｅを挙げることができるし、カルコゲン元素「Ｘ」として、Ｏ、Ｓ、Ｓｅ、Ｔｅを挙げることができる。あるいは又、遷移金属であるＣｕとカルコゲン元素であるＳとの化合物であるＣｕＳを挙げることもできるし、Ｇａ、Ｉｎ、Ｇｅ、Ｓｎ、Ｐｂ等の非遷移金属とカルコゲン元素との化合物（例えば、ＧａＳ、ＧａＳｅ、ＧａＴｅ、Ｉｎ2Ｓｅ3、ＩｎＳｎＳ2、ＳｎＳｅ2、ＧｅＳｅ、ＳｎＳ2、ＰｂＯ）とすることもできる。あるいは又、黒リン（Black Phosphorus）を挙げることもできる。
第１Ｂ層（第１Ｂ延在領域）と第２Ｂ層（第２Ｂ延在領域）を構成する材料を同じとし、第１Ｂ層（第１Ｂ延在領域）へのドーピング材料と第２Ｂ層（第２Ｂ延在領域）へのドーピング材料とを異ならせてもよい。ドーピングとして、イオン注入法や化学ドーピング法を挙げることができる。例えば、第１Ｂ層（第１Ｂ延在領域）を形成するためのドーピング材料として、ＮＭＮＨ（nicotinamide mononucleotide-H）、ＮＡＤＨ（nicotinamide adenine dinucleotide-H）、ＮＡＤＰＨ（nicotinamide adenine dinucleotide phosphate-H）、ＰＥＩ（polyethylenimine）、カリウムやリチウム等のアルカリ金属を挙げることができる。また、第２Ｂ層（第２Ｂ延在領域）を形成するためのドーピング材料として、ＮＯ2ＢＦ4、ＮＯＢＦ4、ＮＯ2ＳｂＦ6等のイオン性液体；ＨＣｌ、Ｈ2ＰＯ4、ＣＨ3ＣＯＯＨ、Ｈ2ＳＯ4、ＨＮＯ3等の酸類化合物；ジクロロジシアノキノン、オキソン、ジミリストイルホスファチジルイノシトール、トリフルオロメタンスルホンイミド等の有機化合物；ＨＰｔＣｌ4、ＡｕＣｌ3、ＨＡｕＣｌ4、トリフルオロメタンスルホン酸銀、ＡｇＮＯ3、Ｈ2ＰｄＣｌ6、Ｐｄ（ＯＡｃ）2、Ｃｕ（ＣＮ）2等を挙げることができる。
第１Ｂ層（第１Ｂ延在領域）、第２Ｂ層（第２Ｂ延在領域）、２次元材料層の形成方法として、化学的気相成長法（ＣＶＤ法）、物理的気相成長法（ＰＶＤ法）以外にも、以下の方法を例示することができる。即ち、
［ａ］遷移金属カルコゲナイド系材料の前駆体を、絶縁領域上に薄膜状に形成した後、加熱処理する方法。
［ｂ］遷移金属酸化物から成る薄膜を絶縁領域上に形成した後、遷移金属酸化物における遷移金属とカルコゲン元素を含む材料におけるカルコゲンとを反応させる方法。
グラフェン（graphene）とは、１原子の厚さのｓｐ2結合炭素原子のシート状物質を指し、炭素原子とその結合から作製された蜂の巣のような六角形格子構造を有する。グラフェン膜にｎ型やｐ型の不純物をドーピングするためには、例えば、化学ドーピングを行えばよい。化学ドーピングを行うためには、具体的には、グラフェン膜上にドーパント層を形成すればよい。ドーパント層は、電子受容型（ｐ型）のドーパント層とすることができるし、あるいは又、電子供与型（ｎ型）のドーパント層とすることができる。電子受容型（ｐ型）のドーパント層を構成する材料として、ＡｕＣｌ3、ＨＡｕＣｌ4、ＰｔＣｌ4等の塩化物；ＨＮＯ3、Ｈ2ＳＯ4、ＨＣｌ、ニトロメタン等の酸；ホウ素やアルミニウムといったＩＩＩ族元素；酸素等の電子吸引性分子を挙げることができるし、電子供与型（ｎ型）のドーパント層を構成する材料として、窒素やリンといったＶ族元素の他に、ピリジン系化合物、窒化物、アルカリ金属類、アルキル基を有する芳香族化合物等の電子供与性分子を挙げることができる。
グラフェンは、例えば、以下に説明する製造方法で形成することができる。即ち、ベース材上にグラフェン化触媒を含む膜を成膜する。そして、グラフェン化触媒を含む膜に対して気相炭素供給源を供給すると同時に、気相炭素供給源を熱処理して、グラフェンを生成させる。その後、グラフェンを所定の冷却速度で冷却することで、フィルム状のグラフェンをグラフェン化触媒を含む膜上に形成することができる。グラフェン化触媒として、ＳｉＣ等の炭素化合物の他、Ｎｉ、Ｃｏ、Ｆｅ、Ｐｔ、Ａｕ、Ａｌ、Ｃｒ、Ｃｕ、Ｍｇ、Ｍｎ、Ｍｏ、Ｒｈ、Ｓｉ、Ｔａ、Ｔｉ、Ｗ、Ｕ、Ｖ、及びＺｒから選択される少なくとも１種類の金属を挙げることができる。また、気相炭素供給源として、例えば、一酸化炭素、メタン、エタン、エチレン、エタノール、アセチレン、プロパン、ブタン、ブタジエン、ペンタン、ペンテン、シクロペンタジエン、ヘキサン、シクロヘキサン、ベンゼン及びトルエンから選択される少なくとも１種類の炭素源を挙げることができる。そして、以上のようにして形成されたフィルム状のグラフェンを、グラフェン化触媒を含む膜から分離することにより、グラフェンを得ることができる。
第１制御電極、第２制御電極を構成する材料として、ポリシリコンやポリサイド、金属シリサイド、金属窒化物（例えば、ＴｉＮ）、アルミニウム（Ａｌ）や金（Ａｕ）等の金属、グラフェンやＩＴＯ等を例示することができ、第１制御電極、第２制御電極の形成方法として、真空蒸着法やスパッタリング法を含む各種の物理的気相成長法（ＰＶＤ法）や、各種の化学的気相成長法（ＣＶＤ法）を例示することができる。また、第１Ａ電極、第１Ｂ電極、第２Ａ電極、第２Ｂ電極を構成する材料として、不純物がドーピングされたポリシリコン；アルミニウム；タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイドから成る導電材料を例示することができる。これらの電極の形成方法として、各種のＰＶＤ法、ＣＶＤ法を例示することができる。
第１絶縁層、第２絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）等のＳｉＯX系材料、ＳｉＯＦ系材料あるいはＳｉＮ系材料、ＳｉＯＮ系材料の他、比誘電率ｋ（＝ε／ε0）が概ね４．０以上の所謂高比誘電率材料を挙げることができる。高比誘電率材料として、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化アルミニウム・ハフニウム（ＨｆＡｌＯ2）、酸化シリコン・ハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）、酸化イットリウム（Ｙ2Ｏ3）、酸化ランタン（Ｌａ2Ｏ）といった金属酸化物材料や、金属窒化物材料を挙げることができる。あるいは又、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＳｉＯ、ＡｌＳｉＯ、ＬａＳｉＯといった金属シリケートから成る絶縁材料を例示することもできる。第１絶縁層、第２絶縁層は、１種類の材料から形成されていてもよいし、複数種類の材料から形成されていてもよい。また、第１絶縁層、第２絶縁層は、単層構成としてもよいし、複数層構成としてもよい。第１絶縁層及び第２絶縁層は、同じ構成とすることが、プロセスの簡素化といった観点から好ましい。第１絶縁層、第２絶縁層の形成方法として、ＡＬＤ（Atomic Layer Deposition）法、有機金属化学的気相成長法（ＭＯＣＶＤ法）を含む各種のＣＶＤ法、真空蒸着法やスパッタリング法を含む各種のＰＶＤ法を例示することができる。第１絶縁層及び第２絶縁層の形成方法は、同じ方法であり、同時に形成することが、プロセスの簡素化といった観点から好ましい。第１絶縁層、第２絶縁層の厚さとして１ｎｍ乃至１０ｎｍを例示することができる。
本開示の第１の態様〜第２の態様に係る半導体装置を構成する電界効果トランジスタは、従来の電界効果トランジスタと同様とすることができる。
本開示の相補型トランジスタによって、インバータ回路や、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、ＸＯＲ回路、ＮＯＴ回路といった論理回路を構成することができるし、ＳＲＡＭ回路を構成することもできる。
実施例１は、本開示の第１の態様に係る相補型トランジスタ及び本開示の第１の態様に係る半導体装置に関する。実施例１の相補型トランジスタによって、インバータ回路が構成される。実施例１の相補型トランジスタの模式的な一部断面図を図１に示し、実施例１の相補型トランジスタの動作状態を模式的に図２Ａ、図２Ｂ、図３Ａ、図３Ｂ、図４Ａ、図４Ｂに示し、実施例１の相補型トランジスタによって構成されるインバータ回路の等価回路図を図５に示し、実施例１の相補型トランジスタにおける活性領域と制御電極の位置関係を示す概念図を図６Ａ、図６Ｂ及び図６Ｃに示す。尚、図２Ａには、第１トランジスタが不導通状態（オフ状態）にある状態を示し、図２Ｂには、第２トランジスタが導通状態（オン状態）にある状態を示し、図３Ａには、第１トランジスタが不導通状態（オフ状態）から導通状態（オン状態）となる状態を示し、図３Ｂには、第２トランジスタが導通状態（オン状態）から不導通状態（オフ状態）となる状態を示し、図４Ａには、第１トランジスタが導通状態（オン状態）にある状態を示し、図４Ｂには、第２トランジスタが不導通状態（オフ状態）にある状態を示す。また、図５においては、便宜上、電界効果トランジスタの記号を用いて、インバータ回路の等価回路図を示した。
実施例１の相補型トランジスタ１０は、
第１制御電極３０、
第１制御電極３０の下方に位置し、第１Ａ層３３と第１Ｂ層３５が積層されて成る第１活性領域３２、
第１制御電極３０と第１活性領域３２との間に設けられた厚さ１ｎｍの酸化ハフニウム（ＨｆＯ2）から成る第１絶縁層３１、
第１活性領域３２の一端から延在し、第１Ａ層３３から構成された第１Ａ延在層３４、及び、
第１活性領域３２の他端から延在し、第１Ｂ層３５から構成された第１Ｂ延在層３６、
を備えた第１トランジスタＴＲ1、並びに、
第２制御電極４０、
第２制御電極４０の下方に位置し、第２Ａ層４３と第２Ｂ層４５が積層されて成る第２活性領域４２、
第２制御電極４０と第２活性領域４２との間に設けられた１ｎｍの酸化ハフニウム（ＨｆＯ2）から成る第２絶縁層４１、
第２活性領域４２の一端から延在し、第２Ａ層４３から構成された第２Ａ延在層４４、及び、
第２活性領域４２の他端から延在し、第２Ｂ層４５から構成された第２Ｂ延在層４６、
を備えた第２トランジスタＴＲ 2 から成る。但し、膜厚は例示であり、これらの値に限定するものではない。
そして、基体に設けられた第１導電型（具体的には、実施例１にあってはｎ型）を有する第１表面領域２０1は、第１Ａ層３３及び第１Ａ延在層３４に相当し、
第１Ｂ層３５は、第１導電型とは異なる第２導電型としての特性を有し（即ち、第２導電型、具体的には、ｐ型としての挙動を示し、あるいは又、電子受容性を有し）、
第１Ｂ延在層３６は、基体に設けられた第１絶縁領域２１1の上に設けられており、
基体に設けられた第２導電型（具体的には、実施例１にあってはｐ型）を有する第２表面領域２０2は、第２Ａ層４３及び第２Ａ延在層４４に相当し、
第２Ｂ層４５は、第１導電型としての特性を有し（即ち、第１導電型、具体的には、ｎ型としての挙動を示し、あるいは又、電子供与性を有し）、
第２Ｂ延在層４６は、基体に設けられた第２絶縁領域２１2の上に設けられている。
また、実施例１の半導体装置（半導体デバイス、半導体素子）は、基体がシリコン半導体基板から成る実施例１の相補型トランジスタ、及び、シリコン半導体基板に形成された電界効果トランジスタを備えている。電界効果トランジスタは周知の構成、構造を有する。例えば、複数の電界効果トランジスタから成る電界効果トランジスタ群が、複数の相補型トランジスタから成る相補型トランジスタ群を囲んでおり、電界効果トランジスタ群は周辺回路を構成する。あるいは又、相補型トランジスタを前段とし、相補型トランジスタに接続された電界効果トランジスタを後段とし、例えば、所望の物理量や化学量を捉えるセンサを相補型トランジスタに接続し、センサが所望の物理量や化学量を捉えたとき、相補型トランジスタは後段の電界効果トランジスタに信号を送出し、センサからの信号を電界効果トランジスタで増幅するといった構成を採用することができる。後述する実施２〜実施例６においても同様とすることができる。
ここで、第１Ｂ層３５及び第１Ｂ延在層３６は、２次元材料又はグラフェンから構成されており、第２Ｂ層４５及び第２Ｂ延在層４６も、２次元材料又はグラフェンから構成されている。具体的には、２次元材料は、ＭｏＳ2、ＭｏＳｅ2、ＭｏＴｅ2、ＷＳ2、ＷＳｅ2、ＷＴｅ2、ＺｒＳ2、ＺｒＳｅ2、ＺｒＴｅ2、ＨｆＳ2、ＨｆＳｅ2及びＨｆＴｅ2から成る群から選択された１種類の２次元材料から成る。基体は、半導体基板あるいはシリコン（Ｓｉ）、具体的には、シリコン半導体基板２０から成り、第１Ｂ層３５及び第１Ｂ延在層３６はＷＴｅ2（厚さは、例えば、ＷＴｅ2１原子層分）から構成されており、第２Ｂ層４５及び第２Ｂ延在層４６はＨｆＴｅ2（厚さは、例えば、ＨｆＴｅ2１原子層分）から構成されている。また、第１絶縁領域２１1及び第２絶縁領域２１2は、シリコン半導体基板２０に設けられたＳｉＯ2から成る素子分離領域２１から構成されている。尚、第１絶縁領域２１1及び第２絶縁領域２１2を形成すべき部分に、例えば、イオン注入を行うことで、第１絶縁領域２１1及び第２絶縁領域２１2を形成してもよい。
第１トランジスタＴＲ1は、更に、第１Ａ延在層３４に接続された第１Ａ電極３８、及び、第１Ｂ延在層３６に接続された第１Ｂ電極３９を備えており、第２トランジスタＴＲ2は、更に、第２Ａ延在層４４に接続された第２Ａ電極４８、及び、第２Ｂ延在層４６に接続された第２Ｂ電極４９を備えている。第１制御電極３０及び第２制御電極４０は、例えば、ＴｉＮから成る。
更には、実施例１あるいは後述する実施例２〜実施例６において、
基体（シリコン半導体基板２０）の伝導帯の下端のエネルギーの値ＥC-subと第１Ｂ層３５（第１Ｂ延在領域１３５）の伝導帯の下端のエネルギーの値ＥC-1Bとの差の絶対値は、第１トランジスタＴＲ1の駆動電圧で駆動可能なエネルギー差分以下（具体的には、例えば、１．０ボルトであれば、１ｅＶ以下）であり、
基体２０の価電子帯の上端のエネルギーの値ＥV-subと第１Ｂ層３５（第１Ｂ延在領域１３５）の価電子帯の上端のエネルギーの値ＥV-1Bとの差の絶対値は、第１トランジスタＴＲ1の駆動電圧で駆動可能なエネルギー差分以下であり、
基体２０の伝導帯の下端のエネルギーの値ＥC-subと第２Ｂ層４５（第２Ｂ延在領域１４５）の伝導帯の下端のエネルギーの値ＥC-2Bとの差の絶対値は、第２トランジスタＴＲ2の駆動電圧で駆動可能なエネルギー差分以下（具体的には、例えば、１．０ボルトであれば、１ｅＶ以下）であり、
基体２０の価電子帯の上端のエネルギーの値ＥV-subと第２Ｂ層４５（第２Ｂ延在領域１４５）の価電子帯の上端のエネルギーの値ＥV-2Bとの差の絶対値は、第２トランジスタＴＲ2の駆動電圧で駆動可能なエネルギー差分以下である。
また、第１Ａ層３３と第１Ｂ層３５との間には第１層間絶縁膜（第１境界領域）３７が形成されており、第２Ａ層４３と第２Ｂ層４５との間には第２層間絶縁膜（第２境界領域）４７が形成されている。第１層間絶縁膜（第１境界領域）３７、第２層間絶縁膜（第２境界領域）４７は、厚さ１ｎｍのＨｆＯ2から成る。
ここで、実施例１あるいは後述する実施例２〜実施例６の相補型トランジスタにおいて、
第２Ａ電極４８，１４８には、第１Ａ電極３８，１３８よりも高い電圧が印加され、
第１制御電極３０，１３０及び第２制御電極４０，１４０に第２の電圧Ｖ2（＝Ｖddボルト）が印加されたとき、第１トランジスタＴＲ1は導通状態となり、第２トランジスタＴＲ2は不導通状態となり、
第１制御電極３０，１３０及び第２制御電極４０，１４０に、第２の電圧Ｖ2（＝Ｖddボルト）よりも低い第１の電圧Ｖ1（＝０ボルト＜Ｖdd）が印加されたとき、第１トランジスタＴＲ1は不導通状態となり、第２トランジスタＴＲ2は導通状態となる。図２Ａ、図２Ｂ、図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、図１８Ｂ、図１９Ａ、図１９Ｂにおいて、第１制御電極３０，１３０、第２制御電極４０，１４０に印加される電圧をＶCEで表す。
即ち、実施例１あるいは後述する実施例２〜実施例６の相補型トランジスタにおいて、第２の電圧Ｖ2よりも低い第１の電圧Ｖ1（＝０ボルト）が第１制御電極３０，１３０に印加されたとき、第１トランジスタを構成する第１Ａ層３３（第１Ａ延在領域１３３）には、例えば、第１の電圧Ｖ1が印加されており、第１トランジスタＴＲ1における第１Ａ層３３（第１Ａ延在領域１３３）と第１Ｂ層３５（第１Ｂ延在領域１３５）との間に位置する第１境界領域３７，１３７における価電子帯の上端のエネルギーの値及び伝導帯の下端のエネルギーの値のそれぞれには変化が生じない（図３５Ａ参照）。その結果、第１Ａ層３３（第１Ａ延在領域１３３）から第１Ｂ層３５（第１Ｂ延在領域１３５）への電子の移動は無く、第１トランジスタＴＲ1は不導通状態となる。一方、第２トランジスタＴＲ2における第２Ａ層４３（第２Ａ延在領域１４３）と第２Ｂ層４５（第２Ｂ延在領域１４５）との間に位置する第２境界領域４７，１４７における価電子帯の上端のエネルギーの値及び伝導帯の下端のエネルギーの値のそれぞれは、第２Ｂ層４５（第２Ｂ延在領域１４５）の価電子帯の上端のエネルギーの値ＥV-2B及び伝導帯の下端のエネルギーの値ＥC-2Bのそれぞれに近づく（図３５Ｄ参照）。その結果、第２Ｂ層４５（第２Ｂ延在領域１４５）から第２Ａ層４３（第２Ａ延在領域１４３）へとトンネル効果によって電子が移動するので、第２トランジスタＴＲ2は導通状態となり、第２Ａ層４３と第２Ｂ層４５の電位は理想的には等しくなり、第２Ｂ電極４９，１４９の電位は第２の電位Ｖ2となる。
一方、第１の電圧Ｖ1よりも高い第２の電圧Ｖ2が第１制御電極３０，１３０に印加されたとき、第１トランジスタＴＲ1を構成する第１Ａ層３３（第１Ａ延在領域１３３）には、例えば、第１の電圧Ｖ1が印加されており、第１トランジスタＴＲ1における第１Ａ層３３（第１Ａ延在領域１３３）と第１Ｂ層３５（第１Ｂ延在領域１３５）との間に位置する第１境界領域３７，１３７における価電子帯の上端のエネルギーの値及び伝導帯の下端のエネルギーの値のそれぞれは、第１Ｂ層３５（第１Ｂ延在領域１３５）の価電子帯の上端のエネルギーの値ＥV-1B及び伝導帯の下端のエネルギーの値ＥC-1Bのそれぞれに近づく（図３５Ｂ参照）。その結果、第１Ａ層３３（第１Ａ延在領域１３３）から第１Ｂ層３５（第１Ｂ延在領域１３５）へとトンネル効果によって電子が移動するので、第１トランジスタＴＲ1は導通状態となり、第１Ａ層３３（第１Ａ延在領域１３３）と第１Ｂ層３５（第１Ｂ延在領域１３５）の電位は理想的には等しくなり、第１Ｂ電極３９，１３９の電位は第１の電位Ｖ1となる。一方、第２トランジスタＴＲ2において、第２Ａ層４３（第２Ａ延在領域１４３）には、例えば、第２の電圧Ｖ2が印加されており、第２制御電極４０には第２の電圧Ｖ2が印加されるので、第２トランジスタＴＲ2における第２Ａ層４３（第２Ａ延在領域１４３）と第２Ｂ層４５（第２Ｂ延在領域１４５）との間に位置する第２境界領域４７，１４７における価電子帯の上端のエネルギーの値及び伝導帯の下端のエネルギーの値のそれぞれには変化が生じない（図３５Ｃ参照）。その結果、第２Ｂ層４５（第２Ｂ延在領域１４５）から第２Ａ層４３（第２Ａ延在領域１４３）への電子の移動は無く、第２トランジスタＴＲ2は不導通状態となる。
重複領域において、第１活性領域３２と第１制御電極３０とは重なっているが、第１活性領域３２の正射影像は、第１制御電極３０の正射影像に含まれていてもよいし（図６Ａ参照）、第１制御電極３０の正射影像と一致していてもよいし（図６Ｂ参照）、第１制御電極３０の正射影像からはみ出していてもよい（図６Ｃ参照）。同様に、重複領域において、第２活性領域４２と第２制御電極４０とは重なっているが、第２活性領域４２の正射影像は、第２制御電極４０の正射影像に含まれていてもよいし（図６Ａ参照）、第２制御電極４０の正射影像と一致していてもよいし（図６Ｂ参照）、第２制御電極４０の正射影像からはみ出していてもよい（図６Ｃ参照）。尚、第１制御電極３０、第２制御電極４０によって生成される電界が一層均一に加わるといった観点からは、第１活性領域３２及び第２活性領域４２の正射影像が、第１制御電極３０、第２制御電極４０の正射影像に含まれていることが望ましい。
以下、実施例１の相補型トランジスタにおける、例えば、第１トランジスタの製造方法の概略を、図７Ａ、図７Ｂ及び図７Ｃを参照して説明する。
［工程−１００］
即ち、周知の方法に基づき、シリコン半導体基板２０に素子分離領域２１を形成する。そして、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域の表面に、イオン注入法に基づき、第１導電型（具体的には、ｎ型）を有する第１表面領域２０1（第１Ａ層３３及び第１Ａ延在層３４）を形成する（図７Ａ参照）。
［工程−１１０］
次に、シリコン半導体基板２０の表面（あるいは、シリコン半導体基板２０の表面及び素子分離領域２１の上）に第１層間絶縁膜３７を形成する。そして、第１層間絶縁膜３７及び第１絶縁領域（素子分離領域）２１1の上に、ＣＶＤ法に基づきＷＴｅ2を形成した後、所望の形状にパターニングすることで、第１Ｂ層３５及び第１Ｂ延在層３６を得ることができる（図７Ｂ参照）。
［工程−１２０］
次に、全面に第１絶縁層３１を形成する。そして、第１絶縁層３１上に第１制御電極３０を形成する（図７Ｃ参照）。その後、全面に、ＳｉＯ2から成る層間絶縁層２２を形成し、第１Ａ延在層３４の上方に位置する層間絶縁層２２に開口部を形成し、開口部を導電材料で埋め込むことで、層間絶縁層２２の頂面に亙り、第１Ａ電極３８を形成することができる。一方、第１Ｂ延在層３６の上方に位置する層間絶縁層２２に開口部を形成し、開口部を導電材料で埋め込むことで、層間絶縁層２２の頂面に亙り、第１Ｂ電極３９を形成することができる。
第２トランジスタＴＲ2も、実質的に同様の方法で形成することができる。そして、こうして、図１に示した相補型トランジスタを得ることができる。
実施例１の相補型トランジスタにおいて、第１Ａ層３３、第１Ａ延在層３４、第２Ａ層４３及び第２Ａ延在層４４は基体２０の表面領域に形成されているので、相補型トランジスタの活性領域等を構成する材料の種類は、最大、３種類（具体的には、例えば、シリコン、ＷＴｅ2及びＨｆＴｅ2）でよいし、２次元材料（２Ｄ材料）は２種類でよく、相補型トランジスタの活性領域等の構成材料の種類削減を図ることができるし、製造プロセスの簡素化を図ることができる。
実施例２は、実施例１の変形である。実施例２の相補型トランジスタにあっては、製造途中の実施例２の相補型トランジスタの模式的な一部端面図を図１０に示すように、
第１表面領域２０1を構成する基体の部分（具体的には、第１Ａ層５３及び第１Ａ延在層５４）と、第２表面領域２０2を構成する基体の部分（具体的には、第２Ａ層６３及び第２Ａ延在層６４）とは、異なる材料から構成され、
第１Ｂ層３５及び第１Ｂ延在層３６と、第２Ｂ層４５及び第２Ｂ延在層４６とは、同じ材料から構成されている（図１も参照）。即ち、実施例２の相補型トランジスタは、１種類の２次元材料（２Ｄ材料）、１種類の半導体層及び１種類の半導体基板から構成されるだけであり、相補型トランジスタの活性領域等の構成材料（特に、２次元材料）の種類の一層の削減を図ることができるし、製造プロセスの一層の簡素化を図ることができる。
そして、第１表面領域２０1を構成する基体の部分５３，５４の価電子帯の値［ＥC（Ｎ）］と、第１Ｂ層３５及び第１Ｂ延在層３６を構成する材料の伝導帯の値［ＥV（２Ｄ）］との差は１ｅＶ以下であり、
第２表面領域２０2を構成する基体の部分６３，６４の伝導帯の値［ＥV（Ｐ）］と、第２Ｂ層４５及び第２Ｂ延在層４６を構成する材料の価電子帯の値［ＥC（２Ｄ）］との差は１ｅＶ以下である。即ち、
ＥV（Ｐ）−ＥC（２Ｄ）≦１（ｅＶ）
ＥV（２Ｄ）−ＥC（Ｎ）≦１（ｅＶ）
を満足する。
具体的には、実施例２の相補型トランジスタにあっては、
第１表面領域２０1を構成する基体の部分５３，５４は、シリコン半導体基板２０から構成され、
第２表面領域２０2を構成する基体の部分６３，６４は、シリコン半導体基板２０に形成された半導体層（具体的には、ゲルマニウム層）２７Ａから構成され、
第１Ｂ層３５及び第１Ｂ延在層３６、並びに、第２Ｂ層４５及び第２Ｂ延在層４６は、同じ２次元材料（具体的には、ＭｏＴｅ2）から構成されている。
以下、実施例２の相補型トランジスタの製造方法の概略を、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０を参照して説明する。
［工程−２００Ａ］
即ち、周知の方法に基づき、シリコン半導体基板２０に素子分離領域２１（２１1，２１2）を形成する（図８Ａ参照）。そして、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域であって、第２トランジスタＴＲ2を形成すべきシリコン半導体基板２０の領域をエッチングし、凹部２６Ａを形成する（図８Ｂ参照）。
［工程−２１０Ａ］
次いで、所望の領域をマスク層（図示せず）で覆い、エピタキシャル成長法に基づき、凹部２６Ａを半導体層であるゲルマニウム（Ｇｅ）層２７Ａで埋め込む（図９Ａ参照）。尚、濃縮法に基づきゲルマニウム（Ｇｅ）層２７Ａを形成する場合には凹部２６Ａの形成は不要である。以下の説明においても同様である。
［工程−２２０Ａ］
そして、第１トランジスタＴＲ1を形成すべきシリコン半導体基板２０の領域にイオン注入を施す。これによって、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域の表面に、第１導電型（具体的には、ｎ型）を有する第１表面領域２０1（第１Ａ層５３及び第１Ａ延在層５４）を形成することができる（図９Ｂ参照）。
また、第２トランジスタＴＲ2を形成すべきゲルマニウム層２７Ａの領域にイオン注入を施す。これによって、素子分離領域２１によって囲まれたゲルマニウム層２７Ａに、第２導電型（具体的には、ｐ型）を有する第２表面領域２０2（第２Ａ層６３及び第２Ａ延在層６４）を形成することができる（図１０参照）。
［工程−２３０Ａ］
その後、実施例１において説明した方法と同様の方法で、但し、第１Ｂ層３５及び第１Ｂ延在層３６、並びに、第２Ｂ層４５及び第２Ｂ延在層４６を、ＭｏＴｅ2から構成することで、第１トランジスタＴＲ1及び第２トランジスタＴＲ2を得ることができる。こうして、図１に示したと同様の相補型トランジスタを得ることができる。
あるいは又、実施例２の第１変形例にあっては、製造途中の実施例２の第１変形例の相補型トランジスタの模式的な一部端面図を図１３に示すように、
第１表面領域２０1を構成する基体の部分７３，７４は、シリコン半導体基板に形成された半導体層（具体的には、インジウム砒素（ＩｎＡｓ）層）２７Ｂから構成され、
第２表面領域２０2を構成する基体の部分８３，８４は、シリコン半導体基板２０から構成され、
第１Ｂ層３５及び第１Ｂ延在層３６、並びに、第２Ｂ層４５及び第２Ｂ延在層４６は、同じ２次元材料（具体的には、ＭｏＳ2）から構成されている（図１も参照）。
以下、実施例２の第１変形例の相補型トランジスタの製造方法の概略を、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３を参照して説明する。
［工程−２００Ｂ］
即ち、周知の方法に基づき、シリコン半導体基板２０に素子分離領域２１（２１1，２１2）を形成する（図１１Ａ参照）。そして、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域であって、第２トランジスタＴＲ2を形成すべきシリコン半導体基板２０の領域にイオン注入を施す。これによって、素子分離領域２１によって囲まれたシリコン半導体基板２０の表面領域に、第２導電型（具体的には、ｐ型）を有する第２表面領域２０2（第２Ａ層８３及び第２Ａ延在層８４）を形成することができる（図１１Ｂ参照）。
［工程−２１０Ｂ］
次いで、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域であって、第１トランジスタＴＲ1を形成すべきシリコン半導体基板２０の領域をエッチングし、凹部２６Ｂを形成する（図１２Ａ参照）。
［工程−２２０Ｂ］
その後、所望の領域をマスク層（図示せず）で覆い、エピタキシャル成長法に基づき、凹部２６Ｂの底部に、ＩｎＰから成る緩衝層２８Ｂを形成する（図１２Ｂ参照）。そして、更に、半導体層としてのＩｎＡｓ層２７Ｂをエピタキシャル成長法に基づき形成した後、第１トランジスタＴＲ1を形成すべきシリコン半導体基板２０の領域にイオン注入を施す。これによって、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域の表面に、第１導電型（具体的には、ｎ型）を有する第１表面領域２０1（第１Ａ層７３及び第１Ａ延在層７４）を形成することができる（図１３参照）。
［工程−２３０Ｂ］
次に、実施例１において説明した方法と同様の方法で、但し、第１Ｂ層３５及び第１Ｂ延在層３６、並びに、第２Ｂ層４５及び第２Ｂ延在層４６を、ＭｏＳ2から構成することで、第１トランジスタＴＲ1及び第２トランジスタＴＲ2を得ることができる。こうして、図１に示したと同様の相補型トランジスタを得ることができる。
あるいは又、実施例２の第２変形例にあっては、製造途中の実施例２の第２変形例の相補型トランジスタの模式的な一部端面図を図１５に示すように、
第１表面領域２０1を構成する基体の部分７３，７４は、半導体基板２０に形成された第１半導体層（具体的には、インジウム砒素（ＩｎＡｓ）層）２７Ｂから構成され、
第２表面領域２０2を構成する基体の部分６３，６４は、半導体基板２０に形成された第２半導体層（具体的には、ゲルマニウム層）２７Ａから構成され、
第１Ｂ層３５及び第１Ｂ延在層３６、並びに、第２Ｂ層４５及び第２Ｂ延在層４６は、同じ２次元材料（具体的には、ＭｏＳ2）から構成されている（実施例１も参照）。
以下、実施例２の第２変形例の相補型トランジスタの製造方法の概略を、図１４Ａ、図１４Ｂ、図１５を参照して説明する。
［工程−２００Ｃ］
即ち、実施例２と同様にして、周知の方法に基づき、シリコン半導体基板２０に素子分離領域２１（２１1，２１2）を形成する。そして、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域であって、第２トランジスタＴＲ2を形成すべきシリコン半導体基板２０の領域をエッチングし、凹部２６Ａを形成する（図８Ａ、図８Ｂ参照）。次いで、所望の領域をマスク層（図示せず）で覆い、エピタキシャル成長法に基づき、凹部２６Ａを半導体層であるゲルマニウム（Ｇｅ）層２７Ａで埋め込み（図９Ａ参照）、ゲルマニウム層２７Ａにイオン注入を施す。これによって、素子分離領域２１によって囲まれたゲルマニウム層２７Ａに、第２導電型（具体的には、ｐ型）を有する第２表面領域２０2（第２Ａ層６３及び第２Ａ延在層６４）を形成することができる（図１４Ａ参照）。
［工程−２１０Ｃ］
次いで、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域であって、第１トランジスタＴＲ1を形成すべきシリコン半導体基板２０の領域をエッチングし、凹部２６Ｂを形成する。
［工程−２２０Ｃ］
その後、所望の領域をマスク層（図示せず）で覆い、エピタキシャル成長法に基づき、凹部２６Ｂの底部に、ＩｎＰから成る緩衝層２８Ｂを形成する（図１４Ｂ参照）。そして、更に、半導体層としてのＩｎＡｓ層２７Ｂをエピタキシャル成長法に基づき形成した後、第１トランジスタＴＲ1を形成すべきシリコン半導体基板２０の領域にイオン注入を施す。これによって、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域の表面に、第１導電型（具体的には、ｎ型）を有する第１表面領域２０1（第１Ａ層７３及び第１Ａ延在層７４）を形成することができる（図１５参照）。
［工程−２３０Ｃ］
次に、実施例１において説明した方法と同様の方法で、但し、第１Ｂ層３５及び第１Ｂ延在層３６、並びに、第２Ｂ層４５及び第２Ｂ延在層４６を、ＭｏＳ2から構成することで、第１トランジスタＴＲ1及び第２トランジスタＴＲ2を得ることができる。こうして、図１に示したと同様の相補型トランジスタを得ることができる。
実施例３も、実施例１の変形である。実施例３の相補型トランジスタにあっては、
第１表面領域２０1を構成する基体の部分５３，５４と、第２表面領域２０2を構成する基体の部分６３，６４とは、異なる材料から構成され、
第１Ｂ層３５及び第１Ｂ延在層３６と、第２Ｂ層４５及び第２Ｂ延在層４６とは、異なる材料から構成されている。
具体的には、第１表面領域２０1を構成する基体の部分５３，５４は、シリコン半導体基板２０から構成され、
第２表面領域２０2を構成する基体の部分６３，６４は、シリコン半導体基板２０に形成されたゲルマニウム層２７Ａから構成され、
第１Ｂ層３５及び第１Ｂ延在層３６は、ＭｏＴｅ2から構成され、
第２Ｂ層４５及び第２Ｂ延在層４６は、ＭｏＳ2から構成されている。
あるいは又、具体的には、第１表面領域２０1を構成する基体の部分５３，５４は、シリコン半導体基板２０に形成されたインジウム砒素層２７Ｂから構成され、
第２表面領域２０2を構成する基体の部分６３，６４は、シリコン半導体基板２０から構成され、
第１Ｂ層及び第１Ｂ延在層（第１Ｂ延在領域）は、ＭｏＴｅ2から構成され、
第２Ｂ層及び第２Ｂ延在層（第２Ｂ延在領域）は、ＭｏＳ2から構成されている形態とすることができる。
あるいは又、具体的には、第１表面領域２０1を構成する基体の部分５３，５４は、シリコン半導体基板２０に形成されたインジウム砒素層２７Ｂから構成され、
第２表面領域２０2を構成する基体の部分６３，６４は、シリコン半導体基板２０に形成されたゲルマニウム層２７Ａから構成され、
第１Ｂ層及び第１Ｂ延在層（第１Ｂ延在領域）は、ＭｏＴｅ2から構成され、
第２Ｂ層及び第２Ｂ延在層（第２Ｂ延在領域）は、ＭｏＳ2から構成されている形態とすることができる。
実施例３における第１表面領域２０1を構成する基体の部分５３，５４、第２表面領域２０2を構成する基体の部分６３，６４の形成方法は、実施例２において説明したと同様の方法とすることができるし、更には、実施例１において説明した方法と同様の方法で、第１トランジスタＴＲ1及び第２トランジスタＴＲ2を得ることができる。こうして、図１に示したと同様の相補型トランジスタを得ることができる。
実施例４は、本開示の第２の態様に係る相補型トランジスタに関する。実施例４の相補型トランジスタによっても、インバータ回路が構成される。実施例４の相補型トランジスタの模式的な一部断面図を図１６に示し、実施例４の相補型トランジスタの動作状態を模式的に図１７Ａ、図１７Ｂ、図１８Ａ、図１８Ｂ、図１９Ａ、図１９Ｂに示し、実施例４の相補型トランジスタにおける活性領域と制御電極の位置関係を示す概念図を図２０Ａ、図２０Ｂ及び図２０Ｃに示す。尚、図１７Ａには、第１トランジスタが不導通状態（オフ状態）にある状態を示し、図１７Ｂには、第２トランジスタが導通状態（オン状態）にある状態を示し、図１８Ａには、第１トランジスタが不導通状態（オフ状態）から導通状態（オン状態）となる状態を示し、図１８Ｂには、第２トランジスタが導通状態（オン状態）から不導通状態（オフ状態）となる状態を示し、図１９Ａには、第１トランジスタが導通状態（オン状態）にある状態を示し、図１９Ｂには、第２トランジスタが不導通状態（オフ状態）にある状態を示す。
実施例４の相補型トランジスタ１１０は、
第１制御電極１３０、
第１制御電極１３０の下方に位置する第１活性領域１３２、
第１制御電極１３０と第１活性領域１３２との間に設けられた第１絶縁層１３１、
第１活性領域１３２の一端から延在する第１Ａ延在領域１３３、及び、
第１活性領域１３２の他端から延在する第１Ｂ延在領域１３５、
を備えた第１トランジスタＴＲ1、並びに、
第２制御電極１４０、
第２制御電極１４０の下方に位置する第２活性領域１４２、
第２制御電極１４０と第２活性領域１４２との間に設けられた第２絶縁層１４１、
第２活性領域１４２の一端から延在する第２Ａ延在領域１４３、及び、
第２活性領域１４２の他端から延在する第２Ｂ延在領域１４５、
を備えた第２トランジスタＴＲ2、
から成る。
そして、基体に設けられた第１導電型（具体的には、実施例４にあってはｎ型）を有する第１表面領域１２０1は、第１Ａ延在領域１３３に相当し、
第１Ｂ延在領域１３５は、第１導電型とは異なる第２導電型としての特性を有し（即ち、第２導電型、具体的には、ｐ型としての挙動を示し、あるいは又、電子受容性を有し）、基体に設けられた第１絶縁領域２１1の上に設けられており、
第１活性領域１３２は、第１絶縁領域２１1の上に設けられており、
基体に設けられた第２導電型（具体的には、実施例４にあってはｐ型）を有する第２表面領域１２０2は、第２Ａ延在領域１４３に相当し、
第２Ｂ延在領域１４５は、第１導電型としての特性を有し（即ち、第１導電型、具体的には、ｎ型としての挙動を示し、あるいは又、電子供与性を有し）、基体に設けられた第２絶縁領域２１2の上に設けられており、
第２活性領域１４２は、第２絶縁領域２１2の上に設けられている。
また、実施例４の半導体装置（半導体デバイス、半導体素子）は、基体がシリコン半導体基板から成る実施例４の相補型トランジスタ、及び、シリコン半導体基板に形成された電界効果トランジスタを備えている。
第１トランジスタＴＲ1は、更に、第１Ａ延在領域１３３に接続された第１Ａ電極１３８、及び、第１Ｂ延在領域１３５に接続された第１Ｂ電極１３９を備えており、第２トランジスタＴＲ2は、第２Ａ延在領域１４３に接続された第２Ａ電極１４８、及び、第２Ｂ延在領域１４５に接続された第２Ｂ電極１４９を備えている。ここで、第１Ｂ延在領域１３５は、２次元材料又はグラフェンから構成されており、第２Ｂ延在領域１４５も、２次元材料又はグラフェンから構成されている。具体的には、２次元材料は、ＭｏＳ2、ＭｏＳｅ2、ＭｏＴｅ2、ＷＳ2、ＷＳｅ2、ＷＴｅ2、ＺｒＳ2、ＺｒＳｅ2、ＺｒＴｅ2、ＨｆＳ2、ＨｆＳｅ2及びＨｆＴｅ2から成る群から選択された１種類の２次元材料から成る。基体は、半導体基板あるいはシリコン（Ｓｉ）、具体的には、シリコン半導体基板２０から成り、第１Ｂ延在領域１３５はＷＴｅ2（厚さは、例えば、ＷＴｅ2５原子層分）から構成されており、第２Ｂ延在領域１４５はＨｆＴｅ2（厚さは、例えば、ＨｆＴｅ2５原子層分）から構成されている。また、第１絶縁領域２１1及び第２絶縁領域２１2は、シリコン半導体基板２０に設けられたＳｉＯ2から成る素子分離領域２１から構成されている。第１制御電極１３０及び第２制御電極１４０、第１絶縁層１３１及び第２絶縁層１４１、第１Ａ電極１３８及び第２Ａ電極１４８、第１Ｂ電極１３９及び第２Ｂ電極１４９、層間絶縁層２２は、実施例１に説明したと同様の材料から成る。
実施例４の相補型トランジスタにおいて、第１Ａ延在領域１３３と第１Ｂ延在領域１３５との間には第１境界領域１３７（第１活性領域１３２に相当する）が形成されており、第２Ａ延在領域１４３と第２Ｂ延在領域１４５との間には第２境界領域１４７（第２活性領域１４２に相当する）が形成されている。第１境界領域１３７（第１活性領域１３２）は、イントリンシックな活性領域であり、具体的には、厚さ３ｎｍのＷＴｅ2から成る。また、第２境界領域１４７（第２活性領域１４２）も、イントリンシックな活性領域であり、具体的には、厚さ３ｎｍのＨｆＴｅ2から成る。尚、第１Ａ延在領域１３３の端面と第１Ｂ延在領域１３５の端面とが接していてもよいし、第２Ａ延在領域１４３の端面と第２Ｂ延在領域１４５の端面とが接していてもよい。即ち、第１境界領域１３７や第２境界領域１４７を設けず、第１Ａ延在領域１３３の端面と第１Ｂ延在領域１３５の端面との接触部が第１活性領域１３２を構成し、第２Ａ延在領域１４３の端面と第２Ｂ延在領域１４５の端面との接触部が第２活性領域１４２を構成する形態とすることもできる。
実施例４の相補型トランジスタの動作は、実施例１の相補型トランジスタの動作と同様とすることができるので、詳細な説明は省略する。
実施例４の相補型トランジスタにおいて、第１活性領域１３２（第１境界領域１３７）と第１制御電極１３０とが重なっているが、第１活性領域１３２（第１境界領域１３７）の正射影像は、第１制御電極１３０の正射影像に含まれていてもよいし（図２０Ａ参照）、第１制御電極１３０の正射影像と一致していてもよいし（図２０Ｂ参照）、第１制御電極１３０の正射影像からはみ出していてもよい（図２０Ｃ参照）。同様に、重複領域において、第２活性領域１４２（第２境界領域１４７）と第２制御電極１４０とが重なっているが、第２活性領域１４２（第２境界領域１４７）の正射影像は、第２制御電極１４０の正射影像に含まれていてもよいし（図２０Ａ参照）、第２制御電極１４０の正射影像と一致していてもよいし（図２０Ｂ参照）、第２制御電極１４０の正射影像からはみ出していてもよい（図２０Ｃ参照）。尚、第１制御電極１３０、第２制御電極１４０によって生成される電界が一層均一に加わるといった観点からは、第１活性領域１３２及び第２活性領域１４２の正射影像が、第１制御電極１３０、第２制御電極１４０の正射影像に含まれていることが望ましい。
以下、実施例４の相補型トランジスタにおける、例えば、第１トランジスタの製造方法の概略を、図２１Ａ、図２１Ｂ及び図２１Ｃを参照して説明する。
［工程−４００］
即ち、周知の方法に基づき、シリコン半導体基板２０に素子分離領域２１を形成する。そして、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域の表面に、イオン注入法に基づき、第１導電型（具体的には、ｎ型）を有する第１表面領域１２０1（第１Ａ延在領域１３３）を形成する（図２１Ａ参照）。
［工程−４１０］
次に、第１絶縁領域（素子分離領域）２１1の頂面を、若干、除去した後、第１絶縁領域（素子分離領域）２１1の上に、ＣＶＤ法に基づきＷＴｅ2を形成し、次いで、所望の形状にパターニングすることで、第１Ｂ延在領域１３５、第１境界領域１３７となる領域を得る。その後、化学ドーピング法に基づき、第１Ｂ延在領域１３５を形成する（図２１Ｂ参照）。尚、化学ドーピング法を実行する際には、不所望の領域がドーピングされることを防止するためにマスク層を形成すればよい。
［工程−４２０］
次に、全面に第１絶縁層１３１を形成する。そして、第１絶縁層１３１上に第１制御電極１３０を形成する（図２１Ｃ参照）。その後、全面に層間絶縁層２２を形成し、第１Ａ延在領域１３３の上方に位置する層間絶縁層２２に開口部を形成し、開口部を導電材料で埋め込むことで、層間絶縁層２２の頂面に亙り、第１Ａ電極１３８を形成することができる。一方、第１Ｂ延在領域１３５の上方に位置する層間絶縁層２２に開口部を形成し、開口部を導電材料で埋め込むことで、層間絶縁層２２の頂面に亙り、第１Ｂ電極１３９を形成することができる。
第２トランジスタＴＲ2も、実質的に同様の方法で形成することができる。そして、こうして、図１６に示した相補型トランジスタを得ることができる。
実施例４の相補型トランジスタにあっても、第１Ａ延在領域１３３、第２Ａ延在領域１４３は基体の表面領域に形成されているので、相補型トランジスタの活性領域等を構成する材料の種類は、最大、３種類でよいし、２次元材料（２Ｄ材料）は２種類でよく、相補型トランジスタの活性領域等の構成材料の種類削減を図ることができる。
実施例５は、実施例４の変形である。実施例５の相補型トランジスタにあっては、製造途中の実施例５の相補型トランジスタの模式的な一部端面図を図２４に示すように、
第１Ａ延在領域１５３と第２Ａ延在領域１６３とは、異なる材料から構成され、
第１Ｂ延在領域１３５と第２Ｂ延在領域１４５は、同じ材料から構成されている。即ち、実施例５の相補型トランジスタは、１種類の２次元材料（２Ｄ材料）、１種類の半導体層及び１種類の半導体基板から構成されるだけであり、相補型トランジスタの活性領域等の構成材料（特に、２次元材料）の種類の一層の削減を図ることができるし、製造プロセスの一層の簡素化を図ることができる。
そして、第１Ａ延在領域１５３を構成する材料の価電子帯の値［ＥC（Ｎ）］と、第１Ｂ延在領域１３５を構成する材料の伝導帯の値［ＥV（２Ｄ）］との差は１ｅＶ以下であり、
第２Ａ延在領域１３５を構成する材料の伝導帯の値［ＥV（Ｐ）］と、第２Ｂ延在領域１４５を構成する材料の価電子帯の値［ＥC（２Ｄ）］との差は１ｅＶ以下である。即ち、
ＥV（Ｐ）−ＥC（２Ｄ）≦１（ｅＶ）
ＥV（２Ｄ）−ＥC（Ｎ）≦１（ｅＶ）
を満足する。
具体的には、
第１Ａ延在領域１５３は、シリコン半導体基板２０から構成され、
第２Ａ延在領域１６３は、シリコン半導体基板２０に形成された半導体層（具体的には、ゲルマニウム層）１２７Ａから構成され、
第１Ｂ延在領域１３５及び第２Ｂ延在領域１４５は、同じ２次元材料（具体的には、ＭｏＴｅ2）から構成されている。
以下、実施例５の相補型トランジスタの製造方法の概略を、図２２Ａ、図２２Ｂ、図２３Ａ、図２３Ｂ、図２４を参照して説明する。
［工程−５００Ａ］
即ち、周知の方法に基づき、シリコン半導体基板２０に素子分離領域２１（２１1，２１2）を形成する（図２２Ａ参照）。そして、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域であって、第２トランジスタＴＲ2を形成すべきシリコン半導体基板２０の領域をエッチングし、凹部１２６Ａを形成する（図２２Ｂ参照）。
［工程−５１０Ａ］
次いで、所望の領域をマスク層（図示せず）で覆い、エピタキシャル成長法に基づき、凹部１２６Ａを半導体層であるゲルマニウム（Ｇｅ）層１２７Ａで埋め込む（図２３Ａ参照）。
［工程−５２０Ａ］
そして、第１トランジスタＴＲ1を形成すべきシリコン半導体基板２０の領域にイオン注入を施す。これによって、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域の表面に、第１導電型（具体的には、ｎ型）を有する第１表面領域１２０1（第１Ａ延在領域１５３）を形成することができる（図２３Ｂ参照）。
また、第２トランジスタＴＲ2を形成すべきゲルマニウム層１２７Ａの領域にイオン注入を施す。これによって、素子分離領域２１によって囲まれたゲルマニウム層１２７Ａに、第２導電型（具体的には、ｐ型）を有する第２表面領域１２０2（第２Ａ延在領域１６３）を形成することができる（図２４参照）。
［工程−５３０Ａ］
その後、実施例４において説明した方法と同様の方法で、但し、第１Ｂ延在領域１３５及び第２Ｂ延在領域１４５を、ＭｏＴｅ2から構成することで、第１トランジスタＴＲ1及び第２トランジスタＴＲ2を得ることができる。こうして、図１６に示したと同様の相補型トランジスタを得ることができる。
あるいは又、実施例５の第１変形例にあっては、製造途中の実施例５の第１変形例の相補型トランジスタの模式的な一部端面図を図２６Ｂに示すように、
第１Ａ延在領域１７３は、シリコン半導体基板２０に形成された半導体層（具体的には、インジウム砒素層）１２７Ｂから構成され、
第２Ａ延在領域１８３は、シリコン半導体基板２０から構成され、
第１Ｂ延在領域１３５及び第２Ｂ延在領域１４５は、同じ２次元材料（具体的には、ＭｏＳ2）から構成されている。
以下、実施例５の第１変形例の相補型トランジスタの製造方法の概略を、図２５Ａ、図２５Ｂ、図２６Ａ、図２６Ｂを参照して説明する。
［工程−５００Ｂ］
即ち、周知の方法に基づき、シリコン半導体基板２０に素子分離領域２１（２１1，２１2）を形成する。そして、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域であって、第２トランジスタＴＲ2を形成すべきシリコン半導体基板２０の領域にイオン注入を施す。これによって、素子分離領域２１によって囲まれたシリコン半導体基板２０の表面領域に、第２導電型（具体的には、ｐ型）を有する第２Ａ延在領域１８３を形成することができる（図２５Ａ参照）。
［工程−５１０Ｂ］
次いで、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域であって、第１トランジスタＴＲ1を形成すべきシリコン半導体基板２０の領域をエッチングし、凹部１２６Ｂを形成する（図２５Ｂ参照）。
［工程−５２０Ｂ］
その後、所望の領域をマスク層（図示せず）で覆い、エピタキシャル成長法に基づき、凹部１２６Ｂの底部に、ＩｎＰから成る緩衝層１２８Ｂを形成する（図２６Ａ参照）。そして、更に、半導体層としてのＩｎＡｓ層１２７Ｂをエピタキシャル成長法に基づき形成する。次いで、第１トランジスタＴＲ1を形成すべきシリコン半導体基板２０の領域にイオン注入を施す。これによって、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域の表面に、第１導電型（具体的には、ｎ型）を有する第１Ａ延在領域１７３を形成することができる（図２６Ｂ参照）。
［工程−５３０Ｂ］
その後、実施例４において説明した方法と同様の方法で、但し、第１Ｂ延在領域１３５及び第２Ｂ延在領域１４５を、ＭｏＳ2から構成することで、第１トランジスタＴＲ1及び第２トランジスタＴＲ2を得ることができる。こうして、図１６に示したと同様の相補型トランジスタを得ることができる。
あるいは又、実施例５の第２変形例にあっては、製造途中の実施例５の第２変形例の相補型トランジスタの模式的な一部端面図を図２８に示すように、
第１Ａ延在領域１７３は、半導体基板２０に形成された第１半導体層（具体的にはインジウム砒素層）１２７Ｂから構成され、
第２Ａ延在領域１６３は、半導体基板２０に形成された第２半導体層（具体的には、ゲルマニウム層）１２７Ａから構成され、
第１Ｂ延在領域１３５及び第２Ｂ延在領域１４５は、同じ２次元材料（具体的には、ＭｏＳ2）から構成されている。
以下、実施例５の第２変形例の相補型トランジスタの製造方法の概略を、図２７Ａ、図２７Ｂ、図２８を参照して説明する。
［工程−５００Ｃ］
即ち、実施例５と同様にして、周知の方法に基づき、シリコン半導体基板２０に素子分離領域２１（２１1，２１2）を形成する。そして、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域であって、第２トランジスタＴＲ2を形成すべきシリコン半導体基板２０の領域をエッチングし、凹部１２６Ａを形成する（図２２Ａ、図２２Ｂ参照）。次いで、所望の領域をマスク層（図示せず）で覆い、エピタキシャル成長法に基づき、凹部１２６Ａを半導体層であるゲルマニウム（Ｇｅ）層１２７Ａで埋め込む（図２３Ａ参照）。そして、第２トランジスタＴＲ2を形成すべきシリコン半導体基板２０の領域にイオン注入を施す。これによって、素子分離領域２１によって囲まれたゲルマニウム層１２７Ａに、第２Ａ延在領域１６３を形成することができる（図２７Ａ参照）。
［工程−５１０Ｃ］
次いで、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域であって、第１トランジスタＴＲ1を形成すべきシリコン半導体基板２０の領域をエッチングし、凹部１２６Ｂを形成する。
［工程−５２０Ｃ］
その後、所望の領域をマスク層（図示せず）で覆い、エピタキシャル成長法に基づき、凹部１２６Ｂの底部に、ＩｎＰから成る緩衝層１２８Ｂを形成する（図２７Ｂ参照）。そして、更に、半導体層としてのＩｎＡｓ層１２７Ｂをエピタキシャル成長法に基づき形成する。次いで、第１トランジスタＴＲ1を形成すべきシリコン半導体基板２０の領域にイオン注入を施す。これによって、素子分離領域２１によって囲まれたシリコン半導体基板２０の領域の表面に、第１導電型（具体的には、ｎ型）を有する第１Ａ延在領域１７３を形成することができる（図２８参照）。
［工程−５３０Ｃ］
次に、実施例４において説明した方法と同様の方法で、但し、第１Ｂ延在領域１３５及び第２Ｂ延在領域１４５を、ＭｏＳ2から構成することで、第１トランジスタＴＲ1及び第２トランジスタＴＲ2を得ることができる。こうして、図１６に示したと同様の相補型トランジスタを得ることができる。
あるいは又、より具体的には、第１Ａ延在領域１７３は、シリコン半導体基板２０から構成され、
第２Ａ延在領域１６３は、シリコン半導体基板２０に形成されたゲルマニウム層１２７Ａから構成され、
第１Ｂ延在領域１３５及び第２Ｂ延在領域１４５は、ＭｏＳ2から構成されている。
あるいは又、より具体的には、第１Ａ延在領域１７３は、シリコン半導体基板２０に形成されたインジウム砒素層１２７Ｂから構成され、
第２Ａ延在領域１６３は、シリコン半導体基板２０から構成され、
第１Ｂ延在領域１３５及び第２Ｂ延在領域１４５は、ＭｏＳ2から構成されている。
実施例６も、実施例４の変形である。実施例６の相補型トランジスタにあっては、
第１Ａ延在領域と第２Ａ延在領域とは、異なる材料から構成され、
第１Ｂ延在領域と第２Ｂ延在領域とは、異なる材料から構成されている。
具体的には、第１Ａ延在領域１５３は、シリコン半導体基板２０から構成され、
第２Ａ延在領域１６３は、シリコン半導体基板２０に形成されたゲルマニウム層１２７Ａから構成され、
第１Ｂ延在領域１３５は、ＭｏＴｅ2から構成され、
第２Ｂ延在領域１４５は、ＭｏＳ2から構成されている。
あるいは又、具体的には、第１Ａ延在領域１７３は、シリコン半導体基板２０に形成されたインジウム砒素層１２７Ｂから構成され、
第２Ａ延在領域１６３は、シリコン半導体基板２０から構成され、
第１Ｂ延在領域１３５は、ＭｏＴｅ2から構成され、
第２Ｂ延在領域１４５は、ＭｏＳ2から構成されている。
あるいは又、具体的には、第１Ａ延在領域１７３は、シリコン半導体基板２０に形成されたインジウム砒素層１２７Ｂから構成され、
第２Ａ延在領域１６３は、シリコン半導体基板２０に形成されたゲルマニウム層１２７Ａから構成され、
第１Ｂ延在領域１３５は、ＭｏＴｅ2から構成され、
第２Ｂ延在領域１４５は、ＭｏＳ2から構成されている。
実施例６における第１Ａ延在領域１５３，１７３、第２Ａ延在領域１６３，１８３の形成方法は、実施例５において説明したと同様の方法とすることができるし、更には、実施例４において説明した方法と同様の方法で、第１トランジスタＴＲ1及び第２トランジスタＴＲ2を得ることができる。こうして、図１６に示したと同様の相補型トランジスタを得ることができる。
実施例７は、実施例１〜実施例６の変形であり、実施例１〜実施例６において説明した相補型トランジスタによって構成された論理回路に関する。
実施例１〜実施例６の相補型トランジスタに基づき形成されるＮＡＮＤ回路の等価回路図を図２９に示す。ＮＡＮＤ回路は４つのトランジスタＴｒ1，Ｔｒ2，Ｔｒ3，Ｔｒ4から構成されている。ここで、第１のトランジスタＴｒ1及び第３のトランジスタＴｒ3は、実施例１〜実施例６の相補型トランジスタにおける第２トランジスタＴＲ2から構成されている。また、第２のトランジスタＴｒ2及び第４のトランジスタＴｒ4は、実施例１〜実施例６の相補型トランジスタにおける第１トランジスタＴＲ1から構成されている。
実施例１〜実施例６の相補型トランジスタに基づき形成されるＮＯＲ回路の等価回路図を図３０に示す。ＮＯＲ回路も４つのトランジスタＴｒ1，Ｔｒ2，Ｔｒ3，Ｔｒ4から構成されている。ここで、第１のトランジスタＴｒ1及び第３のトランジスタＴｒ3は、実施例１〜実施例６の相補型トランジスタにおける第２トランジスタＴＲ2から構成されている。また、第２のトランジスタＴｒ2及び第４のトランジスタＴｒ4は、実施例１〜実施例６の相補型トランジスタにおける第１トランジスタＴＲ1から構成されている。
実施例１〜実施例６の相補型トランジスタに基づき形成される８つのトランジスタから構成されるＳＲＡＭ回路の等価回路図を図３１に示す。ＳＲＡＭ回路は、８つのトランジスタＴｒ1，Ｔｒ2，Ｔｒ3，Ｔｒ4，Ｔｒ5，Ｔｒ6，Ｔｒ7，Ｔｒ8から構成されている。このＳＲＡＭ回路の回路構成、それ自体は周知であるので、詳細な説明は省略する。ここで、第１のトランジスタＴｒ1及び第４のトランジスタＴｒ4は、実施例１〜実施例６の相補型トランジスタにおける第２トランジスタＴＲ2から構成されている。また、残りのトランジスタＴｒ2，Ｔｒ3，Ｔｒ5，Ｔｒ6，Ｔｒ7，Ｔｒ8は、実施例１〜実施例６の相補型トランジスタにおける第１トランジスタＴＲ1から構成されている。
以上、本開示の相補型トランジスタ及び半導体装置を好ましい実施例に基づき説明したが、本開示の相補型トランジスタ、半導体装置の構成、構造、構成材料、製造方法等は、実施例に限定されるものではなく、適宜、変更することができる。また、実施例において説明した本開示の相補型トランジスタの各種適用例も例示であり、他の回路例に適用することができることは云うまでもない。即ち、各種回路において、ｎチャネル型ＦＥＴを本開示の相補型トランジスタにおける第１トランジスタに置き換えればよいし、ｐチャネル型ＦＥＴを本開示の相補型トランジスタにおける第２トランジスタに置き換えればよい。
実施例１〜実施例６においては、基体を、シリコン半導体基板から構成したが、図３２、図３３に模式的な一部断面図を示すように、基体２４を２次元材料層（例えば、ＭｏＳ2）から構成することができる。この場合、基体２４を、支持材料（例えば、絶縁膜が表面に形成されたシリコン半導体基板等の基板）２３の上に設ければよい。基体２４と基体２４との間には、例えば、ＳｉＯ2から成る第１絶縁領域２５1、第２絶縁領域２５2を形成すればよい。あるいは又、２次元材料層から構成された基体において、第１絶縁領域２５1、第２絶縁領域２５2を形成すべき部分に、例えば、イオン注入を行うことで、第１絶縁領域２５1、第２絶縁領域２５2を形成してもよい。尚、図３２は、実施例１の相補型トランジスタの変形例を示し、図３３は、実施例４の相補型トランジスタの変形例を示す。
あるいは又、一方のトランジスタを、図３２、図３３に示した構造とし、他方のトランジスタを実施例２〜実施例３、実施例５〜実施例６において説明したトランジスタの構造とすることもできる。
あるいは又、基体を、シリコン（Ｓｉ）の代わりにゲルマニウム（Ｇｅ）から構成し、第１Ｂ層３５（第１Ｂ延在領域１３５）をＭｏＳ2、ＷＴｅ2又はグラフェンから構成し、第２Ｂ層４５（第２Ｂ延在領域１４５）をＨｆＴｅ2から構成することもできる。
あるいは又、模式的な斜視図を図３４Ａに示し、図３４Ａの矢印Ｂ−Ｂに沿った模式的な一部断面図を図３４Ｂに示し、図３４Ａの矢印Ｃ−Ｃに沿った模式的な一部断面図を図３４Ｃに示すように、実施例１の相補型トランジスタの変形例として、所謂Ｆｉｎ形状を有する構造とすることもできる。また、実施例４の相補型トランジスタの変形例として、所謂Ｆｉｎ形状を有する構造とすることもできる。実施例４の変形例の、図３４Ａの矢印Ｂ−Ｂに沿った模式的な一部断面図を図３４Ｄに示す。尚、これらの図面においては、相補型トランジスタを構成する第１トランジスタのみを図示した。また、Ｆｉｎ形状を有するトランジスタは、シリコン半導体基板上に形成されているが、シリコン半導体基板の図示は省略した。図３４Ａ、図３４Ｂ及び図３４Ｃにおける構成要素の参照番号の下２桁は、実施例１において説明した第１トランジスタにおける構成要素の参照番号の２桁の数字と同じである。また、図３４Ｄにおける構成要素の参照番号の下２桁は、実施例４において説明した第１トランジスタにおける構成要素の参照番号の２桁の数字と同じである。
尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《相補型トランジスタ・・・第１の態様》
第１制御電極、
第１制御電極の下方に位置し、第１Ａ層と第１Ｂ層が積層されて成る第１活性領域、
第１制御電極と第１活性領域との間に設けられた第１絶縁層、
第１活性領域の一端から延在し、第１Ａ層から構成された第１Ａ延在層、及び、
第１活性領域の他端から延在し、第１Ｂ層から構成された第１Ｂ延在層、
を備えた第１トランジスタ、並びに、
第２制御電極、
第２制御電極の下方に位置し、第２Ａ層と第２Ｂ層が積層されて成る第２活性領域、
第２制御電極と第２活性領域との間に設けられた第２絶縁層、
第２活性領域の一端から延在し、第２Ａ層から構成された第２Ａ延在層、及び、
第２活性領域の他端から延在し、第２Ｂ層から構成された第２Ｂ延在層、
を備えた第２トランジスタ、
から成る相補型トランジスタであって、
基体に設けられた第１導電型を有する第１表面領域は、第１Ａ層及び第１Ａ延在層に相当し、
第１Ｂ層は、第１導電型とは異なる第２導電型としての特性を有し、
第１Ｂ延在層は、基体に設けられた第１絶縁領域の上に設けられており、
基体に設けられた第２導電型を有する第２表面領域は、第２Ａ層及び第２Ａ延在層に相当し、
第２Ｂ層は、第１導電型としての特性を有し、
第２Ｂ延在層は、基体に設けられた第２絶縁領域の上に設けられている相補型トランジスタ。
［Ａ０２］第１Ｂ層は、２次元材料又はグラフェンから構成されており、
第２Ｂ層は、２次元材料又はグラフェンから構成されている［Ａ０１］に記載の相補型トランジスタ。
［Ａ０３］２次元材料は、ＭｏＳ2、ＭｏＳｅ2、ＭｏＴｅ2、ＷＳ2、ＷＳｅ2、ＷＴｅ2、ＺｒＳ2、ＺｒＳｅ2、ＺｒＴｅ2、ＨｆＳ2、ＨｆＳｅ2及びＨｆＴｅ2から成る群から選択された１種類の２次元材料から成る［Ａ０２］に記載の相補型トランジスタ。
［Ａ０４］基体は半導体基板から成り、
第１絶縁領域及び第２絶縁領域は、半導体基板に設けられた素子分離領域から成る［Ａ０１］乃至［Ａ０３］のいずれか１項に記載の相補型トランジスタ。
［Ａ０５］基体は２次元材料層から成る［Ａ０１］乃至［Ａ０３］のいずれか１項に記載の相補型トランジスタ。
［Ａ０６］基体は、シリコン又はゲルマニウムから成り、
第１Ｂ層は、ＭｏＳ2、ＷＴｅ2又はグラフェンから構成されており、
第２Ｂ層は、ＨｆＴｅ2から構成されている［Ａ０１］乃至［Ａ０３］のいずれか１項に記載の相補型トランジスタ。
［Ａ０７］基体は、ＭｏＳ2から成り、
第１Ｂ層は、ＷＴｅ2から構成されており、
第２Ｂ層は、ＺｒＳ2、ＨｆＳ2又はＨｆＳｅ2から構成されている［Ａ０１］乃至［Ａ０３］のいずれか１項に記載の相補型トランジスタ。
［Ａ０８］第１表面領域を構成する基体の部分と、第２表面領域を構成する基体の部分とは、異なる材料から構成され、
第１Ｂ層及び第１Ｂ延在層と、第２Ｂ層及び第２Ｂ延在層とは、同じ材料から構成されている［Ａ０１］に記載の相補型トランジスタ。
［Ａ０９］第１表面領域を構成する基体の部分の価電子帯の値と、第１Ｂ層及び第１Ｂ延在層を構成する材料の伝導帯の値との差は１ｅＶ以下であり、
第２表面領域を構成する基体の部分の伝導帯の値と、第２Ｂ層及び第２Ｂ延在層を構成する材料の価電子帯の値との差は１ｅＶ以下である［Ａ０８］に記載の相補型トランジスタ。
［Ａ１０］第１表面領域を構成する基体の部分は、シリコン半導体基板から構成され、
第２表面領域を構成する基体の部分は、シリコン半導体基板に形成された半導体層から構成され、
第１Ｂ層及び第１Ｂ延在層、並びに、第２Ｂ層及び第２Ｂ延在層は、同じ２次元材料から構成されている［Ａ０８］又は［Ａ０９］に記載の相補型トランジスタ。
［Ａ１１］半導体層はゲルマニウム層から成り、第１Ｂ層及び第１Ｂ延在層並びに第２Ｂ層及び第２Ｂ延在層はＭｏＴｅ2から成る［Ａ１０］に記載の相補型トランジスタ。
［Ａ１２］第１表面領域を構成する基体の部分は、シリコン半導体基板に形成された半導体層から構成され、
第２表面領域を構成する基体の部分は、シリコン半導体基板から構成され、
第１Ｂ層及び第１Ｂ延在層、並びに、第２Ｂ層及び第２Ｂ延在層は、同じ２次元材料から構成されている［Ａ０８］又は［Ａ０９］に記載の相補型トランジスタ。
［Ａ１３］半導体層はインジウム砒素層から成り、第１Ｂ層及び第１Ｂ延在層並びに第２Ｂ層及び第２Ｂ延在層はＭｏＳ2から成る［Ａ１２］に記載の相補型トランジスタ。
［Ａ１４］第１表面領域を構成する基体の部分は、半導体基板に形成された第１半導体層から構成され、
第２表面領域を構成する基体の部分は、半導体基板に形成された第２半導体層から構成され、
第１Ｂ層及び第１Ｂ延在層、並びに、第２Ｂ層及び第２Ｂ延在層は、同じ２次元材料から構成されている［Ａ０８］又は［Ａ０９］に記載の相補型トランジスタ。
［Ａ１５］第１半導体層はインジウム砒素層から成り、第２半導体層はゲルマニウム層から成り、第１Ｂ層及び第１Ｂ延在層並びに第２Ｂ層及び第２Ｂ延在層はＭｏＳ2から成る［Ａ１４］に記載の相補型トランジスタ。
［Ａ１６］第１表面領域を構成する基体の部分と、第２表面領域を構成する基体の部分とは、異なる材料から構成され、
第１Ｂ層及び第１Ｂ延在層と、第２Ｂ層及び第２Ｂ延在層とは、異なる材料から構成されている［Ａ０１］に記載の相補型トランジスタ。
［Ａ１７］第１表面領域を構成する基体の部分は、シリコン半導体基板から構成され、
第２表面領域を構成する基体の部分は、シリコン半導体基板に形成されたゲルマニウム層から構成され、
第１Ｂ層及び第１Ｂ延在層は、ＭｏＴｅ2から構成され、
第２Ｂ層及び第２Ｂ延在層は、ＭｏＳ2から構成されている［Ａ１６］に記載の相補型トランジスタ。
［Ａ１８］第１表面領域を構成する基体の部分は、シリコン半導体基板に形成されたインジウム砒素層から構成され、
第２表面領域を構成する基体の部分は、シリコン半導体基板から構成され、
第１Ｂ層及び第１Ｂ延在層は、ＭｏＴｅ2から構成され、
第２Ｂ層及び第２Ｂ延在層は、ＭｏＳ2から構成されている［Ａ１６］に記載の相補型トランジスタ。
［Ａ１９］第１表面領域を構成する基体の部分は、シリコン半導体基板に形成されたインジウム砒素層から構成され、
第２表面領域を構成する基体の部分は、シリコン半導体基板に形成されたゲルマニウム層から構成され、
第１Ｂ層及び第１Ｂ延在層は、ＭｏＴｅ2から構成され、
第２Ｂ層及び第２Ｂ延在層は、ＭｏＳ2から構成されている［Ａ１６］に記載の相補型トランジスタ。
［Ａ２０］基体の伝導帯の下端のエネルギーの値と第１Ｂ層の伝導帯の下端のエネルギーの値との差の絶対値は、第１トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値と第１Ｂ層の価電子帯の上端のエネルギーの値との差の絶対値は、第１トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の伝導帯の下端のエネルギーの値と第２Ｂ層の伝導帯の下端のエネルギーの値との差の絶対値は、第２トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値と第２Ｂ層の価電子帯の上端のエネルギーの値との差の絶対値は、第２トランジスタの駆動電圧で駆動可能なエネルギー差分以下である［Ａ０１］乃至［Ａ１９］のいずれか１項に記載の相補型トランジスタ。
［Ａ２１］第１Ａ層と第１Ｂ層との間には第１層間絶縁膜が形成されており、
第２Ａ層と第２Ｂ層との間には第２層間絶縁膜が形成されている［Ａ０１］乃至［Ａ２０］のいずれか１項に記載の相補型トランジスタ。
［Ａ２２］第１トランジスタは、更に、第１Ａ延在層に接続された第１Ａ電極、及び、第１Ｂ延在層に接続された第１Ｂ電極を備えており、
第２トランジスタは、更に、第２Ａ延在層に接続された第２Ａ電極、及び、第２Ｂ延在層に接続された第２Ｂ電極を備えている［Ａ０１］乃至［Ａ２１］のいずれか１項に記載の相補型トランジスタ。
［Ｂ０１］
制御電極、
制御電極の下方に位置し、第Ａ層と第Ｂ層が積層されて成る活性領域、
制御電極と活性領域との間に設けられた絶縁層、
活性領域の一端から延在し、第Ａ層から構成された第Ａ延在層、及び、
活性領域の他端から延在し、第Ｂ層から構成された第Ｂ延在層、
を備えたトランジスタであって、
基体に設けられた第１導電型を有する表面領域は、第Ａ層及び第Ａ延在層に相当し、
第Ｂ層は、第１導電型とは異なる第２導電型としての特性を有し、
第Ｂ延在層は、基体に設けられた絶縁領域の上に設けられているトランジスタ。
［Ｃ０１］《相補型トランジスタ・・・第２の態様》
第１制御電極、
第１制御電極の下方に位置する第１活性領域、
第１制御電極と第１活性領域との間に設けられた第１絶縁層、
第１活性領域の一端から延在する第１Ａ延在領域、及び、
第１活性領域の他端から延在する第１Ｂ延在領域、
を備えた第１トランジスタ、並びに、
第２制御電極、
第２制御電極の下方に位置する第２活性領域、
第２制御電極と第２活性領域との間に設けられた第２絶縁層、
第２活性領域の一端から延在する第２Ａ延在領域、及び、
第２活性領域の他端から延在する第２Ｂ延在領域、
を備えた第２トランジスタ、
から成る相補型トランジスタであって、
基体に設けられた第１導電型を有する第１表面領域は、第１Ａ延在領域に相当し、
第１Ｂ延在領域は、第１導電型とは異なる第２導電型としての特性を有し、基体に設けられた第１絶縁領域の上に設けられており、
第１活性領域は、第１絶縁領域上に設けられており、
基体に設けられた第２導電型を有する第２表面領域は、第２Ａ延在領域に相当し、
第２Ｂ延在領域は、第１導電型としての特性を有し、基体に設けられた第２絶縁領域の上に設けられており、
第２活性領域は、第２絶縁領域上に設けられている相補型トランジスタ。
［Ｃ０２］第１Ｂ延在領域は、２次元材料又はグラフェンから構成されており、
第２Ｂ延在領域は、２次元材料又はグラフェンから構成されている［Ｃ０１］に記載の相補型トランジスタ。
［Ｃ０３］２次元材料は、ＭｏＳ2、ＭｏＳｅ2、ＭｏＴｅ2、ＷＳ2、ＷＳｅ2、ＷＴｅ2、ＺｒＳ2、ＺｒＳｅ2、ＺｒＴｅ2、ＨｆＳ2、ＨｆＳｅ2及びＨｆＴｅ2から成る群から選択された１種類の２次元材料から成る［Ｃ０２］に記載の相補型トランジスタ。
［Ｃ０４］基体は半導体基板から成り、
第１絶縁領域及び第２絶縁領域は、半導体基板に設けられた素子分離領域から成る［Ｃ０１］乃至［Ｃ０３］のいずれか１項に記載の相補型トランジスタ。
［Ｃ０５］基体は２次元材料層から成る［Ｃ０１］乃至［Ｃ０３］のいずれか１項に記載の相補型トランジスタ。
［Ｃ０６］基体は、シリコン又はゲルマニウムから成り、
第１Ｂ延在領域は、ＭｏＳ2、ＷＴｅ2又はグラフェンから構成されており、
第２Ｂ延在領域は、ＨｆＴｅ2から構成されている［Ｃ０１］乃至［Ｃ０３］のいずれか１項に記載の相補型トランジスタ。
［Ｃ０７］基体は、ＭｏＳ2から成り、
第１Ｂ延在領域は、ＷＴｅ2から構成されており、
第２Ｂ延在領域は、ＺｒＳ2、ＨｆＳ2又はＨｆＳｅ2から構成されている［Ｃ０１］乃至［Ｃ０３］のいずれか１項に記載の相補型トランジスタ。
［Ｃ０８］第１Ａ延在領域と第２Ａ延在領域とは、異なる材料から構成され、
第１Ｂ延在領域と第２Ｂ延在領域とは、同じ材料から構成されている［Ｃ０１］に記載の相補型トランジスタ。
［Ｃ０９］第１Ａ延在領域を構成する材料の価電子帯の値と、第１Ｂ延在領域を構成する材料の伝導帯の値との差は１ｅＶ以下であり、
第２Ａ延在領域を構成する材料の伝導帯の値と、第２Ｂ延在領域を構成する材料の価電子帯の値との差は１ｅＶ以下である［Ｃ０８］に記載の相補型トランジスタ。
［Ｃ１０］第１Ａ延在領域は、シリコン半導体基板から構成され、
第２Ａ延在領域は、シリコン半導体基板に形成された半導体層から構成され、
第１Ｂ延在領域及び第２Ｂ延在領域は、同じ２次元材料から構成されている［Ｃ０８］又は［Ｃ０９］に記載の相補型トランジスタ。
［Ｃ１１］半導体層はゲルマニウム層から成り、第１Ｂ延在領域及び第２Ｂ延在領域はＭｏＴｅ2から成る［Ｃ１０］に記載の相補型トランジスタ。
［Ｃ１２］第１Ａ延在領域は、シリコン半導体基板に形成された半導体層から構成され、
第２Ａ延在領域は、シリコン半導体基板から構成され、
第１Ｂ延在領域及び第２Ｂ延在領域は、同じ２次元材料から構成されている［Ｃ０８］又は［Ｃ０９］に記載の相補型トランジスタ。
［Ｃ１３］半導体層はインジウム砒素層から成り、第１Ｂ延在領域及び第２Ｂ延在領域はＭｏＳ2から成る［Ｃ１２］に記載の相補型トランジスタ。
［Ｃ１４］第１Ａ延在領域は、半導体基板に形成された第１半導体層から構成され、
第２Ａ延在領域は、半導体基板に形成された第２半導体層から構成され、
第１Ｂ延在領域及び第２Ｂ延在領域は、同じ２次元材料から構成されている［Ｃ０８］又は［Ｃ０９］に記載の相補型トランジスタ。
［Ｃ１５］第１半導体層はインジウム砒素層から成り、第２半導体層はゲルマニウム層から成り、第１Ｂ延在領域及び第２Ｂ延在領域はＭｏＳ2から成る［Ｃ１４］に記載の相補型トランジスタ。
［Ｃ１６］第１Ａ延在領域と第２Ａ延在領域とは、異なる材料から構成され、
第１Ｂ延在領域と第２Ｂ延在領域とは、異なる材料から構成されている［Ｃ０１］に記載の相補型トランジスタ。
［Ｃ１７］第１Ａ延在領域は、シリコン半導体基板から構成され、
第２Ａ延在領域は、シリコン半導体基板に形成されたゲルマニウム層から構成され、
第１Ｂ延在領域は、ＭｏＴｅ2から構成され、
第２Ｂ延在領域は、ＭｏＳ2から構成されている［Ｃ１６］に記載の相補型トランジスタ。
［Ｃ１８］第１Ａ延在領域は、シリコン半導体基板に形成されたインジウム砒素層から構成され、
第２Ａ延在領域は、シリコン半導体基板から構成され、
第１Ｂ延在領域は、ＭｏＴｅ2から構成され、
第２Ｂ延在領域は、ＭｏＳ2から構成されている［Ｃ１６］に記載の相補型トランジスタ。
［Ｃ１９］第１Ａ延在領域は、シリコン半導体基板に形成されたインジウム砒素層から構成され、
第２Ａ延在領域は、シリコン半導体基板に形成されたゲルマニウム層から構成され、
第１Ｂ延在領域は、ＭｏＴｅ2から構成され、
第２Ｂ延在領域は、ＭｏＳ2から構成されている［Ｃ１６］に記載の相補型トランジスタ。
［Ｃ２０］基体の伝導帯の下端のエネルギーの値と第１Ｂ延在領域の伝導帯の下端のエネルギーの値との差の絶対値は、第１トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値と第１Ｂ延在領域の価電子帯の上端のエネルギーの値との差の絶対値は、第１トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の伝導帯の下端のエネルギーの値と第２Ｂ延在領域の伝導帯の下端のエネルギーの値との差の絶対値は、第２トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値と第２Ｂ延在領域の価電子帯の上端のエネルギーの値との差の絶対値は、第２トランジスタの駆動電圧で駆動可能なエネルギー差分以下である［Ｃ０１］乃至［Ｃ１９］のいずれか１項に記載の相補型トランジスタ。
［Ｃ２１］第１トランジスタは、更に、第１Ａ延在領域に接続された第１Ａ電極、及び、第１Ｂ延在領域に接続された第１Ｂ電極を備えており、
第２トランジスタは、更に、第２Ａ延在領域に接続された第２Ａ電極、及び、第２Ｂ延在領域に接続された第２Ｂ電極を備えている［Ｃ０１］乃至［Ｃ２０］のいずれか１項に記載の相補型トランジスタ。
［Ｄ０１］
制御電極、
制御電極の下方に位置する活性領域、
制御電極と活性領域との間に設けられた絶縁層、
活性領域の一端から延在する第Ａ延在領域、及び、
活性領域の他端から延在する第Ｂ延在領域、
を備えたトランジスタであって、
基体に設けられた第１導電型を有する表面領域は、第Ａ延在領域に相当し、
第Ｂ延在領域は、第１導電型とは異なる第２導電型としての特性を有し、基体に設けられた絶縁領域の上に設けられており、
活性領域は、絶縁領域上に設けられているトランジスタ。
［Ｅ０１］《半導体装置・・・第１の態様》
基体がシリコン半導体基板から成る、［Ａ０１］乃至［Ａ２２］のいずれか１項に記載の相補型トランジスタ、及び、
シリコン半導体基板に形成された電界効果トランジスタ、
を備えた半導体装置。
［Ｅ０２］《半導体装置・・・第２の態様》
基体がシリコン半導体基板から成る、［Ｃ０１］乃至［Ｃ２１］のいずれか１項に記載の相補型トランジスタ、及び、
シリコン半導体基板に形成された電界効果トランジスタ、
を備えた半導体装置。
１０，１１０・・・相補型トランジスタ、２０・・・基体（シリコン半導体基板）、２０1，１２０1・・・第１表面領域、２０2，１２０2・・・第２表面領域、２１・・・素子分離領域、２１1，２５1・・・第１絶縁領域、２１2，２５2・・・第２絶縁領域、２２・・・層間絶縁層、２３・・・支持材料、２４・・・基体、２６Ａ，２６Ｂ，１２６Ａ，１２６Ｂ・・・凹部、２７Ａ，１２７Ａ・・・半導体層（ゲルマニウム層）、２７Ｂ，１２７Ｂ・・・半導体層（インジウム砒素層）、２８Ｂ，１２８Ｂ・・・緩衝層、３０，１３０・・・第１制御電極、３１，１３１・・・第１絶縁層、３２，１３２・・・第１活性領域、３３，５３，７３・・・第１Ａ層、１３３，１５３，１７３・・・第１Ａ延在領域、３４，５４，７４・・・第１Ａ延在層、３５・・・第１Ｂ層、１３５・・・第１Ｂ延在領域、３６・・・第１Ｂ延在層、３７・・・第１層間絶縁膜（第１境界領域）、１３７・・・第１境界領域、３８，１３８・・・第１Ａ電極、３９，１３９・・・第１Ｂ電極、４０，１４０・・・第２制御電極、４１，１４１・・・第２絶縁層、４２，１４２・・・第２活性領域、４３，６３，８３・・・第２Ａ層、１４３，１６３，１８３・・・第２Ａ延在領域、４４，６４，８４・・・第２Ａ延在層、４５・・・第２Ｂ層、１４５・・・第２Ｂ延在領域、４６・・・第２Ｂ延在層、４７・・・第２層間絶縁膜（第２境界領域）、１４７・・・第２境界領域、４８，１４８・・・第２Ａ電極、４９，１４９・・・第２Ｂ電極、５３，５４，７３，７４・・・第１表面領域を構成する基体の部分、６３，６４，８３，８４・・・第２表面領域を構成する基体の部分、ＴＲ1・・・第１トランジスタ、ＴＲ2・・・第２トランジスタ

Claims (31)

  1. 第１制御電極、
    第１制御電極の下方に位置し、第１Ａ層と第１Ｂ層が積層されて成る第１活性領域、
    第１制御電極と第１活性領域との間に設けられた第１絶縁層、
    第１活性領域の一端から延在し、第１Ａ層から構成された第１Ａ延在層、及び、
    第１活性領域の他端から延在し、第１Ｂ層から構成された第１Ｂ延在層、
    を備えた第１トランジスタ、並びに、
    第２制御電極、
    第２制御電極の下方に位置し、第２Ａ層と第２Ｂ層が積層されて成る第２活性領域、
    第２制御電極と第２活性領域との間に設けられた第２絶縁層、
    第２活性領域の一端から延在し、第２Ａ層から構成された第２Ａ延在層、及び、
    第２活性領域の他端から延在し、第２Ｂ層から構成された第２Ｂ延在層、
    を備えた第２トランジスタ、
    から成る相補型トランジスタであって、
    基体に設けられた第１導電型を有する第１表面領域は、第１Ａ層及び第１Ａ延在層に相当し、
    第１Ｂ層は、第１導電型とは異なる第２導電型としての特性を有し、
    第１Ｂ延在層は、基体に設けられた第１絶縁領域の上に設けられており、
    基体に設けられた第２導電型を有する第２表面領域は、第２Ａ層及び第２Ａ延在層に相当し、
    第２Ｂ層は、第１導電型としての特性を有し、
    第２Ｂ延在層は、基体に設けられた第２絶縁領域の上に設けられている相補型トランジスタ。
  2. 第１Ｂ層は、２次元材料又はグラフェンから構成されており、
    第２Ｂ層は、２次元材料又はグラフェンから構成されている請求項１に記載の相補型トランジスタ。
  3. ２次元材料は、ＭｏＳ2、ＭｏＳｅ2、ＭｏＴｅ2、ＷＳ2、ＷＳｅ2、ＷＴｅ2、ＺｒＳ2、ＺｒＳｅ2、ＺｒＴｅ2、ＨｆＳ2、ＨｆＳｅ2及びＨｆＴｅ2から成る群から選択された１種類の２次元材料から成る請求項２に記載の相補型トランジスタ。
  4. 基体は半導体基板から成り、
    第１絶縁領域及び第２絶縁領域は、半導体基板に設けられた素子分離領域から成る請求項１に記載の相補型トランジスタ。
  5. 基体は２次元材料層から成る請求項１に記載の相補型トランジスタ。
  6. 基体は、シリコン又はゲルマニウムから成り、
    第１Ｂ層は、ＭｏＳ2、ＷＴｅ2又はグラフェンから構成されており、
    第２Ｂ層は、ＨｆＴｅ2から構成されている請求項１に記載の相補型トランジスタ。
  7. 基体は、ＭｏＳ2から成り、
    第１Ｂ層は、ＷＴｅ2から構成されており、
    第２Ｂ層は、ＺｒＳ2、ＨｆＳ2又はＨｆＳｅ2から構成されている請求項１に記載の相補型トランジスタ。
  8. 第１表面領域を構成する基体の部分と、第２表面領域を構成する基体の部分とは、異なる材料から構成され、
    第１Ｂ層及び第１Ｂ延在層と、第２Ｂ層及び第２Ｂ延在層とは、同じ材料から構成されている請求項１に記載の相補型トランジスタ。
  9. 第１表面領域を構成する基体の部分の価電子帯の値と、第１Ｂ層及び第１Ｂ延在層を構成する材料の伝導帯の値との差は１ｅＶ以下であり、
    第２表面領域を構成する基体の部分の伝導帯の値と、第２Ｂ層及び第２Ｂ延在層を構成する材料の価電子帯の値との差は１ｅＶ以下である請求項８に記載の相補型トランジスタ。
  10. 第１表面領域を構成する基体の部分は、シリコン半導体基板から構成され、
    第２表面領域を構成する基体の部分は、シリコン半導体基板に形成された半導体層から構成され、
    第１Ｂ層及び第１Ｂ延在層、並びに、第２Ｂ層及び第２Ｂ延在層は、同じ２次元材料から構成されている請求項８に記載の相補型トランジスタ。
  11. 第１表面領域を構成する基体の部分は、シリコン半導体基板に形成された半導体層から構成され、
    第２表面領域を構成する基体の部分は、シリコン半導体基板から構成され、
    第１Ｂ層及び第１Ｂ延在層、並びに、第２Ｂ層及び第２Ｂ延在層は、同じ２次元材料から構成されている請求項８に記載の相補型トランジスタ。
  12. 第１表面領域を構成する基体の部分は、半導体基板に形成された第１半導体層から構成され、
    第２表面領域を構成する基体の部分は、半導体基板に形成された第２半導体層から構成され、
    第１Ｂ層及び第１Ｂ延在層、並びに、第２Ｂ層及び第２Ｂ延在層は、同じ２次元材料から構成されている請求項８に記載の相補型トランジスタ。
  13. 第１表面領域を構成する基体の部分と、第２表面領域を構成する基体の部分とは、異なる材料から構成され、
    第１Ｂ層及び第１Ｂ延在層と、第２Ｂ層及び第２Ｂ延在層とは、異なる材料から構成されている請求項１に記載の相補型トランジスタ。
  14. 基体の伝導帯の下端のエネルギーの値と第１Ｂ層の伝導帯の下端のエネルギーの値との差の絶対値は、第１トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
    基体の価電子帯の上端のエネルギーの値と第１Ｂ層の価電子帯の上端のエネルギーの値との差の絶対値は、第１トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
    基体の伝導帯の下端のエネルギーの値と第２Ｂ層の伝導帯の下端のエネルギーの値との差の絶対値は、第２トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
    基体の価電子帯の上端のエネルギーの値と第２Ｂ層の価電子帯の上端のエネルギーの値との差の絶対値は、第２トランジスタの駆動電圧で駆動可能なエネルギー差分以下である請求項１に記載の相補型トランジスタ。
  15. 第１Ａ層と第１Ｂ層との間には第１層間絶縁膜が形成されており、
    第２Ａ層と第２Ｂ層との間には第２層間絶縁膜が形成されている請求項１に記載の相補型トランジスタ。
  16. 第１制御電極、
    第１制御電極の下方に位置する第１活性領域、
    第１制御電極と第１活性領域との間に設けられた第１絶縁層、
    第１活性領域の一端から延在する第１Ａ延在領域、及び、
    第１活性領域の他端から延在する第１Ｂ延在領域、
    を備えた第１トランジスタ、並びに、
    第２制御電極、
    第２制御電極の下方に位置する第２活性領域、
    第２制御電極と第２活性領域との間に設けられた第２絶縁層、
    第２活性領域の一端から延在する第２Ａ延在領域、及び、
    第２活性領域の他端から延在する第２Ｂ延在領域、
    を備えた第２トランジスタ、
    から成る相補型トランジスタであって、
    基体に設けられた第１導電型を有する第１表面領域は、第１Ａ延在領域に相当し、
    第１Ｂ延在領域は、第１導電型とは異なる第２導電型としての特性を有し、基体に設けられた第１絶縁領域の上に設けられており、
    第１活性領域は、第１絶縁領域上に設けられており、
    基体に設けられた第２導電型を有する第２表面領域は、第２Ａ延在領域に相当し、
    第２Ｂ延在領域は、第１導電型としての特性を有し、基体に設けられた第２絶縁領域の上に設けられており、
    第２活性領域は、第２絶縁領域上に設けられている相補型トランジスタ。
  17. 第１Ｂ延在領域は、２次元材料又はグラフェンから構成されており、
    第２Ｂ延在領域は、２次元材料又はグラフェンから構成されている請求項１６に記載の相補型トランジスタ。
  18. ２次元材料は、ＭｏＳ2、ＭｏＳｅ2、ＭｏＴｅ2、ＷＳ2、ＷＳｅ2、ＷＴｅ2、ＺｒＳ2、ＺｒＳｅ2、ＺｒＴｅ2、ＨｆＳ2、ＨｆＳｅ2及びＨｆＴｅ2から成る群から選択された１種類の２次元材料から成る請求項１７に記載の相補型トランジスタ。
  19. 基体は半導体基板から成り、
    第１絶縁領域及び第２絶縁領域は、半導体基板に設けられた素子分離領域から成る請求項１６に記載の相補型トランジスタ。
  20. 基体は２次元材料層から成る請求項１６に記載の相補型トランジスタ。
  21. 基体は、シリコン又はゲルマニウムから成り、
    第１Ｂ延在領域は、ＭｏＳ2、ＷＴｅ2又はグラフェンから構成されており、
    第２Ｂ延在領域は、ＨｆＴｅ2から構成されている請求項１６に記載の相補型トランジスタ。
  22. 基体は、ＭｏＳ2から成り、
    第１Ｂ延在領域は、ＷＴｅ2から構成されており、
    第２Ｂ延在領域は、ＺｒＳ2、ＨｆＳ2又はＨｆＳｅ2から構成されている請求項１６に記載の相補型トランジスタ。
  23. 第１Ａ延在領域と第２Ａ延在領域とは、異なる材料から構成され、
    第１Ｂ延在領域と第２Ｂ延在領域とは、同じ材料から構成されている請求項１６に記載の相補型トランジスタ。
  24. 第１Ａ延在領域を構成する材料の価電子帯の値と、第１Ｂ延在領域を構成する材料の伝導帯の値との差は１ｅＶ以下であり、
    第２Ａ延在領域を構成する材料の伝導帯の値と、第２Ｂ延在領域を構成する材料の価電子帯の値との差は１ｅＶ以下である請求項２３に記載の相補型トランジスタ。
  25. 第１Ａ延在領域は、シリコン半導体基板から構成され、
    第２Ａ延在領域は、シリコン半導体基板に形成された半導体層から構成され、
    第１Ｂ延在領域及び第２Ｂ延在領域は、同じ２次元材料から構成されている請求項２３に記載の相補型トランジスタ。
  26. 第１Ａ延在領域は、シリコン半導体基板に形成された半導体層から構成され、
    第２Ａ延在領域は、シリコン半導体基板から構成され、
    第１Ｂ延在領域及び第２Ｂ延在領域は、同じ２次元材料から構成されている請求項２３に記載の相補型トランジスタ。
  27. 第１Ａ延在領域は、半導体基板に形成された第１半導体層から構成され、
    第２Ａ延在領域は、半導体基板に形成された第２半導体層から構成され、
    第１Ｂ延在領域及び第２Ｂ延在領域は、同じ２次元材料から構成されている請求項２３に記載の相補型トランジスタ。
  28. 第１Ａ延在領域と第２Ａ延在領域とは、異なる材料から構成され、
    第１Ｂ延在領域と第２Ｂ延在領域とは、異なる材料から構成されている請求項１６に記載の相補型トランジスタ。
  29. 基体の伝導帯の下端のエネルギーの値と第１Ｂ延在領域の伝導帯の下端のエネルギーの値との差の絶対値は、第１トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
    基体の価電子帯の上端のエネルギーの値と第１Ｂ延在領域の価電子帯の上端のエネルギーの値との差の絶対値は、第１トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
    基体の伝導帯の下端のエネルギーの値と第２Ｂ延在領域の伝導帯の下端のエネルギーの値との差の絶対値は、第２トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
    基体の価電子帯の上端のエネルギーの値と第２Ｂ延在領域の価電子帯の上端のエネルギーの値との差の絶対値は、第２トランジスタの駆動電圧で駆動可能なエネルギー差分以下である請求項１６に記載の相補型トランジスタ。
  30. 基体がシリコン半導体基板から成る、請求項１乃至請求項１５のいずれか１項に記載の相補型トランジスタ、及び、
    シリコン半導体基板に形成された電界効果トランジスタ、
    を備えた半導体装置。
  31. 基体がシリコン半導体基板から成る、請求項１６乃至請求項２９のいずれか１項に記載の相補型トランジスタ、及び、
    シリコン半導体基板に形成された電界効果トランジスタ、
    を備えた半導体装置。
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CN107994078B (zh) * 2017-12-14 2020-08-11 北京华碳科技有限责任公司 具有源极控制电极的场效应晶体管、制造方法和电子器件
DE102019120692A1 (de) * 2019-07-31 2021-02-04 Infineon Technologies Ag Leistungshalbleitervorrichtung und Verfahren
KR102418302B1 (ko) * 2021-01-14 2022-07-06 성균관대학교산학협력단 다중 영미분 전달전도 특성을 갖는 반도체 소자 및 그 제조 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5620908A (en) * 1994-09-19 1997-04-15 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device comprising BiCMOS transistor
KR100521274B1 (ko) * 2003-06-10 2005-10-12 삼성에스디아이 주식회사 씨모스 박막 트랜지스터 및 이를 사용한 디스플레이디바이스
EP2661775A1 (en) 2011-01-04 2013-11-13 Ecole Polytechnique Fédérale de Lausanne (EPFL) Semiconductor device
KR101920724B1 (ko) * 2012-12-11 2018-11-21 삼성전자주식회사 그래핀을 포함하는 전자 소자
KR102059131B1 (ko) * 2013-04-05 2019-12-24 삼성전자주식회사 그래핀 소자 및 이의 제조 방법
JP6253034B2 (ja) * 2013-09-04 2017-12-27 国立研究開発法人産業技術総合研究所 半導体素子及びその製造方法、並びに半導体集積回路
KR102144999B1 (ko) 2013-11-05 2020-08-14 삼성전자주식회사 이차원 물질과 그 형성방법 및 이차원 물질을 포함하는 소자
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