KR101920724B1 - 그래핀을 포함하는 전자 소자 - Google Patents

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Abstract

전자 소자가 개시된다. 개시된 전자 소자는, 반도체층과, 반도체층의 소정 영역에 직접적으로 컨택되는 그래핀과, 그래핀 상에 형성되는 금속층을 포함하며, 반도체층은 전체적으로 도핑 농도가 일정하거나, 소정 영역이 1019 cm-3 이하의 도핑 농도를 가지도록 마련된다.

Description

그래핀을 포함하는 전자 소자{Electronic device including graphene}
전자 소자에 관한 것으로, 보다 상세하게는 그래핀을 사용하여 반도체와 금속 사이의 에너지 장벽을 줄이도록 된 전자 소자에 관한 것이다.
금속(metal)과 실리콘과 같은 반도체를 붙이게 될 경우, 두 물질의 일함수 차이와 금속의 일함수가 실리콘 표면에서 고정(pinning)되는 현상 때문에 쇼트키 에너지 장벽(Schottky energy barrier)이 생기게 된다. 이 경우 금속, 실리콘의 접촉저항이 커져 동작전압이 높아지고 열에너지로 소모되기 때문에 사용이 어렵다. 따라서 일반적으로 사용되는 금속 산화막 반도체 전계 효과 트랜지스터(metal oxide silicon field effect transistor: MOSFET)에서는 이를 해결하기 위해 실리콘 쪽에 도핑 농도를 높여서 접합을 형성하고 금속을 붙이게 된다.
하지만, 이 경우 MOSFET 원리상 도핑농도가 낮은 기판과 p-n 접합 다이오드(junction diode) 형태를 이루어 접합 누설전류를 방지하기 위한 소자설계를 고려해야 한다. 또한 이 경우 소자의 크기가 작아지면 소스와 드레인의 도핑 부분이 서로 만나게 되어 채널이 제대로 형성되지 않는 단채널 효과가 발생하여 소자 특성저하의 원인이 된다.
그래핀을 이용하여 반도체 기판과 금속 사이의 에너지 장벽을 줄이도록 된 전자 소자 및 전계 효과 트랜지스터를 제공한다.
본 발명의 실시예에 따른 전자 소자는, 반도체층과; 상기 반도체층의 소정 영역에 직접적으로 컨택되는 그래핀과; 상기 그래핀 상에 형성되는 금속층;을 포함하며, 상기 반도체층은 전체적으로 도핑 농도가 일정하거나, 상기 소정 영역이 1019 cm-3 이하의 도핑 농도를 가지도록 마련된다.
상기 소정 영역은 공핍 폭이 3nm 이하로 형성될 수 있다.
본 발명의 실시예에 따른 전자 소자는, 반도체층과; 상기 반도체층의 소정 영역에 직접적으로 컨택되는 그래핀과; 상기 그래핀 상에 형성되는 금속층;을 포함하며, 상기 반도체층은 공핍 폭이 3nm 이하로 형성되는 소정 영역을 포함할 수 있다.
상기 반도체층은 반도체 기판일 수 있다.
상기 반도체층은 실리콘, 게르마늄, 실리콘-게르마늄, II-VI족 반도체, III-V족 반도체를 포함하는 그룹으로부터 선택된 적어도 어느 하나의 물질을 포함할 수 있다.
상기 반도체층은 약하게 도핑될 수 있다.
본 발명의 실시예에 따른 전계 효과 트랜지스터는, 채널 영역과, 상기 채널 영역과 도핑 농도가 동일하거나 1019 cm-3 이하의 도핑 농도를 가지며 서로 이격된 소스 영역 및 드레인 영역을 포함하는 반도체층과; 상기 반도체층 상에 서로 이격되며 상기 소스 영역 및 드레인 영역에 직접적으로 컨택되게 형성되는 제1 및 제2그래핀과; 상기 제1 및 제2그래핀 상에 각각 형성되는 소스 전극 및 드레인 전극과; 상기 채널 영역과 대향되게 위치하는 게이트 전극;을 포함할 수 있다.
상기 채널 영역과 상기 게이트 전극 사이에 위치하는 게이트 절연층;을 더 포함할 수 있다.
상기 소스 영역 및 드레인 영역 중 적어도 하나는 공핍 폭이 3nm 이하로 형성될 수 있다.
본 발명의 실시예에 따른 전계 효과 트랜지스터는, 채널 영역과, 공핍 폭이 3nm 이하로 형성되며 서로 이격된 소스 영역 및 드레인 영역을 포함하는 반도체층과; 상기 반도체층 상에 서로 이격되며 상기 소스 영역 및 드레인 영역에 직접적으로 컨택되게 형성되는 제1 및 제2그래핀과; 상기 제1 및 제2그래핀 상에 각각 형성되는 소스 전극 및 드레인 전극과; 상기 채널 영역과 대향되게 위치하는 게이트 전극;을 포함한다.
본 발명의 실시예에 따른 전계 효과 트랜지스터는, 반도체 기판과; 상기 반도체 기판 상에 서로 이격되게 형성된 제1 및 제2그래핀과; 상기 제1 및 제2그래핀 상에 각각 형성된 소스 전극 및 드레인 전극; 상기 제1 및 제2그래핀 영역 사이에 위치하도록 상기 반도체 기판 상에 형성되는 게이트 전극;을 포함하며, 상기 반도체 기판의 상기 제1 및 제2그래핀 하부 영역은, 소스 및 드레인 영역으로 역할을 하며, 상기 반도체 기판의 상기 게이트 전극에 대향하는 채널 영역과 도핑 농도가 동일하거나 1019 cm-3 이하의 도핑 농도를 가지도록 마련될 수 있다.
상기 반도체 기판과 상기 게이트 전극 사이에 위치하는 게이트 절연층;을 더 포함할 수 있다.
상기 기판의 상기 제1 및 제2그래핀 하부 영역 중 적어도 하나는 공핍 폭이 3nm 이하로 형성될 수 있다.
상기 반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄, II-VI족 반도체, III-V족을 포함하는 그룹으로부터 선택된 적어도 어느 하나의 물질을 포함할 수 있다.
상기 반도체 기판은 약하게 도핑될 수 있다.
본 발명의 실시예에 따른 전자 소자 및 전계 효과 트랜지스터에 따르면, 추가적인 고농도 도핑없이, 그래핀을 이용하여 반도체 기판과 금속 사이의 에너지 장벽을 줄일 수 있어, 채널 크기가 줄어들어도 단채널효과가 없는 소자를 실현할 수 있다.
본 발명의 실시예에 따르면, 금속과 반도체가 컨택하는 부분의 도핑이 1019 cm-3 이하가 되어도 오믹 컨택을 만드는 소자 구조를 제시하며, 이러한 구조는 다양한 금속과 쇼트키 에너지 장벽을 만드는 모든 반도체 소자에 적용 가능하다.
도 1은 금속-반도체 사이의 에너지 장벽을 보여주는 밴드 다이어그램이다.
도 2 및 도 3은 본 발명의 실시예에 따른 전자 소자를 개략적으로 보여준다.
도 4는 금속-그래핀-반도체 사이의 에너지 장벽을 보여주는 밴드 다이어그램이다.
도 5는 본 발명의 실시예에 따른 전계 효과 트랜지스터를 개략적으로 보여준다.
도 6은 시뮬레이션에 사용된 접합이 없는 소자의 구조를 보여준다.
도 7은 시뮬레이션에 사용된 일반적인 MOSFET의 구조를 보여준다.
도 8은 시뮬레이션을 통해 얻어진, 접합이 없는 소자와 일반적인 MOSFET에서의 게이트 전압 변화에 따른 드레인 전류 변화를 보여준다.
이하, 첨부된 도면들을 참조하면서, 본 발명의 실시예에 따른 그래핀을 이용하여 반도체 기판과 금속 사이의 에너지 장벽을 줄이도록 된 전자 소자 및 전계 효과 트랜지스터를 상세히 설명한다. 도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예들은 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, 한 층이 기판이나 다른 층의 "위", "상부" 또는 "상"에 구비된다고 설명될 때, 그 층은 기판이나 다른 층에 직접 접하면서 위에 존재할 수도 있고, 그 사이에 또 다른 층이 존재할 수도 있다.
도 1은 금속-반도체 사이의 에너지 장벽을 보여주는 밴드 다이어그램이다. 도 1을 참조하면, 잘 알려져 있는 바와 같이, 금속과 반도체의 계면에서는 금속의 페르미 레벨(EF)이 특정값을 가지게 되면서, 반도체와 금속 사이에 쇼트키 에너지 장벽(Schottky barrier: ΦB)을 만들게 된다. 도 1에서, Ec는 전도대(conduction band) 레벨, Ev는 가전자대(valence band) 레벨을 나타낸다.
전자가 금속으로부터 반도체로 이동하기 위해서는, 쇼트키 에너지 장벽을 극복하여야 한다. 또한, 반도체의 전도대에 있는 전자가 금속으로 이동하려면 에너지가 필요하다.
쇼트키 에너지 장벽을 극복할 수 있도록, 금속과 실리콘과 같은 반도체 사이의 계면에 임플란테이션을 통해 공핍폭(depletion width: W)을 줄여서 전자가 장벽을 잘 통과할 수 있도록 할 수 있다. 그런데, 소자의 크기가 작아지면, 소스와 드레인의 도핑 부분이 서로 만나게 되어 채널이 제대로 형성되지 않는 단채널효과가 발생할 수 있으므로, 소스, 드레인 영역에 채널과 반대 극성의 추가 도핑 대신에 에너지 장벽을 낮춰줄 수 있는 방식이 필요하다.
도 2 및 도 3은 본 발명의 실시예에 따른 전자 소자(10)를 개략적으로 보여준다.
도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 전자 소자(10)는, 반도체층(30)과, 그래핀(50)과, 금속층(70)을 포함한다.
상기 반도체층(30)은, 반도체 기판 자체일 수 있으며, 반도체 기판(미도시) 상에 형성된 반도체층일 수도 있다. 상기 반도체층(30)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄, II-VI족 반도체, III-V족을 포함하는 그룹으로부터 선택된 적어도 어느 하나의 물질을 포함할 수 있다.
상기 반도체층(30)은 전체적으로 도핑 농도가 동일할 수 있다. 상기 반도체층(30)은 전체적으로 예컨대, n형으로 상대적으로 약하게 도핑될 수 있다. 예를 들어, 상기 반도체층(30)은 n형으로 상대적으로 약하게 도핑된 실리콘층 또는 실리콘 기판일 수 있다. 여기서, 상대적으로 약하게 도핑된다는 의미는 일반적인 소스 영역 및 드레인 영역 등을 형성하기 위해 행해지는 도핑에 비해 약하게 도핑된다는 의미이다.
상기 그래핀(50)은 상기 반도체층(30) 상에 이 반도체층(30)의 소정 영역(40)에 직접적으로 컨택되게 형성될 수 있다. 이때, 상기 반도체층(30)의 소정 영역(40)에서 공핍 폭(depletion width)은 3nm 이하로 형성될 수 있다.
도 2에서는 편의상 상기 소정 영역(40)을 점선으로 반도체층(30)의 나머지 영역과 구분되게 나타내었으나, 반도체층(30)이 전체적으로 도핑 농도가 동일하게 즉, 소정 영역(40)을 위한 별도의 도핑 공정 없이 전체적으로 도핑 농도가 균일하게 형성되는 경우, 상기 소정 영역(40)은 경계를 가지지 않는다.
한편, 도 3에서와 같이, 상기 소정 영역(40)은 반도체층(30)의 나머지 영역과 다른 도핑 농도를 가질 수도 있다. 이때, 상기 소정 영역(40)은 1019 cm-3 이하의 도핑 농도를 가지도록 형성될 수 있다. 소정 영역(40)이 1019 cm-3 이하의 도핑 농도를 가지는 경우, 소정 영역(40)의 공핍 폭은 약 3nm 정도 또는 그 이하로 줄일 수 있다.
상기 그래핀(50)은 단층 또는 두층으로 형성될 수 있다. 상기 그래핀(50)은 화학기상증착(chemical vapor depositon: CVD)으로 제조된 그래핀(50)을 전사하여 형성될 수 있다. 상기 그래핀(50)은 상기 반도체층(30) 상에 그래핀(50)을 전사한 후 패터닝하여 형성되거나, 미리 패터닝된 그래핀(50)을 상기 반도체층(30) 상에 배치하여 형성될 수도 있다.
상기 금속층(70)은, 상기 그래핀(50) 상에 형성될 수 있다. 금속층(70)은, 금속 전극으로 사용 가능한 금속, 금속 합금, 전도성 금속 산화물, 전도성 금속 질화물 등으로 형성될 수 있다. 예를 들어, 상기 금속층(70)은 알루미늄(Al), 금(Au), 은(Ag), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수 있다. 금속층(70)은 이러한 물질을 그래핀(50) 상에 단층 또는 복층 구조로 증착하여 형성될 수 있다.
상기와 같이, 반도체-그래핀-금속의 적층 구조를 가지는 전자 소자(10)에 따르면, 그래핀이 금속에 의해 도핑되는 성질과, 반도체 표면에서 일함수가 고정되지 않는 특성으로 쇼트키 에너지 장벽을 없애거나 크게 줄일 수 있다는 점을 이용하여, 반도체 예컨대, 실리콘과 금속의 오믹 컨택을 만들 수 있다. 즉, 반도체의 일함수와 차이 나지 않게 그래핀을 도핑시키는 금속을 이용하여 임플란테이션 없이 그래핀을 접합(Junction)으로 반도체에 오믹 컨택(Ohmic contact)을 만들 수 있다.
즉, 본 발명의 실시예에 따른 전자 소자(10)에서 금속과 반도체가 만나는 부분 예컨대, 트랜지스터의 경우, 소스, 드레인 영역에 채널 영역과 반대 극성의 추가 도핑을 하는 대신, 그래핀(50)을 이용하여 에너지 장벽을 낮추어 주므로, 추가적인 임플란테이션 공정없이 실리콘과 같은 반도체와 금속의 오믹 컨택을 만들 수 있으며, 반도체를 게이팅(gating)하여 전자 소자(10)를 온/오프 시킬 수 있다.
이때, 임플란테이션 없이 그래핀을 접합으로 반도체에 오믹 컨택을 만든 전자 소자(10)는 접합이 없는(Juctionless) 구조가 될 수 있다.
여기서, 실리콘의 경우, 공핍 폭을 3nm 정도로 줄이기 위해서는, 예컨대, 소스나 드레인 부분(도 2 및 도 3의 경우 소정 영역(40)에 해당)에 1019 cm-3 이상의 반대 극성 도핑을 해야 한다. 본 발명의 실시예에 따른 전자 소자(10) 및 전계 효과 트랜지스터 등에 따르면, 후술하는 바로부터 알 수 있는 바와 같이, 그래핀(50)이 금속에 도핑되는 성질과 실리콘에서 고정되지 않는 특성을 이용하여 그래핀(50)의 일함수를 실리콘의 일함수와 맞추어 줄 수 있으므로, 쇼트키 에너지 장벽(Schottky barrier)의 크기가 줄어들게 되어, 금속과 반도체가 컨택하는 부분의 도핑이 1019 cm-3 이하가 되어도, 오믹 컨택을 만들 수 있다.
이러한 반도체-그래핀-금속의 적층 구조는 다양한 금속과 쇼트키 에너지 장벽을 만드는 모든 반도체 결합소자에 적용 가능하다. 따라서, 반도체-그래핀 금속 적층 구조를 가지는 본 발명의 실시예에 따른 전자 소자(10) 기술은 다양한 금속-반도체 결합 소자를 대체하여 적용될 수 있다.
도 4는 금속-그래핀-반도체 사이의 에너지 장벽을 보여주는 밴드 다이어그램이다. 도 4에서는, 반도체가 n형 반도체인 경우를 예를 들어 보여준다.
도 4를 참조하면, 그래핀은 밴드갭이 없으므로, 금속과 그래핀 사이의 페르미 레벨(EF)의 변화가 없다. 그러나, 그래핀 및 반도체 사이의 접합에서는 그래핀이 n형 반도체로부터 전자를 받아서 페르미 레벨이 에너지 장벽이 작아지는 방향으로 일함수가 변한다. 즉, 그래핀이 n 도핑이 된다.
따라서, 그래핀의 일함수가 반도체와 접합후 감소하여, 쇼트키 에너지 장벽(Schottky barrier: ΦB')이 금속과 반도체 사이에 그래핀이 존재하지 않는 도 1에서의 쇼트키 에너지 장벽(ΦB)에 비해 크게 낮아질 수 있다. 아울러, 공핍폭(depletion width: W')도 줄어들 수 있다. 이는 금속과 반도체의 중간 성질을 가진 그래핀의 특성 때문이며, 이러한 현상은 반도체-금속 결합 소자에 모두 적용될 수 있다. 도 4에서, Ec는 전도대(conduction band) 레벨, Ev는 가전자대(valence band) 레벨을 나타낸다.
상기와 같이, 금속과 반도체 사이에 그래핀(50)을 둠으로써, 쇼트키 에너지 장벽을 낮출 수 있으므로, 예를 들어, 금속과 반도체가 만나는 부분 예컨대, 소스, 드레인 영역에 채널과 반대 극성의 추가 도핑이 불필요할 수 있으며, 소스, 드레인 영역은 기존의 금속-반도체 접합에서 요구하던 도핑 농도에 비해 현저히 낮은 도핑 농도 예컨대, 1019 cm-3 이하의 도핑 농도로 충분할 수 있다.
이하에서는 본 발명의 실시예에 따른 전자 소자(10)의 구체적인 예로서, 금속-그래핀(50)-반도체 구조를 적용한 전계 효과 트랜지스터에 대해 설명한다.
도 5는 본 발명의 실시예에 따른 전계 효과 트랜지스터(100)를 개략적으로 보여준다.
도 5를 참조하면, 본 발명의 실시예에 따른 전계 효과 트랜지스터(100)는, 반도체층(30)과, 상기 반도체층(30) 상에 서로 이격되게 형성되는 제1 및 제2그래핀(131)(135)과, 제1 및 제2그래핀(131)(135) 상에 각각 형성되는 소스 전극(141) 및 드레인 전극(145)과, 채널 영역과 대향되게 위치되는 게이트 전극(160)을 포함한다. 또한, 채널 영역과 게이트 전극(160) 사이에 위치하는 게이트 절연층(150)을 더 포함할 수 있다. 도 5에서는 게이트 전극(160)이 반도체층(30) 상에 형성되는 탑-게이트형인 경우를 예시적으로 보여주는데, 상기 반도체층(30)이 반도체 기판(미도시) 상에 적층된 층인 경우, 본 발명의 실시예에 따른 전계 효과 트랜지스터(100)는 상기 게이트 전극(160)이 반도체층(30) 하부쪽에 위치하는 바텀-게이트형으로 구성될 수도 있다. 이하에서는 편의상 탑-게이트형인 경우를 예로 들어 설명한다.
상기 반도체층(30)은, 반도체 기판일 수 있으며, 반도체 기판(미도시) 상에 형성된 반도체층(30)일 수도 있다. 상기 반도체층(30)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄, II-VI족 반도체, III-V족을 포함하는 그룹으로부터 선택된 적어도 어느 하나의 물질을 포함할 수 있다.
상기 반도체층(30)은, 채널 영역과, 서로 이격된 소스 영역(121) 및 드레인 영역(125)을 포함할 수 있다. 상기 반도체층(30)의 소스 영역(121) 및 드레인 영역(125) 사이의 상기 게이트 전극(160)에 대향되는 부분이 채널 영역에 해당할 수 있다.
상기 반도체층(30)은 예를 들어, 전체적으로 도핑 농도가 동일할 수 있다. 상기 반도체층(30)은 전체적으로 예컨대, n형으로 상대적으로 약하게 도핑될 수 있다. 예를 들어, 상기 반도체층(30)은 n형으로 상대적으로 약하게 도핑된 실리콘층 또는 실리콘 기판일 수 있다.
여기서, 반도체층(30)이 전체적으로 도핑 농도가 동일하다는 것은, 소스 영역(121) 및 드레인 영역(125)에 별도의 추가적인 도핑이 이루어지지 않음을 의미하며, 소스 영역(121) 및 드레인 영역(125)은 채널 영역과 도핑 농도가 동일하게 된다.
다른 예로서, 상기 반도체층(30)은 소스 영역(121) 및 드레인 영역(125) 부분이 1019 cm-3 이하의 도핑 농도를 갖도록 형성될 수도 있다. 이 경우, 채널 영역은 소스 영역(121) 및 드레인 영역(125)과 다른 도핑 농도를 갖게 된다. 즉, 소스 영역(121) 및 드레인 영역(125)은 반도체층(30)의 나머지 영역과 다른 도핑 농도를 가질 수 있다. 소스 영역(121) 및 드레인 영역(125)이 1019 cm-3 이하의 도핑 농도를 가지는 경우, 소스 영역(121) 및 드레인 영역(125)의 공핍 폭은 약 3nm 정도 또는 그 이하로 줄일 수 있다.
상기와 같이, 반도체층(30)에 포함되는 소스 영역(121) 및 드레인 영역(125)은 채널 영역과 도핑 농도가 동일하거나 1019 cm-3 이하의 도핑 농도를 갖도록 형성될 수 있다. 도 5에서는 도시의 편의상, 소스 영역(121) 및 드레인 영역(125)을 반도체층(30)의 나머지 부분과 다른 해칭으로 나타내었다.
도 5에서, 소스 영역(121) 및 드레인 영역(125), 소스 전극(141) 및 드레인 전극(145)은 그 위치가 서로 바뀔 수 있다.
상기 제1 및 제2그래핀(131)(135)은 상기 반도체층(30) 상에 소스 영역(121) 및 드레인 영역(125)에 직접적으로 컨택되게 형성될 수 있다. 이때, 상기 반도체층(30)의 소스 영역(121) 및 드레인 영역(125) 중 적어도 하나에서 공핍 폭(depletion width)은 3nm 이하로 형성될 수 있다.
상기 제1 및 제2그래핀(131)(135)은 단층 또는 복수층으로 형성될 수 있다. 상기 제1 및 제2그래핀(131)(135)은 화학기상증착(chemical vapor depositon: CVD)으로 제조된 그래핀을 전사하여 형성될 수 있다. 상기 제1 및 제2그래핀(131)(135)은 상기 반도체층(30) 상에 그래핀을 전사한 후 패터닝하여 형성되거나, 미리 패터닝된 그래핀을 상기 반도체층(30) 상에 배치하여 형성될 수도 있다.
상기 소스 전극(141) 및 드레인 전극(145)은 금속 전극으로서, 상기 제1 및 제2그래핀(131)(135) 상에 각각 형성될 수 있다. 상기 소스 전극(141) 및 드레인 전극(145)은 금속 전극으로 사용 가능한 금속, 금속 합금, 전도성 금속 산화물, 전도성 금속 질화물 등으로 형성될 수 있다. 예를 들어, 상기 소스 전극(141) 및 드레인 전극(145)은 알루미늄(Al), 금(Au), 은(Ag), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수 있다. 소스 전극(141) 및 드레인 전극(145)은 이러한 물질을 제1 및 제2그래핀(131)(135) 상에 단층 또는 복층 구조로 증착하여 형성될 수 있다.
상기 게이트 절연층(150)은, 소스 전극(141) 및 드레인 전극(145) 사이의 상기 반도체층(30) 상에 형성되는 것으로, 이 게이트 절연층(150) 상에는 게이트 전극(160)이 형성될 수 있다. 즉, 게이트 절연층(150)은 게이트 전극(160)과 채널 영역 사이에 형성될 수 있다. 상기 게이트 절연층(150)은 산화물 예컨대, HfO2와 같은 산화물로 형성될 수 있으며, 이외에도 다양한 종류의 산화물이 적용될 수 있다. 또한, 게이트 절연층(150)은 산화물 이외에도 다양한 절연성 물질로 형성될 수 있다. 상기 게이트 전극(160)은 소스 전극(141) 및 드레인 전극(145)과 동일한 물질로 형성될 수 있다. 또한, 상기 게이트 전극(160)은 소스 전극(141) 및 드레인 전극(145)과 다른 종류의 금속 또는 금속성 물질로 형성될 수 있다.
상기와 같이, 소스 전극(141)과 소스 영역(121) 사이, 드레인 전극(145)과 드레인 영역(125) 사이에 제1 및 제2그래핀(131)(135)을 형성한, 반도체-그래핀-금속의 적층 구조를 가지는 전계 효과 트랜지스터(100)에 따르면, 그래핀이 금속에 의해 도핑되는 성질과, 반도체 표면에서 일함수가 고정되지 않는 특성으로 쇼트키 에너지 장벽을 없애거나 크게 줄일 수 있다는 점을 이용하여, 반도체 예컨대, 실리콘과 금속의 오믹 컨택을 만들 수 있다.
즉, 본 발명의 실시예에 따른 전계 효과 트랜지스터(100)는, 금속과 반도체 사이에 접합이 없는(Junctionless) 소자로 구현될 수 있다.
상기와 같은 본 발명의 실시예에 따른 전계 효과 트랜지스터(100)는 콘택 저항의 감소로 구동 전압이 감소될 수 있으며, 이러한 콘택 저항의 감소로 전극 영역의 크기를 작게 할 수 있으므로, 전계 효과 트랜지스터(100)의 소형화가 가능하게 된다.
아울러, 쇼트키 에너지 장벽을 낮추기 위해, 소스 영역(121) 및 드레인 영역(125)에 고농도 도핑을 할 필요가 없으므로, 소자의 크기가 작아지더라도, 소스 영역(121)과 드레인 영역(125)의 도핑 부분이 서로 만나게 되어 채널이 제대로 형성되지 않는 단채널효과 발생이 방지할 수 있다.
이하에서는 본 발명의 실시예에 따른 전계 효과 트랜지스터(100)와 같은 접합이 없는 소자(Junctionless device)와 일반적인 MOSFET을 비교 실험한 결과를 설명한다.
도 6은 시뮬레이션에 사용된 접합이 없는 소자의 구조를 보여주며, 도 7은 시뮬레이션에 사용된 일반적인 MOSFET의 구조를 보여준다.
일반적인 MOSFET과 접합이 없는 소자의 시뮬레이션에 적용된 구조 파라미터로, 소자 폭은 25μm, 전극 길이 2.0μm, 기판 두께 2.0μm, 게이트 절연층(150)(게이트 산화물) 두께 0.03μm, 게이트 전극(160) 두께 0.1μm를 적용하였으며, 접합이 없는 소자의 전극 두께는 0.04μm, 일반적인 MOSFET의 접합 깊이(XjSD)는 0.12μm, 접합 확장(XjExt)는 0.2ㅧ XjSD를 적용하였다.
상기의 시뮬레이션에서 소스와 드레인 사이의 간격은 약 300nm이다. 이때, 일반적인 MOSFET의 경우에는 임플란테이션으로 도핑이 옆으로 퍼지게 되므로, 이를 고려하면, 일반적인 MOSFET의 경우, 실제 유효한 채널 길이는 약 50nm 정도가 되며, 접합이 없는 소자의 경우에는 약 280nm 정도가 된다.
도 8은 상기의 주어진 조건하에서 시뮬레이션 했을 때, 접합이 없는 소자와 일반적인 MOSFET에서의 게이트 전압 변화에 따른 드레인 전류 변화를 보여준다. 도 8의 결과는 드레인 전압을 1V 인가한 상태에서 게이트 전압을 -2V에서 3V까지 변화시키면서 얻은 결과이다.
도 8에서 알 수 있는 바와 같이, 일반적인 MOSFET의 경우 소스 영역 및 드레인 영역의 도핑이 문제가 되어, 온-전류(On current)와 오프-전류(Off current) 차이가 거의 없는 항상 켜진 소자가 됨을 알 수 있다. 반면에, 본 발명의 실시예에 따른 전계 효과 트랜지스터(100)와 같이, 접합이 없는 소자인 경우, 온-오프가 확실함을 알 수 있다. 도 8의 경우, 게이트 전압이 대략 -2V일 때 오프 상태, 게이트 전압이 대략 3V일 때 온 상태로 간주할 수 있다.
10...전자 소자 30...반도체층
40...소정 영역 50...그래핀
70...금속층 100...전계 효과 트랜지스터
110...반도체 기판 121,125...소스 영역 및 드레인 영역
131,135...제1 및 제2그래핀 141,145...소스 전극 및 드레인 전극
150...게이트 절연층 160...게이트 전극

Claims (24)

  1. 반도체층과;
    상기 반도체층의 소정 영역에 직접적으로 컨택되는 그래핀과;
    상기 그래핀 상에 형성되는 금속층;을 포함하며,
    상기 반도체층은 상기 소정 영역이 1019 cm-3 이하의 도핑 농도를 가져, 공핍 폭이 3nm 이하로 형성되는 전자 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 반도체층은 반도체 기판인 전자 소자.
  4. 제1항에 있어서, 상기 반도체층은 실리콘, 게르마늄, 실리콘-게르마늄, II-VI족 반도체, III-V족 반도체를 포함하는 그룹으로부터 선택된 적어도 어느 하나의 물질을 포함하는 전자 소자.
  5. 제4항에 있어서, 상기 반도체층은 도핑된 전자 소자.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 채널 영역과, 서로 이격된 소스 영역 및 드레인 영역을 포함하는 반도체층과;
    상기 반도체층 상에 서로 이격되며 상기 소스 영역 및 드레인 영역에 직접적으로 컨택되게 형성되는 제1 및 제2그래핀과;
    상기 제1 및 제2그래핀 상에 각각 형성되는 소스 전극 및 드레인 전극과;
    상기 채널 영역과 대향되게 위치하는 게이트 전극;을 포함하며,
    상기 제1 및 제2그래핀에 직접적으로 컨택되는 상기 소스 영역 및 드레인 영역 중 적어도 하나는 1019 cm-3 이하의 도핑 농도를 가져, 공핍 폭이 3nm 이하로 형성되는 전계 효과 트랜지스터.
  11. 제10항에 있어서, 상기 채널 영역과 상기 게이트 전극 사이에 위치하는 게이트 절연층;을 더 포함하는 전계 효과 트랜지스터.
  12. 삭제
  13. 제10항 또는 제11항에 있어서, 상기 반도체층은 반도체 기판인 전계 효과 트랜지스터.
  14. 제13항에 있어서, 상기 반도체층은 실리콘, 게르마늄, 실리콘-게르마늄, II-VI족 반도체, III-V족을 포함하는 그룹으로부터 선택된 적어도 어느 하나의 물질을 포함하는 전계 효과 트랜지스터.
  15. 제14항에 있어서, 상기 반도체층은 도핑된 전계 효과 트랜지스터.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 반도체 기판과;
    상기 반도체 기판 상에 서로 이격되게 형성된 제1 및 제2그래핀과;
    상기 제1 및 제2그래핀 상에 각각 형성된 소스 전극 및 드레인 전극;
    상기 제1 및 제2그래핀 영역 사이에 위치하도록 상기 반도체 기판 상에 형성되는 게이트 전극;을 포함하며,
    상기 반도체 기판의 상기 제1 및 제2그래핀 하부 영역은, 소스 및 드레인 영역으로 역할을 하며, 상기 반도체 기판의 상기 제1 및 제2그래핀 하부 영역 중 적어도 하나는 1019 cm-3 이하의 도핑 농도를 가져, 공핍 폭이 3nm 이하로 형성되는 전계 효과 트랜지스터.
  21. 제20항에 있어서, 상기 반도체 기판과 상기 게이트 전극 사이에 위치하는 게이트 절연층;을 더 포함하는 전계 효과 트랜지스터.
  22. 삭제
  23. 제20항에 있어서, 상기 반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄, II-VI족 반도체, III-V족을 포함하는 그룹으로부터 선택된 적어도 어느 하나의 물질을 포함하는 전계 효과 트랜지스터.
  24. 제23항에 있어서, 상기 반도체 기판은 도핑된 전계 효과 트랜지스터.
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