KR102402547B1 - 그래핀 아일랜드들을 포함하는 채널층을 구비한 그래핀 전자소자 및 그 제조방법 - Google Patents

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Abstract

그래핀 아일랜드들을 포함하는 채널층을 구비한 그래핀 전자소자 및 그 제조방법이 개시된다. 개시된 그래핀 전자소자는 도전성 기판 상의 게이트 절연층;
상기 게이트 절연층 상의 채널층; 상기 채널층의 양단에 각각 배치된 소스 전극과 드레인 전극;을 구비한다. 상기 채널층은 반도체층과 상기 반도체층에 직접 접촉하며 서로 이격된 복수의 그래핀 아일랜드를 포함하는 그래핀층을 포함한다.

Description

그래핀 아일랜드들을 포함하는 채널층을 구비한 그래핀 전자소자 및 그 제조방법{Graphene electronic device having channel including graphene islands and methods of fabricating the same}
그래핀 아일랜드들을 포함하는 채널층을 구비한 그래핀 전자소자에 관한 것이다.
그래핀은 높은 전하 이동도와 높은 전기 전도도를 가지며, 이를 이용한 저전력 다기능 소자로의 응용 가능성이 주목 받고 있다. 그러나, 그래핀의 우수한 전기적 특성에도 불구하고, 그래핀은 밴드갭이 없으므로 그래핀을 트랜지스터의 채널로 이용하기가 어렵다.
소정의 밴드갭을 가지는 나노리본 그래핀 또는 나노홀들이 형성된 그래핀을 채널로 사용하는 전계효과 트랜지스터는 on/off current ratio 가 낮다.
비정질 산화물 반도체는 우수한 투명도를 가지는 차세대 투명소자의 재료로 많은 연구가 이루어지고 있다. 비정질 산화물 반도체를 solution 공정으로 제조시 공정이 단순하고, 제조비용이 낮아진다. 예를 들어, 용액 공정으로 제조된 indium zinc oxide (IZO)은 소자의 특성면에서 RF-Sputtering으로 IZO를 제조하는 것 보다 상대적으로 낮은 mobility (solution type: 1~15cm2 V-1s-1mobility, RF-Sputtering:15~60 cm2 V-1s-1)를 가진다.
그래핀 전자소자는 그래핀을 이용한 전자소자로서 전계효과 트랜지스터, 센서, 광 검출기 등을 말한다.
반도체층 상의 복수의 그래핀 아일랜드를 포함하는 채널층을 가진 그래핀 전자소자를 제공한다.
실시예에 따른 그래핀 전자소자는:
도전성 기판;
상기 도전성 기판 상의 게이트 절연층;
상기 게이트 절연층 상의 채널층; 및
상기 채널층의 양단에 각각 배치된 소스 전극과 드레인 전극;을 구비하며,
상기 채널층은 반도체층과 상기 반도체층에 직접 접촉하며 이격된 복수의 그래핀 아일랜드를 포함한다.
상기 반도체층은 실리콘, 유기물 반도체, 비정질 산화물 반도체, 2차원 전이금속 칼코게나이드, Ⅲ/V족 반도체를 포함할 수 있다.
상기 반도체층은 InZnO로 이루어질 수 있다.
상기 반도체층은 1~30nm 두께로 이루어질 수 있다.
상기 복수의 그래핀 아일랜드는 1~100nm 갭으로 이격될 수 있다.
상기 복수의 그래핀 아일랜드는 1~3층의 그래핀으로 이루어질 수 있다.
상기 복수의 그래핀 아일랜드는 상기 게이트 절연층과 상기 반도체층 사이에 배치될 수 있다.
다른 실시예에 따른 그래핀 전자소자는:
기판;
상기 기판 상의 채널층;
상기 채널층 상의 게이트 절연층;
상기 게이트 절연층 상의 게이트 전극; 및
상기 채널층의 양단에 각각 연결된 소스 전극과 드레인 전극;을 구비하며,
상기 채널층은 반도체층과 상기 반도체층에 직접 접촉하며 이격된 복수의 그래핀 아일랜드를 포함하는 그래핀층을 포함한다.
또 다른 실시예에 따른 그래핀 전자소자의 제조방법은:
도전성 기판 상에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 그래핀 시트를 배치하는 단계;
상기 그래핀 시트 상에 반도체층 형성 소스 용액을 도포하는 단계;
상기 기판을 열처리하여 상기 그래핀 시트를 복수의 그래핀 아일랜드를 포함하는 그래핀층으로 만들고, 상기 반도체층 형성 소스 용액을 산화하여 반도체층을 형성하는 단계; 및
상기 반도체층 및/또는 상기 그래핀층의 양단에 각각 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
실시예에 따른 그래핀 전자소자는 저비용으로 용이하게 반도체 채널을 형성하면서도 높은 온/오프 전류비를 가진다.
실시예에 따른 그래핀 전자소자의 제조방법은 반도체층을 열처리시 동시에 그래핀 시트를 열처리하여 그래핀 시트를 복수의 그래핀 아일랜드를 제조하므로 제조공정이 단순화된다.
도 1은 실시예에 따른 그래핀 아일랜드들을 포함하는 채널층을 구비한 그래핀 전자소자의 구조를 개략적으로 보여주는 단면도다.
도 2는 실시예에 따른 그래핀 아일랜드들의 평면도를 보여준다.
도 3은 실시예에 따른 그래핀 전자소자의 전기적 특성을 보여주는 그래프다.
도 4는 그래핀층 없이 IZO 채널층을 가진 트랜지스터(이하 종래의 트랜지스터라고도 칭함)의 전기적 특성을 보여주는 그래프다.
도 5a 내지 도 5d는 실시예에 따른 그래핀 전자소자의 제조방법을 설명하는 단면도들이다.
도 6은 다른 실시예에 따른 그래핀 아일랜드들을 포함하는 채널층을 구비한 그래핀 전자소자의 구조를 개략적으로 보여주는 단면도다.
도 7은 다른 실시예에 따른 그래핀 아일랜드들을 포함하는 채널층을 구비한 그래핀 전자소자의 구조를 개략적으로 보여주는 단면도다.
도 8은 다른 실시예에 따른 그래핀 아일랜드들을 포함하는 채널층을 구비한 그래핀 전자소자의 구조를 개략적으로 보여주는 단면도다.
이하, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 실시예에 따른 그래핀 아일랜드들을 포함하는 채널층을 구비한 그래핀 전자소자(100)의 구조를 개략적으로 보여주는 단면도다.
도 1을 참조하면, 도전성 기판(110) 상에 게이트 절연층(120)이 형성되어 있다. 게이트 절연층(120) 상에는 복수의 그래핀 아일랜드들(132)로 이루어진 하나의 층(이하에서는 '그래핀층(130)'으로도 칭함)이 배치된다. 그래핀층(130) 상에는 반도체층(140)이 형성된다. 반도체층(140)의 양단에는 소스 전극(151)과 드레인 전극(152)이 배치된다. 소스 전극(151) 및 드레인 전극(152)은 각각 반도체층(140)과 접촉한다.
도전성 기판(110)은 게이트 전극으로 작용할 수 있다. 도전성 기판(110)은 실리콘, 전극 금속 또는 indium tin oxide (ITO) 등으로 이루어질 수 있다.
게이트 절연층(120)은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다. 게이트 절연층(120)은 PDMS, 폴리우레탄과 같은 폴리머로 이루어질 수도 있다. 게이트 절연층(120)은 대략 100nm~300nm 두께로 형성될 수 있다.
복수의 그래핀 아일랜드들(132)은 서로 소정의 갭(G)을 두고 이격된다. 복수의 그래핀 아일랜드들(132)은 반도체층(140)과 접촉되게 배치될 수 있다. 소스 전극(151) 및 드레인 전극(152) 사이의 전류 경로 상에는 적어도 하나의 갭(G)이 형성된다. 상기 갭(G)은 대략 1~100nm 폭일 수 있다. 복수의 그래핀 아일랜드들(132)은 1~3층의 그래핀으로 이루어져 그래핀의 특성을 가질 수 있다. 그래핀 아일랜드들(132)은 게이트 절연층(120)과 반도체층(140) 사이에 배치될 수 있다.
도 2는 그래핀 아일랜드들의 평면도를 보여준다.
도 2를 참조하면, 복수의 그래핀 아일랜드들이 불규칙적으로 형성된 것을 알 수 있다. 그래핀 아일랜드들의 양측이 직접 또는 간접적으로 소스 전극 및 드레인 전극과 연결시 소스 전극 및 드레인 전극 사이의 전류 경로(current path)는 그래핀 아일랜드들의 갭을 통과하여야 한다.
다시 도 1을 참조하면, 반도체층(140)은 실리콘, 유기물 반도체, 비정질 산화물 반도체, 2차원 전이금속 칼코게나이드, III/V족 화합물 반도체를 포함할 수 있다.
상기 유기물 반도체는 펜타신으로 이루어질 수 있다.
상기 비정질 산화물 반도체는 ZnO, ZnAlO, InZnO, InGaZnO 일 수 있다. 비정질 산화물 반도체는 투명하고 안정성이 있다. 비정질 산화물 반도체는 용액 상태의 전구체를 사용하여 반도체층(140)을 형성할 수 있으므로 제조공정이 용이하고, 제조비용이 감소된다.
상기 2차원 전이금속 칼코게나이드는 MoS2, WSe2, WS2, MoSe2 등을 포함한다.
그래핀층(130)과 반도체층(140)은 함께 전계효가 트랜지스터의 채널층 역할을 한다. 그래핀층(130)은 고 이동도 특성을 제공하고, 반도체층(140)은 그래핀층(130)과의 사이에서 쇼트키 배리어를 형성하며 따라서 밴드갭을 제공한다. 이러한 밴드갭의 존재로 전계효과 트랜지스터의 온/오프 전류비가 증가한다.
소스 전극(151)과 드레인 전극(152)은 반도체 공정에서 잘 알려진 물질로 이루어질 수 있으며, 상세한 설명은 생략한다.
이하에서는 그래핀 전자소자(100)의 동작을 설명한다.
소스 전극(151) 및 드레인 전극(152) 사이에 소정의 전압을 인가한다. 이에 따라 소스 전극(151)으로부터 전자가 주입되어 드레인 전극(152) 방향으로 향한다. 전자는 소스 전극(151)에 접촉된 반도체층(140)을 통해서 인접한 그래핀 아일랜드(132)로 이동한다. 해당 그래핀 아일랜드(132)를 지난 전자는 소스 전극(151) 및 드레인 전극(152) 사이의 전류 통로를 통과하기 위해서 반도체층(140)으로 이동한 후 인접한 다른 그래핀 아일랜드(132)로 이동해야 한다. 그러나, 그래핀 아일랜드(132) 및 반도체층(140) 사이에 존재하는 쇼트키 배리어에 의해 전자는 그래핀 아일랜드(132)로부터 반도체층(140)으로 이동하지 못한다.
게이트 전극으로 작용하는 도전성 기판(110)에 소정의 턴온 전압을 인가하면, 쇼트키 배리어가 낮아지며 이에 따라 그래핀 아일랜드(132)에 있는 전자는 접촉된 반도체층(140)으로 호핑(hopping)한다. 이어서 반도체층(140)을 통해서 다른 인접한 그래핀 아일랜드(132)로 이동한다. 상기 전류 경로에서 또 다른 그래핀 아일랜드(132)가 존재하는 경우, 전자는 상술한 동작을 반복하며, 결국 드레인 전극(152)으로 이동한다.
상술한 실시예의 그래핀 전자소자는 그래핀 트랜지스터로서 작용하나 실시예는 이에 한정되지 않는다. 예컨대, 그래핀 전자소자는 센서, 광검출기일 수도 있다.
도 3은 실시예에 따른 그래핀 전자소자의 전기적 특성을 보여주는 그래프다. 그래핀 전자소자의 채널층은 용액공정(solution process)으로 형성된 InZnO (IZO) 반도체층과 그래핀 아일랜드들로 형성되었다.
도 3을 참조하면, 실시예에 따른 그래핀 전자소자는 전하 이동도가 24.7 cm2V-1S- 1 이며, 도전율(conductivity)은 1.7 x 10-2 mS, 온/오프 전류 비는 106 이상이다.
도 4는 그래핀층 없이 IZO 채널층을 가진 트랜지스터(이하 종래의 트랜지스터라고도 칭함)의 전기적 특성을 보여주는 그래프다. IZO 채널층은 용액 공정으로 형성되었다.
도 4를 참조하면, 종래의 트랜지스터는 전하 이동도가 3.7 cm2V-1S- 1 이며, 도전율(conductivity)은 2.1 x 10-3 mS, 온/오프 전류 비는 106 이상이다
실시예에 따른 그래핀 전자소자는 종래의 트랜지스터의 전하 이동도와 도전율 보다 대략 10배 높으면서도 종래 트랜지스터의 온/오프 전류 비를 가진다.
실시예에 따른 그래핀 전자소자는 종래의 트랜지스터의 온/오프 전류비를 가지면서도 복수의 그래핀 아일랜드들로 이루어진 그래핀층에 의해 전하 이동도가 상대적으로 증가한다. 이러한 전하 이동도 증가는 그래핀층의 사용에 기인한다.
도 5a 내지 도 5d는 실시예에 따른 그래핀 전자소자의 제조방법을 설명하는 단면도들이다. 도 1의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
먼저, 도 5a를 참조하면, 실리콘으로 이루어진 도전성 기판(110) 을 마련한다. 도전성 기판(110) 을 열처리하여 도전성 기판(110) 상에 실리콘 옥사이드로 이루어진 게이트 절연층(120)을 형성한다.
도 5b를 참조하면, 게이트 절연층(120) 상으로 그래핀 시트(230)를 전사한다. 그래핀 시트(230)는 1~3층의 그래핀으로 이루어질 수 있다. 그래핀 시트(230)는 화학적 기상 증착(CVD) 방법으로 제조된 그래핀을 전사하여 사용할 수 있다. 그래핀 시트는 소정의 크기로 만들기 위해 패터닝될 수 있다.
그래핀 시트(230) 상으로 IZO 전구체들로 이루어진 용액을 스핀코팅으로 덮어서 그래핀 시트 상에 IZO 전구체층(240)을 형성한다. IZO 전구체 용액은 zinc acetate dihydrate [Zn(OAc)2·2H2O]와 indium nitrate hydrate[In(NO3)3·4H2O]를 0.03M의 농도로 2-methoxyethanol(2ME, Aldrich, 98%)에 Indium과 Zinc의 몰 비율이 1:1이 되게 첨가하고 이를 1시간 스터링하여 만든다. IZO 전구체층(240)은 대략 30~50nm 두께로 형성될 수 있다.
도 5c를 참조하면, 결과물을 400~500℃에서 대략 1시간 가열하면 산소가 IZO 전구체층(240)을 통과하여 그래핀 시트(230)와 반응하여 일부의 그래핀 시트(230)가 제거된다. 즉, 그래핀 시트(230)가 부분적으로 에칭되어서 도 2에 도시된 바와 같이 그래핀 아일랜드들(232)이 형성된다. 그래핀 아일랜드들(232)은 소정 갭(G)으로 이격되게 형성될 수 있다. 상기 갭(G)은 대략 1~100nm 일 수 있다. 상기 열처리 온도, 열처리 시간, 그리고 반도체층 물질 및 반도체층의 두께에 따라서 갭(G)이 달라질 수 있다.
상기 열처리 과정에서 IZO 전구체층(240)은 산화되어서 IZO 반도체층(242)이 된다. IZO 반도체층(242)은 대략 20nm 일 수 있다.
도 5d를 참조하면, 기판(110) 상으로 전극 물질(미도시)을 도포한 후, 전극 물질을 패터닝하여 반도체층의 양단에 각각 소스 전극(251) 및 드레인 전극(252)을 형성한다.
실시예에 따른 그래핀 전자소자의 제조방법에 따르면, IZO 반도체층을 스핀코팅을 이용하여 제조하므로 종래의 스퍼터링 방법을 이용하여 IZO 반도체층을 제조하는 것과 비교하여 용이하게 IZO 반도체층을 형성할 수 있다.
또한, 산화공정으로 IZO 반도체층의 형성시 그래핀 시트를 함께 산화시켜서 복수의 그래핀 아일랜드들을 형성할 수 있다.
도 6은 다른 실시예에 따른 그래핀 아일랜드들을 포함하는 채널층을 구비한 그래핀 전자소자(300)의 구조를 개략적으로 보여주는 단면도다. 도 1의 실시예와 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 6을 참조하면, 도전성 기판(110) 상에 게이트 절연층(120)이 형성되어 있다. 게이트 절연층(120) 상에는 반도체층(340)이 형성되어 있다. 반도체층(340) 상에는 복수의 그래핀 아일랜드들(132)로 이루어진 하나의 층(이하에서는 '그래핀층(330)'으로도 칭함)이 배치된다. 그래핀층(130)의 양단에는 소스 전극(351)과 드레인 전극(352)이 연결된다. 그래핀층(330) 상에는 보호층(360)이 더 형성될 수 있다.
복수의 그래핀 아일랜드들(332)은 서로 소정의 갭(G)을 두고 이격된다. 복수의 그래핀 아일랜드들(332)은 반도체층(340)과 접촉되게 배치될 수 있다. 상기 갭(G)은 대략 1~100nm 폭일 수 있다. 복수의 그래핀 아일랜드들(132)은 1~3층의 그래핀으로 이루어져 그래핀의 특성을 가질 수 있다.
복수의 그래핀 아일랜드들(332)은 미리 만들어진 상태에서 반도체층(340) 상에 전사될 수 있다. 실시예는 이에 한정되지 않는다. 그래핀 시트(미도시)를 반도체(340)층 상에 전사한 후, 그래핀 시트를 패터닝하여 복수의 그래핀 아일랜드들(332)을 형성할 수도 있다. 또한, 그래핀 시트를 열처리하여 복수의 그래핀 아일랜드들(332)을 형성할 수도 있다.
도 6의 그래핀 전자 소자(300)는 소스 전극(351) 및 드레인 전극(352)이 각각 그래핀 아일랜드들(132)과 직접 접촉하므로, 전류 경로가 도 1의 실시예의 그래핀 전자소자(100)에 비해서 짧아질 수 있다.
도 6의 그래핀 전자소자의 작용은 도 1의 그래핀 전자소자의 작용으로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
도 7은 다른 실시예에 따른 그래핀 아일랜드들을 포함하는 채널층을 구비한 그래핀 전자소자(400)의 구조를 개략적으로 보여주는 단면도다. 도 1의 실시예와 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 7을 참조하면, 기판(410) 상에 복수의 그래핀 아일랜드들(432)로 이루어진 하나의 층(이하에서는 '그래핀층(430)으로도 칭함)이 배치된다. 그래핀층(430) 상에는 반도체층(440)이 형성된다. 기판(410) 상에서 반도체층(430)의 양단에 각각 연결된 소스 전극(451) 및 드레인 전극(452)이 형성된다. 반도체층(430) 상에는 게이트 절연층(460) 및 게이트 전극(470)이 순차적으로 형성된다.
기판(410) 은 비도전성 기판일 수 있다. 기판(410) 은 예컨대 유리, 플라스틱, 폴리머 등으로 형성될 수 있다. 기판(410) 및 그래핀층(430) 사이에 절연층(미도시)이 더 형성될 수 있다. 이 경우, 기판(410) 은 도전성 기판으로 이루어질 수도 있다.
복수의 그래핀 아일랜드들(132)은 서로 소정의 갭(G)을 두고 이격된다. 복수의 그래핀 아일랜드들(432)은 반도체층(440)과 접촉되게 배치될 수 있다. 상기 갭(G)은 대략 1~100nm 폭일 수 있다. 복수의 그래핀 아일랜드들(132)은 1~3층의 그래핀으로 이루어져 그래핀의 특성을 가질 수 있다.
반도체층(440)은 실리콘, 유기물 반도체, 비정질 산화물 반도체, 2차원 전이금속 칼코게나이드, III/V족 화합물 반도체를 포함할 수 있다.
유기물 반도체는 펜타신으로 이루어질 수 있다.
비정질 산화물 반도체는 ZnO, ZnAlO, InZnO, InGaZnO 일 수 있다. 비정질 산화물 반도체는 투명하고 안정성이 있다. 비정질 산화물 반도체는 용액 상태로 반도체층을 형성할 수 있으므로 제조비용을 감소시킬 수 있다.
2차원 전이금속 칼코게나이드는 MoS2, WSe2, WS2, MoSe2 등을 포함한다.
그래핀층(430)과 반도체층(440)은 전계효가 트랜지스터의 채널층 역할을 한다. 그래핀층(430)은 고 이동도 특성을 제공하고, 반도체층(440)은 그래핀층(430)과의 사이에서 쇼트키 배리어를 형성하며 따라서 밴드갭을 제공한다. 이러한 밴드갭의 존재로 온/오프 비가 증가한다.
소스 전극(451)과 드레인 전극(4520은 반도체 공정에서 잘 알려진 물질로 이루어질 수 있으며, 상세한 설명은 생략한다.
도 7의 그래핀 전자소자의 작용은 상술한 실시예로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
도 8은 다른 실시예에 따른 그래핀 아일랜드들을 포함하는 채널층을 구비한 그래핀 전자소자(500)의 구조를 개략적으로 보여주는 단면도다. 도 7의 실시예와 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 8을 참조하면, 기판(410) 상에 반도체층(540)이 형성된다. 반도체층(540) 상에는 복수의 그래핀 아일랜드들(432)로 이루어진 하나의 층(이하에서는 '그래핀층(530)'으로도 칭함)이 배치된다. 기판(410) 상에서 반도체층(540)의 양단에 각각 연결된 소스 전극(451) 및 드레인 전극(452)이 형성된다. 그래핀층(530) 상에는 게이트 절연층(460) 및 게이트 전극(470)이 순차적으로 형성된다.
기판(410) 은 비도전성 기판일 수 있다. 기판(410) 은 예컨대 유리, 플라스틱, 폴리머 등으로 형성될 수 있다. 기판(410) 및 그래핀층(130) 사이에 절연층(미도시)이 더 형성될 수 있다. 이 경우, 기판(410) 은 도전성 기판으로 이루어질 수 있다.
도 8의 그래핀 전자소자는 그래핀층(530) 및 반도체층(540)의 위치가 도 7의 그래핀 전자소자와 다르며, 다른 작용은 상술한 실시예로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
이상에서 첨부된 도면을 참조하여 설명된 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 사상의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 그래핀 전자 소자 110: 도전성 기판
120: 게이트 절연층 130: 그래핀층
132: 그래핀 아일랜드 140: 반도체층
151: 소스 전극 152: 드레인 전극

Claims (19)

  1. 도전성 기판;
    상기 도전성 기판 상의 게이트 절연층;
    상기 게이트 절연층 상의 채널층; 및
    상기 채널층의 양단에 각각 배치된 소스 전극과 드레인 전극;을 구비하며,
    상기 채널층은 반도체층과 상기 반도체층에 직접 접촉하며 이격된 복수의 그래핀 아일랜드를 포함하는 그래핀층을 포함하는 그래핀 전자소자.
  2. 제 1 항에 있어서, 상기 반도체층은:
    실리콘, 유기물 반도체, 비정질 산화물 반도체, 2차원 전이금속 칼코게나이드, Ⅲ-V족 반도체를 포함하는 그래핀 전자소자.
  3. 제 2 항에 있어서,
    상기 반도체층은 InZnO로 이루어진 그래핀 전자소자.
  4. 제 3 항에 있어서,
    상기 반도체층은 1~30nm 두께로 이루어진 그래핀 전자소자.
  5. 제 1 항에 있어서,
    상기 복수의 그래핀 아일랜드는 1~100nm 의 갭으로 이격되어 있는 그래핀 전자소자.
  6. 제 1 항에 있어서,
    상기 복수의 그래핀 아일랜드는 1~3층의 그래핀으로 이루어진 그래핀 전자소자.
  7. 제 1 항에 있어서,
    상기 복수의 그래핀 아일랜드는 상기 게이트 절연층과 상기 반도체층 사이에 배치된 그래핀 전자소자.
  8. 기판;
    상기 기판 상의 채널층;
    상기 채널층 상의 게이트 절연층;
    상기 게이트 절연층 상의 게이트 전극; 및
    상기 채널층의 양단에 각각 연결된 소스 전극과 드레인 전극;을 구비하며,
    상기 채널층은 반도체층과 상기 반도체층에 직접 접촉하며 이격된 복수의 그래핀 아일랜드를 포함하는 그래핀층을 포함하는 그래핀 전자소자.
  9. 제 8 항에 있어서, 상기 반도체층은:
    실리콘, 유기물 반도체, 비정질 산화물 반도체, 2차원 전이금속 칼코게나이드, Ⅲ-V족 반도체를 포함하는 그래핀 전자소자.
  10. 제 9 항에 있어서,
    상기 반도체층은 InZnO로 이루어진 그래핀 전자소자.
  11. 제 10 항에 있어서,
    상기 반도체층은 1~30nm 두께로 이루어진 그래핀 전자소자.
  12. 제 8 항에 있어서,
    상기 복수의 그래핀 아일랜드는 1~100nm 의 갭으로 이격되어 있는 그래핀 전자소자.
  13. 제 8 항에 있어서,
    상기 복수의 그래핀 아일랜드는 1~3층의 그래핀으로 이루어진 그래핀 전자소자.
  14. 제 8 항에 있어서,
    상기 복수의 그래핀 아일랜드는 상기 게이트 절연층과 상기 반도체층 사이에 배치된 그래핀 전자소자.
  15. 도전성 기판 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 그래핀 시트를 배치하는 단계;
    상기 그래핀 시트 상에 반도체층 형성 소스 용액을 도포하는 단계;
    상기 기판을 열처리하여 상기 그래핀 시트를 복수의 그래핀 아일랜드를 포함하는 그래핀층으로 만들고, 상기 반도체층 형성 소스 용액을 산화하여 반도체층을 형성하는 단계; 및
    상기 반도체층 및/또는 상기 그래핀층의 양단에 각각 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 그래핀 전자소자의 제조방법.
  16. 제 15 항에 있어서, 상기 반도체층은 InZnO로 이루어진 그래핀 전자소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 반도체층은 1~30nm 두께로 이루어진 그래핀 전자소자의 제조방법.
  18. 제 15 항에 있어서,
    상기 열처리는 400~500℃에서 수행되는 그래핀 전자소자의 제조방법.
  19. 제 15 항에 있어서,
    상기 복수의 그래핀 아일랜드는 1~100nm 의 갭으로 이격되어 있는 그래핀 전자소자의 제조방법.
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