KR20100010888A - Ｚｔｏ 박막의 제조방법, 이를 적용한 박막 트랜지스터 및 박막 트랜지스터의 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 117
- 238000000034 method Methods 0.000 title claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 230000008021 deposition Effects 0.000 claims abstract description 24
- 239000011701 zinc Substances 0.000 claims abstract description 21
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052725 zinc Inorganic materials 0.000 claims abstract description 20
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 64
- 239000011787 zinc oxide Substances 0.000 claims description 33
- 238000000151 deposition Methods 0.000 claims description 32
- 238000004519 manufacturing process Methods 0.000 claims description 22
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 claims description 20
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 17
- 229910001887 tin oxide Inorganic materials 0.000 claims description 16
- 238000010438 heat treatment Methods 0.000 claims description 13
- 239000010408 film Substances 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 11
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 6
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 claims description 6
- 238000000992 sputter etching Methods 0.000 claims description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 4
- 238000004380 ashing Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract 1
- 239000000203 mixture Substances 0.000 description 21
- 239000000463 material Substances 0.000 description 15
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 10
- 238000000231 atomic layer deposition Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 7
- 238000002441 X-ray diffraction Methods 0.000 description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 5
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 5
- 238000011160 research Methods 0.000 description 5
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 4
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 229910052733 gallium Inorganic materials 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910017604 nitric acid Inorganic materials 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000000682 scanning probe acoustic microscopy Methods 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 238000006467 substitution reaction Methods 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910007541 Zn O Inorganic materials 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229920001940 conductive polymer Polymers 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004984 smart glass Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229920001621 AMOLED Polymers 0.000 description 1
- 229910019142 PO4 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910007717 ZnSnO Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 229910001195 gallium oxide Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000013386 optimize process Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
- H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
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Abstract
본 발명은 ZTO 박막의 제조방법, 이를 적용한 박막 트랜지스터 및 박막 트랜지스터의 제조방법에 관한 것이고, 본 발명에 따른 ZTO 박막의 제조방법은 산화 아연과 산화 주석을 아연과 주석의 원자비가 4:1 이상 되도록 450℃ 이하의 증착 온도에서 증착시켜 비정질 상태의 아연-주석-산화물(ZTO) 박막을 형성하는 단계를 포함하며, 본 발명에 따른 박막 트랜지스터는 상기 아연-주석-산화물(ZTO) 박막을 채널층으로 적용한 것이다.
아연-주석-산화물, 비정질, 박막 트랜지스터, 채널층
Description
본 발명은 ZTO 박막의 제조방법, 이를 적용한 박막 트랜지스터 및 박막 트랜지스터의 제조방법에 관한 것이다. 보다 상세하게는 재료 및 공정을 최적화하여 저온 공정하에서 형성시킬 수 있으며, 고신뢰도를 확보할 수 있는 비정질 상태의 ZTO 박막의 제조방법, 이를 적용한 박막 트랜지스터 및 박막 트랜지스터의 제조방법에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT 원천 사업의 일환으로 수행한 과제로부터 도출된 것이다[과제번호 : 2006-S-079-03, 연구사업명 : 투명전자소자를 이용한 스마트창, 연구기간 : 2006.10.1-2011.2.28, 주관연구기관 : 한국전자통신연구원].
박막 트랜지스터의 제조에 있어서, 채널층 형성시 주로 사용되는 물질은 크 게, ZnO 기반물질, 비 ZnO 기반물질 및 실리콘 기반 물질이 사용되고 있다. 이들 각각에 대해 구체적으로 설명하면 다음과 같다.
(1) ZnO 기반물질
ZnO 기반 물질은 채널층 형성시, 성능 향상을 위하여, 아연과 산소(Zn/O)의 비율을 조절하는 공법이 개발되어 왔으며, 예를 들면, La, Ba, Sr 등의 치환을 통한 밴드-갭을 조절하는 구조적 접근법과, 저온열처리 및 레이저 어닐링과 같은 후처리 공정을 조절하는 방법이 있다.
또한, ZnO 기반 물질은 ZnO의 다결정화 구조에 기인한 특성 열화를 개선시키고자 하는 것에 대한 연구가 진행되어 왔다. 예를 들어, 단결정화의 경우, 그레인 성장 방법, 저온 MBE 공정을 통해 개선하고 있으며, 비정질화의 경우, 인듐, 갈륨, 아연, 산소의 사성분계 소재를 이용하여 개선하고 있다. 그러나, 인듐, 갈륨, 아연, 산소의 사성분계 소재는 일본의 호소노(Hosono)에 의해 특허화 되었기 때문에, 사용시 라이센스가 요구되는 문제점이 있다.
ZnO 기반 물질을 이용한 채널층 형성시 N-타입 및 P-타입 캐리어 농도의 조절을 통한 특성 개선이 연구되고 있으며, 예를 들면, 단원소 도핑법 또는 저가 이식 공법이 활용되고 있으며, 또한 3성분계 화합물 반도체, 예를 들면, ZnSnO, MgZnO 또는 CdZnO 등이 이용되고 있으며, 3성분계 화합물 반도체에 추가적인 치환 등에 대해서는 연구가 진행될 여지가 충분히 있다.
(2) 비 ZnO 기반물질
비 ZnO 기반 물질로는 In-Ga-Zn-O 타입의 비정질 반도체 또는 In2O3, SnO2의 개별 산화물 반도체가 있다. 상기 In-Ga-Zn-O 타입의 비정질 반도체는 호소노의 원천특허를 피하기 힘들며, In2O3, SnO2의 개별 산화물 반도체는 ZnO에 비해 특성이 떨어지지만, 상대적으로 연구가 적어서, 조성 조절 또는 도핑 치환 등을 통한 특성 개선에 대한 여지가 충분하다. 비 ZnO 기반 물질로 CdS, ZnS, ZnSe 등의 불투명 반도체가 있지만, 특성은 AM OLED에 적용 가능할 수 있으나, 투명하지 않음으로 인해 기술 제약이 있다.
(3) 실리콘 기반 물질
비정질 실리콘 및 다결정 실리콘을 기반으로 한 소자가 구현되고 있으며, 비정질 실리콘 트랜지스터는 이동도 대략 1cm/Vs로 낮으며, 다결정 실리콘 트랜지스터에서는 이동도 대략 100cm/Vs로 높으나, 소자의 균일성에서 문제점을 드러낸다.
상기와 같이 ZnO 기반물질, 비 ZnO 기반물질 및 실리콘 기반 물질을 사용한 박막 트랜지스터는 다음과 같은 문제점을 갖는다.
ZnO 기반 박막 트랜지스터의 경우, 대기 습도, 열처리, 제조과정 등에 박막의 특성이 민감하게 변할 수 있어, 안정성에서 문제가 있고, 결정질 채널로 소자 균일성에서 문제를 야기시킬 수 있다. 한편, 전류 및 빛에 대한 소자 변형이 심각할 수 있다.
또한 ZnO에 인듐 및 갈륨 산화물을 적용시킨 IGZO 채널이 적용된 박막 트랜지스터의 경우, 인듐 및 갈륨이 고갈자원이고, 가격이 높다는 문제점을 갖는다.
실리콘 기반 박막 트랜지스터의 경우, 특히 비정질 실리콘의 경우 낮은 이동도가 문제가 되며, 다결정 실리콘의 경우 균일도 문제가 패널의 대형화에 대해 큰 단점으로 작용하고 있다. 특히, 비정질 실리콘 트랜지스터는 전류에 따른 안정성에 취약하다.
전반적으로 산화물 박막 트랜지스터는 채널 박막 내부적으로 또는 게이트 절연막과의 계면으로 인해 전류에 대해 안정성이 취약할 수 있다.
또한, 그 이외에도 ZnS, ZnSe, CdS 등을 사용한 박막 트랜지스터는 불투명하여, 투명전자소자로의 응용이 제한될 수 있다.
이에 본 발명자들은 박막 트랜지스터에 대한 연구를 진행하면서, 박막 트랜지스터의 채널층을 형성함에 있어서, 산화 아연과 산화 주석을 최적의 조성비로 사용하고, 공정을 최적화하여 형성한 비정질 상태의 ZTO 박막을 이용하고, 채널층과 적어도 부분적으로 계면을 형성하는 게이트 절연막의 형성공정을 최적화시키는 경우, 저온 공정으로 고신뢰성을 확보할 수 있음을 밝히고 본 발명을 완성하였다.
본 발명의 첫 번째 기술적 과제는 박막 트랜지스터의 채널층에 사용되는 아연-주석 산화물(ZTO) 박막의 제조방법을 제공하는 것이다.
본 발명의 두 번째 기술적 과제는 최적 조성의 ZTO 박막을 채널층에 적용하여 고신뢰성을 확보한 박막 트랜지스터를 제공하는 것이다.
본 발명의 세 번째 기술적 과제는 ZTO 채널층 형성을 포함한 제조 공정을 최적화하여 고신뢰성을 확보한 박막 트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 첫 번째 기술적 과제를 해결하기 위하여, 본 발명은 산화 아연과 산화 주석을 450℃ 이하의 증착 온도에서 증착시켜 비정질 상태의 아연-주석-산화물(ZTO) 박막을 형성하는 단계를 포함하고, 여기서 아연과 주석의 원자비는 4:1 이상인 ZTO 박막의 제조방법을 제공한다.
본 발명에 따른 ZTO 박막의 제조방법은 ZTO 박막을 150 내지 450℃의 온도에서 후열처리하는 단계를 더 포함하는 것이 바람직하다.
본 발명의 두 번째 기술적 과제는 기판 상에, 소스·드레인 전극, 채널층, 게이트 절연층 및 게이트 전극을 포함하는 박막 트랜지스터에 있어서, 채널층은 산화 아연과 산화 주석을 아연과 주석의 원자비가 4:1 이상이 되게 하여 450℃ 이하의 증착 온도에서 형성시킨 비정질 상태의 ZTO 박막인 박막 트랜지스터를 제공한 다.
본 발명에 따른 박막 트랜지스터는 기판 상에 순차적으로 소스·드레인 전극, 채널층, 게이트 절연층 및 게이트 전극이 형성되어 있는 상부 게이트 코-플래너형 구조; 기판 상에 순차적으로 채널층, 소스·드레인 전극, 게이트 절연층 및 게이트 전극이 형성되어 있는 상부 게이트 스태거드형 구조; 기판 상에 순차적으로 게이트 전극, 게이트 절연층, 소스·드레인 전극 및 채널층이 형성되어 있는 하부 게이트 코-플래너형 구조; 또는 기판 상에 순차적으로 게이트 전극, 게이트 절연층, 채널층 및 소스·드레인 전극이 형성되어 있는 하부 게이트 스태거드형 구조인 것이 바람직하다.
본 발명에 따른 박막 트랜지스터에서, 게이트 절연층으로는 알루미나, 실리콘 질화물 또는 실리콘 산화물 등을 이용하여 증착된, 상부 게이트 구조의 경우, 450℃ 이하의 온도에서 증착된 절연막인 것이 바람직하고, 더욱 바람직한 것은 증착 후, 150 내지 450℃의 온도에서 후열 처리된 절연막인 것이 바람직하다.
본 발명의 세 번째 기술적 과제를 해결하기 위하여, 본 발명은
기판 상에 소스·드레인 전극, 채널층, 게이트 절연층 및 게이트 전극을 형성하는 박막 트랜지스터의 제조방법에 있어서,
산화 아연과 산화 주석을 아연과 주석의 원자비가 4:1 이상이 되게 하여 450℃ 이하의 증착 온도에서 증착시켜 비정질 상태의 ZTO 채널층을 형성하는 단계; 및
상기 ZTO 채널층을 패터닝하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공한다.
본 발명의 박막 트랜지스터의 제조방법에서, ZTO 채널층과 적어도 부분적으로 접촉하는 게이트 절연층은 알루미나, 실리콘 질화물 또는 실리콘 산화물로 증착하고, 상부 게이트 구조에서는 450℃ 이하의 온도에서 증착하는 단계를 더 포함하는 것이 바람직하다.
본 발명의 박막 트랜지스터의 제조방법에서, ZTO 채널층의 패터닝은 이온 밀링(ion-miling) 방법, Cl2와 Ar 혼합기체를 이용한 플라즈마 건식 식각방법, 또는 리프트-오프 방법을 통해 실시되는 것이 바람직하다.
본 발명의 효과는 다음과 같다.
첫 번째, 본 발명은 실온의 저온 공정으로도 형성될 수 있으며, 450℃까지의 증착 온도에서도 비정질 상태의 ZTO 박막을 제조할 수 있어, 저온 기판 사용 및 저가의 유리 기판에 대한 사용가능성을 높일 수 있다.
두 번째, 본 발명에 의하면 비정질 ZTO 박막을 채널층으로 사용함으로써 소자의 균일도를 크게 높일 수 있다.
세 번째, 채널층과 함께 게이트 절연층을 450℃ 이하의 저온에서 최적화된 공정을 통해 형성함에 따라서 높은 신뢰도를 갖는 박막 트랜지스터를 제조할 수 있다.
네 번째, 고투명성과 고신뢰도 박막 트랜지스터의 확보로 디스플레이 뿐만 아니라 다양한 디바이스로의 응용이 가능할 것이다.
다섯 번째, 본 발명은 고가인 인듐 및 갈륨의 사용을 억제하면서, 투명전자소자의 특성을 확보할 수 있어 종래 채널 재료 및 공정의 대안이 될 수 있다.
이하, 본 발명을 더욱 상세히 설명한다.
본 발명에 따른 ZTO 박막의 제조방법은 산화 아연과 산화 주석을 450℃ 이하의 증착 온도에서 증착시켜 비정질 상태의 아연-주석-산화물(ZTO) 박막을 형성하는 단계를 포함하고, 여기서 아연과 주석의 원자비는 4:1 이상이다.
상기 증착은 이 분야의 일반적인 증착법을 사용할 수 있으며, 바람직하게는 스퍼터링 방법이다.
상기 ZTO 박막은 이후에 150 내지 450℃에서 후열처리되는 것이 전기적 특성의 향상이라는 측면에서 바람직하다.
상기 ZTO 박막에서 아연과 주석의 조성은 원자비로 4:1 이상이며, 소자적인 측면에서 300℃ 이하의 저온 공정에서는 4:1 내지 2:1의 범위가 비정질을 유지하여 바람직하며, 300 내지 450℃의 고온 공정에서는 4:1 내지 1:4까지도 비정질을 유지하여 바람직하다.
아연과 주석에 대한 최적의 조성비는 순열 조합법을 통해 확인한다. 즉, 순열 조합법은 스퍼터에 장착된 산화 아연 타켓과 산화 주석 타켓으로부터 회전하지 않는 기판 상에 산화 아연과 산화 주석을 증착시키며, 이에 따라 각 타켓에 가까운 위치에서는 그 타겟의 조성이 높은 박막이 얻어지며, 거리가 멀어질수록 조성이 낮은 박막이 얻어져서, 결국 각각의 타켓으로부터의 거리 변화에 따라 박막 조성이 순차적으로 변화될 수 있다. 이에 따라 일정간격으로 면적을 분할하고, 각 영역의 조성을 분석하고, 이어서 박막의 결정성을 확인하여 아연과 주석의 최적의 조성비를 확인하다.
예를 들어, 각 영역의 조성은 영역과 영역 사이의 꼭지점에서 조성을 분석하는 방법을 취하며, AES(Auger Electron Spectroscopy) 방법으로 분석한다. 또한, 각각의 해당 영역의 결정성은 XRD(X-ray diffraction) 방법으로 분석한다.
본 발명에 따른 박막 트랜지스터는 도 1 내지 도 4에 나타난 바와 같이, 즉 기판(10) 상에, 소스·드레인 전극(20), 채널층(30), 게이트 절연층(40) 및 게이트 전극(50)이 순차적으로 적층되어 있는 코-플래너형 구조, 또는 기판(10) 상에, 채널층(30), 소스·드레인 전극(20), 게이트 절연층(40) 및 게이트 전극(50)이 순차적으로 적층되어 있는 역스태거드형 구조의 상부 게이트 박막 트랜지스터를 구성할 수 있으며, 또한, 기판(10) 상에, 게이트 전극(50), 게이트 절연층(40), 소스·드레인 전극(20) 및 채널층(30)이 순차적으로 적층되어 있는 코-플래너형 구조, 또는 기판(10) 상에, 게이트 전극(50), 게이트 절연층(40), 채널층(30), 및 소스·드레인 전극(20)이 순차적으로 적층되어 있는 스태거드형 구조의 하부 게이트 박막 트랜지스터를 구성할 수 있다.
편의상 도 1을 참조하여, 각 층에 대해 상세히 설명한다. 도 1을 참조하면, 본 발명에 따른 박막 트랜지스터는 기판(10) 상에, 소스·드레인 전극(20), 채널 층(30), 게이트 절연층(40) 및 게이트 전극(50)을 포함한다.
상기 기판(10)으로는 이 분야의 일반적인 것이 사용될 수 있으며, 예를 들면, 유리, 금속호일, 플라스틱, 또는 실리콘 중에서 선택될 수 있다.
상기 기판(10) 상에 형성되는 소스·드레인 전극(20)은 ITO, IZO, ZnO:Al(Ga) 등의 투명 산화물, Al, Cr, Au, Ag, Ti 등의 금속 또는 전도성 고분자가 사용할 수 있지만 이것으로 제한되는 것은 아니다. 또한, 상기 소스·드레인 전극(20)은 상기 금속과 산화물의 이층구조를 형성할 수도 있다. 상기 소스·드레인 전극(20)은 이 분야의 통상적인 두께로 스퍼터링법, ALD, CVD 등과 같은 공정을 통해 증착된 후 패터닝된다.
상기 기판(10)과 소스·드레인 전극(20) 상의 채널 영역에 형성되는 채널층(30)은 산화 아연과 산화 주석을 아연과 주석의 원자비가 4:1 이상이 되도록 450℃ 이하의 증착 온도에서 증착된다. 상기 증착 온도는 실온도 가능하지만, 소자의 특성을 고려하면 150℃ 이상의 증착 온도에서 형성시키는 것이 보다 바람직하다.
상기 증착은 이 분야의 일반적인 증착 방법을 사용할 수 있으며, 바람직하게는 스터퍼링 방법이 사용되는 것이다.
상기 채널층은 450℃ 이하의 온도, 바람직하게는 150℃ 내지 450℃에서 후열처리되는 것이 바람직하다.
상기 채널층(30)의 패터닝은 이온 밀링, Cl2와 Ar 혼합기체를 활용한 플라즈마 건식식각 방법, 또는 리프트 오프 방법으로 실시된다.
상기 이온 밀링 방법은 도 5에 도시된 바와 같이, 기판(1) 상에 형성된 ZTO 박막(2) 위에 하드 마스크층(3)을 PECVD 방법으로 형성시키는 단계; 포토레지스트 패턴(4)으로 패터닝하는 단계, 우선 습식각을 통해 하드 마스크층(3)을 식각하는 단계; 및 이온 밀링법으로 하드 마스크가 없는 ZTO 박막(2)을 패터닝하는 단계를 포함하며, 여기서 하드 마스크층(2)은 실리콘 질화막 또는 실리콘 산화막일 수 있다.
상기 플라즈마 건식식각 방법은 Cl2와 Ar 혼합기체를 사용하여 플라즈마에 의해 건식식각하는 단계; 및 이어서 잔사를 O2 애싱 방법으로 제거하는 단계를 포함한다.
상기 리프트 오프 방법은 포토레지스트로 리프트-오프 패턴을 형성하는 단계를 포함하고, 여기서, 포토레지스트는 ZTO 증착 온도에 취약하므로 150℃ 미만에서 적용되는 것이 바람직하다.
상기 채널층(30)과 적어도 부분적으로 계면을 형성하는 게이트 절연층(40)은 알루미나, 실리콘 질화물 또는 실리콘 산화물을 이용하여 450℃ 이하의 온도에서 증착시켜 형성된다. 알루미나의 경우, ALD법, PECVD법 또는 MOCVD법을 사용하여, 바람직하게는 ALD법을 사용하여 100 내지 250℃의 온도에서 증착되는 것이 바람직하며, 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)은 150 내지 450℃의 온도에서 PECVD법에 의해 증착되는 것이 바람직하다. 상부 게이트의 경우, 게이트 절연층(40)의 증착 온도는 미리 증착된 채널층으로 인하여 채널층인 ZTO 박막의 비정질 이 유지되는 범위 내에서 형성되는 것이 바람직하다.
상기 게이트 절연층(40)의 형성 후, 150 내지 450℃의 온도에서 후열처리하는 것이 안정적인 특성 면에서 바람직하다.
상기 게이트 절연층(40) 상에 형성되는 게이트 전극은 ITO, IZO, ZnO:Al(Ga) 등과 같은 투명 산화물, Ti, Ag, Au, Al, Cr, Al/Cr/Al, Ni 등과 같은 여러 종류의 저항이 낮은 금속 또는 전도성 고분자가 사용될 수 있지만, 이것으로 제한되는 것은 아니다. 상기 게이트 전극(20)은 상기 기판(10) 상에 이 분야의 통상적인 두께로 스퍼터링법, 원자층 증착법(ALD), 화학기상 증착법(CVD) 등의 공정을 통해 증착된 후 패터닝된다.
이하, 본 발명을 실시예를 들어 더욱 상세히 설명한다.
실험예
산화 아연과 산화 주석의 조성비 및 결정성 분석
도 6에 나타난 바와 같이, 산화 아연 타겟과 산화 주석 타겟이 장착된 스퍼터를 사용하여, 회전하지 않는 기판상에 아연-주석-산화물(ZTO) 박막을 200℃에서 동시에 증착하였다. 이어서, 기판의 면적을 일정간격으로 분할하고, 각 영역에서 박막의 조성과 결정성을 분석하였다. 박막의 조성은 AES 방법으로 분석하여, 그 결과를 도 7에 나타내었으며, 각 영역의 결정성은 XRD 방법을 분석하여 그 결과를 도 8에 나타내었다.
도 7 내지 도 8에 따르면, 아연 대 주석의 조성은 원자비로 4:1 내지 2:1인 구간에서 비정질 ZTO 박막이 얻어짐을 확인할 수 있었다.
ZTO 박막의 온도에 따른 비정질 평가
도 6에 나타난 바와 같이, 산화 아연 타겟과 산화 주석 타겟이 장착된 스퍼터를 사용하여, 회전하지 않는 기판상에 아연-주석-산화물(ZTO) 박막을 450℃ 및 600℃에서 동시에 각각 증착하였다. 이어서, 기판의 면적을 일정간격으로 분할하고, 각 영역에서 박막의 조성과 결정성을 분석하여, 그 결과를 도 9 및 도 10에 나타내었다.
도 9 내지 도 10에 따르면, 450℃의 증착 온도에서는 주석이 16at% 인 경우 결정 상태이지만, 그 이상의 범위에서 비정질 상태임을 확인할 수 있다. 반면, 600℃의 경우, 전반적으로 결정 상태임을 확인할 수 있다.
게이트 절연막의 열처리 온도에 따른 특성 평가
원자층 증착 방법(atomic layer deposition, ALD)에 의해 150℃에서 알루미나를 이용하여 절연막을 190nm의 두께로 증착시켰다. 이어서, 절연막을 이용해 MIS(금속-인슐레이터-반도체) 캐패시터를 제작한 후, 열처리 온도에 따른 캐패시티 값의 변화를 측정하여 그 결과를 도 11에 나타내었다. 도 11에 따르면, 알루미나 절연막의 경우, 300℃의 열처리 공정에서 특성이 가장 안정적으로 나옴을 확인할 수 있었다.
실시예 1
기판 상에 ITO를 이용하여 소스·드레인 전극을 150㎚의 두께로 스퍼터링 방법으로 증착시킨 후 인산과 질산의 혼합액으로 사용하여 50℃에서 식각하여 패터닝하였다. 이어서, 상기 소스·드레인 전극 상에 산화 아연과 산화 주석을 가지고, 아연과 주석의 원자비가 3:1이 되도록 스퍼터링 방법에 의해 상온에서 증착하여 20㎚의 두께의 ZTO 채널층을 형성하고, 300℃에서 1시간 동안 열처리하였다. 이어서, 채널층을 Cl2을 기반으로 한 건식 식각기를 활용하여 패터닝하였다. 이어서, 상기 채널층 상에 알루미나를 이용하여 150℃에서 ALD법으로 증착하여 190㎚의 두께로 게이트 절연층을 형성하였고, 이어서 게이트 절연층을 300℃에서 1시간 동안 열처리한 후, 120℃까지 가열된 인산용액으로 식각하여 패터닝하였다. 게이트 절연층 상에 ITO를 이용하여 게이트 전극을 150㎚의 두께로 스퍼터링 방법으로 증착시킨 후 인산과 질산의 혼합액으로 사용하여 50℃에서 식각하여 패터닝하여 박막 트랜지스터를 제작하였다. 얻어진 트랜지스터의 특성을 평가하여 그 결과를 도 12에 나타내었다. 도 12으로부터 확인되는 바와 같이, SS값은 1.39이고, 이동도는 0.51이였다.
실시예 2
채널층의 형성시 증착 온도를 200℃로 하는 것만 제외하고 실시예 1과 동일하게 하여 박막 트랜지스터를 제작하였다. 얻어진 트랜지스터의 특성을 평가하여 그 결과를 도 13에 나타내었다. 상기 도 13로부터 확인되는 바와 같이, SS값은 0.67이고, 이동도는 5.08이였다.
상기 실시예 1 및 2의 결과로부터 ZTO 채널층을 상온 및 200℃과 같은 저온에서 증착하여도 특성이 나옴을 확인할 수 있다.
실시예 3
채널층의 형성시 아연과 주석의 원자비가 2:1이 되는 것과 열처리를 산소분위기 300℃ 하에서 1시간 하는 것만 제외하고 실시예 1과 동일하게 하여 박막 트랜지스터를 제작하였다. 얻어진 트랜지스터의 전류에 대한 안정성을 평가하여 그 결과를 도 14에 나타내고, 15시간 후의 변화를 확인하기 위하여 그 결과를 도 15에 나타내었다.
도 14의 결과로부터 Von 및 Vt의 변화가 거의 없음을 확인하였으며, 이는 전류에 대한 안정성이 우수함을 나타낸다. 도 15의 결과로부터 15시간 이후에도 1%의 전류 변화만이 감지될 정도로 매우 신뢰도가 높은 소자가 제작되었음을 알 수 있다.
실시예 4
투명 기판 상에 ITO를 이용하여 게이트 전극을 150㎚의 두께로 스퍼터링 방법으로 증착시킨 후 인산과 질산의 혼합액을 사용하여 50℃에서 식각하여 패터닝하 였다. 이어서, 상기 게이트 전극 상에 알루미나를 이용하여 150℃에서 ALD법으로 증착하여 190㎚의 두께로 게이트 절연층을 형성하였고, 이어서 게이트 절연층을 300℃에서 1시간 동안 열처리한 후, 120℃까지 가열된 인산용액으로 식각하여 패터닝하였다. 이어서, 상기 게이트 절연층 상에 산화 아연과 산화 주석을 가지고, 아연과 주석의 원자비가 3:1이 되도록 스퍼터링 방법에 의해 200℃에서 증착하여 20㎚의 두께의 ZTO 채널층을 형성하고, 300℃에서 1시간 동안 열처리하였다. 이어서, 채널층을 Cl2을 기반으로 한 건식식각기를 활용하여 패터닝하였다. 이어서, 상기 채널층 상에 ITO를 이용하여 소스·드레인 전극을 150㎚의 두께로 스퍼터링 방법으로 증착시킨 후 인산과 질산의 혼합액을 사용하여 50℃에서 식각하여 패터닝하여 박막 트랜지스터를 제작하였다. 얻어진 트랜지스터의 투과도를 측정하여 그 결과를 도 16에 나타내었다. 도 16에 따르면, 자외선 및 적외선 영역에서 평균 투과율이 80% 이상이였다.
이와 같이 ZTO 채널층이 적용된 박막 트랜지스터는 다양한 분야에 응용될 수 있으며, 디스플레이 뿐만 아니라 각종 투명회로 설계에 사용될 수 있다. 이들의 예에 대해서, 도 17 내지 27에 나타내었다.
특히, 도 17는 의료용 투명디스플레이 패널에 비정질 ZTO 박막 트랜지스터의 사용 예이고, 도 18은 전자 회로에 적용된 비정질 ZTO 박막 트랜지스터의 사용 예이고, 도 19은 UV PD에 비정질 ZTO 박막 트랜지스터의 사용 예이고, 도 20은 투명 LED에 비정질 ZTO 박막 트랜지스터의 사용 예이고, 도 21는 양방향 투명 모니터 패널에 비정질 ZTO 박막 트랜지스터의 사용 예이고, 도 22은 LCD, OLED의 구동소자로서 패널에 적용 가능한 비정질 ZTO 박막 트랜지스터의 사용 예이고, 도 23은 투명 RFID에 비정질 ZTO 박막 트랜지스터의 사용 예이고, 도 24는 투명 유리창과 디스플레이 기능을 동시에 할 수 있는 스마트창에 비정질 ZTO 박막 트랜지스터의 사용 예이고, 도 25은 자동차 및 항공기 등의 헤드-업 디스플레이(Head-up display (HUD))에 비정질 ZTO 박막 트랜지스터의 사용 예이고, 도 26는 두부 장착형 디스플레이(Head Mounted Display (HMD))에 비정질 ZTO 박막 트랜지스터의 사용 예이고, 도 27는 범용 투명 디스플레이 또는 투명하고 유연한 디스플레이에 비정질 ZTO 박막 트랜지스터의 사용 예이다.
도 1 내지 4는 본 발명의 일실시예에 따른 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 5는 본 발명의 일실시예에 따라 이온밀링 방법으로 패터닝되는 과정을 도식화한 도면이다.
도 6은 본 발명의 일실시예에 따라 순열조합법에 의해 저온 ZTO 공정조성을 찾는 모식도이다.
도 7은 도 6에 의해 얻어진 ZTO 박막의 영역별 조성을 나타낸 그래프이다.
도 8은 도 6에 의해 얻어진 ZTO 박막의 영역별 결정성을 분석한 XRD 분석 그래프이다.
도 9는 450℃ 증착 온도에서 도 6에 의해 얻어진 ZTO 박막의 영역별 결정성을 분석한 XRD 분석 그래프이다.
도 10은 600℃ 증착 온도에서 도 6에 의해 얻어진 ZTO 박막의 영역별 결정성을 분석한 XRD 분석 그래프이다.
도 11은 게이트 절연막의 후열처리 공정에 따른 MIS cap값의 변화 곡선이다.
도 12은 본 발명의 실시예 1로부터 제작된 박막 트랜지스터의 트랜스퍼 플롯이다.
도 13은 본 발명의 실시예 2로부터 제작된 박막 트랜지스터의 트랜스퍼 플롯이다.
도 14는 본 발명의 실시예 3으로부터 제작된 박막 트랜지스터의 전류에 대한 안정성을 분석한 결과 그래프이다.
도 15은 본 발명의 실시예 3으로부터 제작된 박막 트랜지스터의 전압인가 시간에 따른 출력(output) 곡선이다.
도 16는 본 발명의 실시예 4에 의해 제작된 박막 트랜지스터의 투과도를 측정한 결과이다.
도 17는 의료용 투명디스플레이 패널에 비정질 ZTO 박막 트랜지스터의 사용 예이다.
도 18은 전자 회로에 적용된 비정질 ZTO 박막 트랜지스터의 사용 예이다.
도 19은 UV PD에 비정질 ZTO 박막 트랜지스터의 사용 예이다.
도 20은 투명 LED에 비정질 ZTO 박막 트랜지스터의 사용 예이다.
도 21는 양방향 투명 모니터 패널에 비정질 ZTO 박막 트랜지스터의 사용 예이다.
도 22은 LCD, OLED의 구동소자로서 패널에 적용 가능한 비정질 ZTO 박막 트랜지스터의 사용 예이다.
도 23은 투명 RFID에 비정질 ZTO 박막 트랜지스터의 사용 예이다.
도 24는 투명 유리창과 디스플레이 기능을 동시에 할 수 있는 스마트창에 비정질 ZTO 박막 트랜지스터의 사용 예이다.
도 25는 자동차 및 항공기 등의 헤드업 디스플레이(HUD)에 비정질 ZTO 박막 트랜지스터의 사용 예이다.
도 26는 두부 장착형 디스플레이(HMD)에 비정질 ZTO 박막 트랜지스터의 사용 예이다.
도 27는 범용 투명 디스플레이 또는 투명하고 유연한 디스플레이에 비정질 ZTO 박막 트랜지스터의 사용 예이다.
Claims (13)
- 산화 아연과 산화 주석을 450℃ 이하의 증착 온도에서 증착시켜 비정질 샹태의 아연-주석-산화물(ZTO) 박막을 형성하는 단계를 포함하고, 여기서 상기 아연과 주석의 원자비는 4:1 이상인 ZTO 박막의 제조방법.
- 제 1항에 있어서, 상기 ZTO 박막을 150 내지 450℃의 온도에서 후열처리하는 단계를 더 포함하는 ZTO 박막의 제조방법.
- 제 1항에 있어서, 상기 아연과 주석의 원자비는 300℃ 이하의 증착 온도에서 4:1 내지 2:1이고, 300 내지 450℃의 증착온도에서는 4:1 내지 1:4인 ZTO 박막의 제조방법.
- 기판 상에, 소스·드레인 전극, 채널층, 게이트 절연층 및 게이트 전극을 포함하는 박막 트랜지스터에 있어서,상기 채널층은 산화 아연과 산화주석을 아연과 주석의 원자비가 4:1 상이 되도록 450℃ 이하의 증착 온도에서 형성시킨 비정질 상태의 ZTO 박막인 박막 트랜지 스터.
- 제 4항에 있어서,상기 박막 트랜지스터는 기판 상에 순차적으로 소스·드레인 전극, 활성층, 게이트 절연층 및 게이트 전극이 형성되어 있는 상부 게이트 코-플래너형 구조; 기판 상에 순차적으로 활성층, 소스·드레인 전극, 게이트 절연층 및 게이트 전극이 형성되어 있는 상부 게이트 스태거드형 구조; 기판 상에 순차적으로 게이트 전극, 게이트 절연층, 소스·드레인 전극 및 채널층이 형성되어 있는 하부 게이트 코-플래너형; 또는 기판 상에 순차적으로 게이트 전극, 게이트 절연층, 채널층 및 소스·드레인 전극이 형성되어 있는 하부 게이트 스태거드형 구조인 박막 트랜지스터
- 제 4항에 있어서,상기 게이트 절연층은 알루미나, 실리콘 질화물 또는 실리콘 산화물로 형성되는 절연막인 박막 트랜지스터.
- 제 5항에 있어서,상기 게이트 절연층은 상부 게이트 구조의 경우 450℃ 이하의 온도에서 형성 되는 절연막인 박막 트랜지스터.
- 제 5항에 있어서,상기 게이트 절연층은 150℃ 내지 450℃의 온도에서 후열처리되는 것인 박막 트랜지스터.
- 기판 상에 소스·드레인 전극, 채널층, 게이트 절연층 및 게이트 전극을 형성하는 박막 트랜지스터의 제조방법에 있어서,산화 아연과 산화 주석을 아연과 주석의 원자비가 4:1 이상이 되도록 450℃ 이하의 증착 온도에서 증착시켜 비정질 상태의 ZTO 채널층을 형성하는 단계; 및상기 ZTO 채널층을 패터닝하는 단계를 포함하는 박막 트랜지스터의 제조방법.
- 제 9항에 있어서,상기 ZTO 채널층과 적어도 부분적으로 접촉하는 게이트 절연층은 알루미나, 실리콘 질화물 또는 실리콘 산화물로 형성되며, 상부게이트 구조의 경우 450℃ 이하의 온도에서 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조방법.
- 제 9항에 있어서,상기 ZTO 채널층의 패터닝은 ZTO 채널층 위에 하드 마스크층을 PECVD 방법으로 형성하는 단계; 포토-레지스트로 패터닝하는 단계; 우선 습식각으로 하드 마스크층 식각하는 단계; 및 이온 밀링으로 하드 마스크가 없는 ZTO을 패터닝하는 단계를 포함하는 이온 밀링(ion-miling) 방법으로 실시되는 것인 박막 트랜지스터의 제조방법.
- 제 9항에 있어서,상기 ZTO 채널층의 패터닝은 Cl2와 Ar 혼합기체를 이용한 플라즈마 건식 식각방법으로 실시되고, 건식 식각 후 잔사는 O2 애싱(ahsing) 방법으로 제거되는 박막 트랜지스터의 제조방법.
- 제 9항에 있어서,상기 ZTO 채널층의 패터닝은 포토-레지스트로 리프트-오프 패턴을 제작하여 실시되고, 상기 포토-레지스트는 150℃ 미만에서 적용되는 박막 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/359,149 US20100019239A1 (en) | 2008-07-23 | 2009-01-23 | Method of fabricating zto thin film, thin film transistor employing the same, and method of fabricating thin film transistor |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080071769 | 2008-07-23 | ||
| KR20080071769 | 2008-07-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100010888A true KR20100010888A (ko) | 2010-02-02 |
Family
ID=42085465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080113381A KR20100010888A (ko) | 2008-07-23 | 2008-11-14 | Ｚｔｏ 박막의 제조방법, 이를 적용한 박막 트랜지스터 및 박막 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100010888A (ko) |
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