KR20140039271A - 개선된 소스／드레인 접점을 가진 금속 산화물 ｔｆｔ - Google Patents

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Abstract

금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법은, 게이트, 게이트 유전체, 대역갭 및 박막 트랜지스터 구성에서 공간을 두고 이격된 소스/드레인 금속 접점을 가지는 고 캐리어 농도 금속 산화물 반도체 활성층을 제공하는 단계를 포함한다. 상기 공간을 두고 이격된 소스/드레인 금속 접점은 활성층에서 채널 영역을 형성한다. 산화 분위기가 채널 영역에 인접하여 제공되고, 게이트 및 채널 영역은 채널 영역에서 캐리어 농도를 감소시키기 위해 상기 산화 분위기에서 가열된다. 대안으로, 또는 추가하여, 각각의 소스/드레인 접점은 금속 산화물 반도체 활성층 상에 배치된 저 일함수 금속의 초 박막층을 포함하고, 고 일함수 금속의 배리어층은 상기 저 일함수 금속 상에 배치된다.

Description

개선된 소스／드레인 접점을 가진 금속 산화물 ＴＦＴ{METAL OXIDE TFT WITH IMPROVED SOURCE／DRAIN CONTACTS}
본 발명은 일반적으로 TFT에서의 금속 산화물 반도체 필름에 관한 것이고, 특히 상이한 캐리어 밀도의 영역을 가진 활성층을 형성하는 것에 관한 것이며, 그에 의해 금속 산화물 필름의 소스/드레인 접점이 개선되도록 한다.
종래 기술에서, 비정질 실리콘(a-Si) 박막 필름 트랜지스터는 게이트 및 게이트 절연층 상에 a-Si 반도체 재료의 제 1 층을 증착시키고, 그런다음 상기 제 1 층의 최상부에 고도로 도핑된 실리콘 층(예를 들면, n+층)을 증착시킴으로써 형성된다. 소스 및 드레인을 위한 금속 접점은 그런다음 접점들 사이의 제 1 a-Si 층에서 채널 영역을 형성하는 고도로 도핑된 층 상에 형성된다. 채널 영역 위의 고도로 도핑된 층은 그런다음 채널 영역에 악영향을 주지않도록 에칭되어 제거될 수 있다. a-Si TFT 채널에서의 낮은 이동도는 접점 저항에 대해 장치가 보다 덜 엄격하도록 한다. 고도로 도핑된 영역 상에 형성된 금속 접점은 저 저항(옴) 접점을 제공한다.
금속 산화물 박막 필름 트랜지스터(MOTFT)에서, 금속 접점은 금속 산화물 반도체 층 상에 직접 형성된다. 즉, 금속 산화물 반도체 재료는 채널 영역 내에 있는 것과 동일한 재료가 금속 접점 아래에 있다. MOTFT에 대해, n+층의 결핍과 더 높은 대역갭은 양질의 옴 접점을 제공하는 것을 더 어렵게 한다. 추가로, 금속 산화물 반도체 재료의 높은 이동도는 a-Si TFT에서 더 낮은 접점 저항을 요구한다. 양질의 저 저항 접점(이하, 옴 접점)없이, 금속 산화물 반도체 재료의 고 이동도는 접점 저항에 의해 마스킹될 수 없다. 그러나, MOTFT에서의 옴 접점은 실질적으로 지금까지 알려져 있지 않으며, 또는 형성 및/또는 유지하기가 매우 어렵다.
상기와 종래 기술에서 고유한 기타 결함을 해결하는 것이 매우 이점을 가질 것이다.
요약하면, 본 발명의 원하는 목적은 상이한 캐리어 밀도의 영역을 가진 TFT용 활성층을 형성하는 방법에 따라 달성된다. 상기 방법은, 게이트를 가진 기판, 상기 게이트에 인접한 게이트 유전체의 층, 및 상기 게이트에 대향하여 게이트 유전체 상에 배치된 고 캐리어 농도 금속 산화물 반도체 재료의 층을 제공하는 단계를 포함한다. 상기 방법은 채널 부의 캐리어 농도를 감소시키기 위해 상기 게이트와 정렬된 금속 산화물 반도체 재료의 층의 상기 채널부를 산화시키는 단계를 더 포함한다. 상기 채널부의 양쪽 측면 상의 접촉부는 고 캐리어 농도로 유지된다.
본 발명의 원하는 목적을 더 달성하기 위해, 게이트, 게이트 유전체, 대역갭 및 박막 필름 트랜지스터 구성에서 공간을 두고 이격된 소스/드레인 금속 접점을 가진 고 캐리어 농도 금속 산화물 반도체 트랜지스터 활성층을 제공하는 단계를 포함하는 금속 산화물 반도체 박막 필름 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법이 제공된다. 상기 공간을 두고 이격된 소스/드레인 금속 접점은 활성층에서 채널 영역을 형성한다. 산화 분위기가 상기 채널 영역에 인접하여 제공되고, 상기 게이트 및 채널 영역은 상기 채널 영역에서의 상기 캐리어 농도를 감소시키기 위해 상기 산화 분위기에서 가열된다. 대안으로 또는 추가하여, 소스/드레인 접점의 각각은 상기 금속 산화물 반도체 활성층 상에 배치된 저 일함수(work function) 금속의 초박막 층을 포함하고, 고 일함수 금속의 배리어 층이 상기 저 일함수 금속 상에 배치된다.
본 발명의 원하는 목적은 금속 산화물 반도체 박막 필름 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점이 게이트, 게이트 유전체, 대역갭 및 박막 트랜지스터 구성에서 공간을 두고 이격된 소스/드레인 금속 접점을 가진 고 캐리어 농도 금속 산화물 반도체 활성층을 포함하는 본 발명의 하나의 실시예에 따라 더 달성된다. 상기 공간을 두고 이격된 소스/드레인 금속 접점은 상기 활성층에서 채널 영역을 형성한다. 상기 소스/드레인 금속 접점과 접촉하는 상기 금속 산화물 반도체 활성층의 부분은 상기 채널 영역에서의 캐리어 농도 보다 더 큰 캐리어 농도를 가진다.
대안으로 또는 상술한 실시예에 추가하여, 금속 산화물 반도체 박막 필름 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점은 상기 금속 산화물 반도체 활성층 상에 배치된 저 일함수 금속의 초박막 층 및 상기 저 일함수 금속 상에 배치된 고 일함수 금속의 배리어 층을 가진 소스/드레인 접점을 포함하고, 상기 저 일함수 금속의 일함수는 상기 금속 산화물 반도체 활성층의 일함수 이하의 일함수이고, 상기 고 일함수 금속의 일함수는 상기 금속 산화물 반도체 활성층의 일함수 이상의 일함수이다. 대안으로, 상기 저 일함수 금속 및 고 일함수 금속의 층들은 저 일함수 금속과 고 일함수 금속이 일종의 합금으로 혼합된 단일 층으로 대체될 수 있다.
본 발명의 상기 및 추가적이고 보다 특정한 목적 및 이점은 도면과 함께 취해진 본 발명의 바람직한 실시예의 하기의 상세한 설명으로부터 당업자에게 보다 쉽게 명확해질 것이다.
도 1은 옴 소스-드레인 접점을 가진 전형적인 a-Si TFT의 간략화된 층의 다이어그램이다.
도 2는 고 일함수 금속과 금속 산화물 반도체 재료 사이의 숏키 배리어(Schottky barrier) 형 접점을 도시하는 간략화된 에너지 대역 다이어그램이다.
도 3은 본 발명에 따른 상이한 캐리어 밀도를 가진 활성층을 형성하는 제 1 방법에서의 최초 구조를 도시한 간략화된 층의 다이어그램이다.
도 4는 상이한 캐리어 밀도를 가진 활성층을 형성하는 제 1 방법에서의 최종단계를 도시하는, 도 3과 유사한, 간략화된 층의 다이어그램이다.
도 5는 본 발명에 따라 상이한 캐리어 밀도를 가진 활성층을 형성하는 제 2 방법을 도시하는 밑에 놓인(underlying) 게이트 및 위에 놓인 소스/드레인을 가진 본 발명에 따른 MOTFT의 간략화된 층의 다이어그램이다.
도 6은 본 발명에 따른 옴 금속 접점을 도시하는 부분적인 MOTFT의 간략화된 층의 다이어그램이다.
도 7은 본 발명에서 사용될 수 있는 다수의 재료의 화학 구조를 예시하는 표 1을 도시한다.
도 1을 참조하면, 옴 소스-드레인 접점을 가진 전형적인 a-Si TFT(10)의 간략화된 층의 다이어그램이 예시된다. TFT(10)는 기판 위의 상면에 형성된 게이트(12)를 가진 기판(11)을 포함한다. 게이트(12)는 공지된 방식으로 된 게이트 유전체의 박막 층(13)에 의해 덮여진다. 도핑되지 않은 비정질 실리콘(a-Si)의 층(14)은 임의의 공지된 방식으로 게이트 유전체(13)의 상면에 형성된다. 고도로 도핑된(heavily doped)(n+) 비정질 실리콘의 층(15)이 층(14)의 상면에 증착된다. 소스 및 드레인용 금속 접점(16 및 17)이 그런다음 각각 고도로 도핑된 층(15) 상에 형성되어 접점(16 및 17) 사이에서 a-Si 층(14)에서의 채널 영역(18)(점선 내에 놓인)을 형성한다. 채널 영역(18) 위의 고도로 도핑된 층(15)의 부분은 그런다음 마스크로서 일반적으로 금속 접점(16, 17)을 이용하면서 에칭되어 제거될 수 있다. a-Si TFT 채널(18)에서의 저 이동도는 장치(10)로 하여금 접촉 저항에 대해 보다 덜 엄격하도록 한다. 고도록 도핑된 층(15) 상에 형성된 금속 접점(16, 17)은 저 저항 (옴)접점을 제공한다.
도 1에 도시된 유형의 장치에 관한 한 가지 문제점은 채널 위의 고도로 도핑된 층(15)의 부분의 에칭이다. 반도체 층(14)으로 에칭하여 패시베이션, 전계 효과(field effect) 제어, 불안정성, 트랩 등과 같은 어려움을 일으키지 않으면서 층(15)만을 제거하도록 충분히 에칭을 제어하는 것은 매우 어렵다. 큰 유리 크기(광범위한 기판 면적)에 대해 이러한 프로세스를 수행하도록 사용되는 장비는 또한 균일한 제어의 장비의 복잡성 때문에 매우 고비용이다.
금속 산화물 반도체 재료의 고 캐리어 이동도, 광 투과성 및 저 증착 온도때문에, 금속 산화물 반도체 재료에 대한 강한 관심이 있다. 고 캐리어 이동도는 애플리케이션을 더 높은 주파수 또는 더 높은 전류를 필요로하는 더 높은 성능 도메인으로 확장시킨다. 광 투과성은 디스플레이 및 센서 활성 매트릭스에서의 광 쉴드에 대한 필요성을 제거한다. 저 증착 온도는 애플리케이션으로 하여금 플라스틱 기판 상에서 플렉서블한 전자기기가 될 수 있도록 한다.
금속 산화물 반도체의 고유한 특징은: (1) 캐리어 이동도가 필름의 그레인 크기에 덜 의존적이고, 즉, 고 이동도 비정질 금속 산화물이 가능하고; (2) 표면 상태의 밀도는 낮고 TFT에 대해 용이한 전계 효과가 가능하며, 이는 표면 상태가 수소에 의해 피막으로 보호되어야(passivated)하는 공유(covalent) 반도체(Si 또는 a-Si와 같은)와 반대되는 것이고; 및 (3) 이동도는 체적 캐리어 밀도에 강하게 의존한다는; 것이다. 전통적으로, 금속 산화물에서의 체적 캐리어 밀도 또는 농도는 산소의 빈자리(vacancy)에 의해 제어된다. 산소의 빈자리는: (a) 증착동안의 산소의 국부적 압력; (b) 고온 처리; 및 (c) 원자가 도핑(valence doping);에 의해 제어된다.
금속 산화물 박막 트랜지스터(MOTFT)에서, 금속 접점은 금속 산화물 반도체 층 바로 위에 형성된다. 즉, 금속 산화물 반도체 재료는 채널 영역 내에 있는 것과 동일한 재료가 금속 접점 아래에 있다. MOTFT에 대해, n+ 층의 결핍 및 대역갭은 양질의 옴 접점을 제공하는 것을 더 어렵게 한다. 추가로, 금속 산화물 반도체 재료의 고 이동도는 a-Si TFT에서의 접촉 저항 보다 더 낮은 접점 저항을 요구한다. 양질의 옴 접점없이, 금속 산화물 반도체 재료의 고 이동도가 접점 저항에 의해 마스킹될 수 있다.
종래기술에서, MOSFET에서의 소스 및 드레인 접점은 대개 금속이 금속 산화물 반도체 재료와 직접 접촉하는 쇼킷 배리어 형이다. 일반적으로, 안정적인 접점 금속(예를 들면, Mo, W, Au, Pt, Ag, 등과 같은)은 상대적으로 고 일함수를 가지는 반면, 저 일함수를 가진 금속(예를 들면, Al, Mg, Ti, Ta, Zn, In, V, Hf, Y 등)은 불안정하거나 또는 상대적으로 용이하게 산화된다, 고 일함수 금속은 금속 산화물 반도체 재료를 가지고 숏키 배리어를 형성하고 전도를 제공하며, 캐리어는 배리어를 통해 터널링해야한다. 배리어가 얇다면, 터널링은 소량의 저항만을 가지고 발생할 수 있고, 배리어가 두껍다면, 터널링은 거의 방지될 수 있다. 어느 경우에건, 숏키 배리어 접점은 저 저항을 가진 옴 접점만큼 바람직하지 않다.
특히 도 2를 참조하면, 숏키 배리어 유형 접점을 도시한 간략화된 에너지 대역 다이어그램이 예시된다. 접점은 좌측에 도시된 고 일함수 금속 및 우측에 도시된 금속 산화물 반도체 재료 사이에 있다. 일함수에서의 차이때문에 배리어가 금속으로부터 금속 산화물 반도체 재료로의 흐름에 대해 형성되는 것을 볼 수 있다. 배리어의 두께 'b'는 정션내의 전도의 크기를 결정한다. 즉, 배리어의 두께 b가 충분히 작으면, 전자가 터널링하여 전도가 발생할 것이다. 두께 b는 배리어의 기울기 's'에 의해 제어되거나 우선적으로 결정된다. 기울기 s는 금속 산화물에서의 캐리어 농도에 비례한다. 기울기가 증가하면서, 즉, 캐리어 농도가 증가하면서 두께 b는 더 작게된다는 것이 이해될 것이다. 예를 들면, 도 2에서, 기울기는 약 60°이다. 기울기가 90°를 향해 증가될 때, 두께 b는 더 작게된다. 따라서, 금속에서의 반도체 인터페이스로의 캐리어 농도의 증가는 배리어 두께를 감소시키고 접점을 개선시킨다.
금속 또는 도핑된 반도체의 "일함수"라는 용어는 예를 들면 도 2의 에너지 다이어그램에서의 에너지 레벨을 가리키며, 여기서 전자 상태는 비어있는(unoccupied) 반면, 그 아래에서는 전자 상태는 완전히 차 있다. 전자 상태는 때때로 문헌에서는 "페르미 에너지"라고도 한다. TFT 애플리케이션에 사용되는 금속 산화물 반도체 필름에서, 금속 산화물 반도체의 일함수는 전도 대역의 바닥(도 2에 스케치된 바와 같은)에 매우 근접하다.
일반적으로, 금속 산화물 반도체 재료와 금속 사이에 양질의 옴 접점을 만들기 위한 2개의 방식 또는 방법이 있다: 1) 인터페이스에서 금속 산화물 반도체의 캐리어 농도는 가능한 높아야 한다(즉, 배리어의 기울기는 증가시키고 두께는 감소시켜야한다); 및/또는 2) 금속의 일함수는 금속 산화물 반도체의 일함수에 실질적으로 매칭시켜야하고, 따라서 배리어가 거의 없거나 없다. 그러나, 이러한 방법들 각각은 극복되어야 하는 심각한 문제점을 가진다.
제 1 방법을 사용하는 것에는, 장치 설계에서의 딜레마가 있다. 문제점은 동일한 고 캐리어 농도(예를 들면, >1E18cm3) 금속 산화물 반도체 재료가 TFT 채널에서 보이는 것처럼 소스 및 드레인 접점 아래에 놓인다는 것이다. TFT가 적절하게 운영하도록 하기 위해, 채널 캐리어 농도는 너무 높을 수는 없다(예를 들면, <1E18/cm3). 따라서, 상이한 캐리어 밀도 또는 농도는 TFT의 활성 또는 채널층(금속 산화물 반도체 층)의 상이한 영역에서 생성되어야 한다.
활성 또는 채널층에서 상이한 캐리어 밀도 또는 농도를 달성하는 2가지 방법이 본 발명에 따라 제공된다. 도 3 및 4에 도시된, 상이한 캐리어 밀도를 가진 활성층을 형성하는 제 1 방법은 하기와 같다. 특히 도 3을 참조하면, 아래에 놓인 게이트(38)와 위에 놓인 소스/드레인(33, 34)을 각각 가지고 MOTFT(30)를 제조하기 위한 최초의 구조가 예시된다. 여기서, 임의의 다양한 가능한 MOTFT 구성이 예를 들면 바닥 게이트 바닥 소스/드레인 유형의 장치, 탑 게이트 탑 소스/게이트 유형의 장치, 탑 게이트 바닥 소스/드레인 유형의 장치 등을 포함하는 개시된 방법들 중 하나 또는 모두에 적용될 수 있다. TFT(30)는 기판을 포함하고, 이는 플라스틱과 같은 가요성 재료, 또는 유리 등과 같은 임의의 기타 편리한 재료로 되어있을 수 있다. 게이트 금속 전극(38)은 임의의 편의의 및 구축된 방법에 의해 기판(32)에 형성된다. 얇은 게이트 유전 층(37)은 게이트 금속 전극(38) 및 기판(32)의 주변 영역에 겹쳐지는 관계로 형성된다. 금속 산화물 반도체 필름(36)은 게이트 금속 전극(38) 및 주변 영역에 대해 겹쳐지는 관계로 게이트 유전체 층(37) 상에 형성 또는 패터닝된다. MOTFT(30)의 활성층인 금속 산화물 반도체 필름(36)은 양질의 옴 접점이 소스 및 드레인(도 4)과 필름(36) 사이에 형성되는 것을 보장하기 위한 고 캐리어 농도 금속 산화물이다.
일반적으로, 상이한 캐리어 밀도를 가진 활성층을 형성하는 제 1 방법은 하기의 단계들을 포함한다. 먼저, 게이트 금속이 형성되고(게이트(38)) 게이트 유전체가 증착된다(층(37)). 금속 산화물 반도체 재료의 층 또는 필름(36)이 증착 및/또는 패터닝된다. 증착은 캐리어 농도를 증가시키기 위해 비산화 부위기(no-oxidizing ambience)를 가지고 수행된다. 기판(32)은 선택적으로 캐리어 농도를 더 증가시키기 위해 분위기를 감소시키면서 고온(기판 재료의 선택에 의해 허용된다면)에서 처리될 수 있다. 바람직한 가열 방법에서, 도 3의 전체 구조는 그런다음, 산화 분위기에서(이하 "어닐링"이라고 함) 금속 산화물 층(예를 들면, 3eV), 게이트 유전체 층(37)(예를 들면, >4eV), 및 기판(32)(예를 들면, >3eV)의 대역갭 아래에서의 광자 에너지를 가지고, 방사원으로부터의 블랭킷 광 조명(예를 들면 램프 또는 펄싱된 레이저로부터의 방사선)에 놓인다. 어닐링 프로세스에 대한 추가 정보를 위해, 본문에 참조에 의해 통합되고, "온도 민감 기판 형성에 대한 금속 산화물 반도체의 레이저 어닐링"이라는 제하의, 2010년 9월 1일 출원된 공동계류중인 미국특허출원 제 12/874,145를 참조하라. 바람직하거나 또는 편리하다면, 채널 영역을 가열하는 기타 방법이 채용될 수 있다는 것이 이해될 것이다.
상기 인용된 공동계류중인 출원에서 설명된 바와 같이, 게이트 금속이 아닌 다른 모든 재료는 레이저 광에 대해 투명하다. 따라서, 광(열 또는 에너지)를 흡수할 수 있는 재료만이 게이트 금속(38)이 된다. 온도 그레디언트가 매우 크도록 레이저 펄스 듀레이션이 선택된다. 즉, 온도는 흡수 영역 근방, 게이트(38)에서 매우 급격하게 강하한다(예를 들면, 1 미크론에서 >100Deg. C). 따라서, 게이트(38)의 탑부분 상의 35로 지정된 채널 영역만이 가열되고 채널 영역의 캐리어 밀도 또는 농도가 산소 분위기(oxygen ambience)(즉, 산소를 포함하는 환경)에 의해 감소된다. 금속 산화물 반도체 필름(36)의 나머지는 그것이 산소 분위기내에 있을 지라도 더 낮은 온도에 있음으로써 캐리어 농도가 감소되는 것이 방지된다. 따라서, 채널 영역(35)은 게이트(38)와 자가정렬되고, 게이트 금속(38)에 대해 에칭 차단 및 소스/드레인 금속(33, 34)의 정렬은 덜 중요하게 된다.
추가로 도 4를 참조하면, 소스(33) 및 드레인(34)은 게이트 금속 전극(38) 위에 놓인 상부 표면 상에서 그 사이의 공간을 정의하기 위해 부분적으로 금속 산화물 반도체 필름(36)의 상부 표면 상에서 위에 놓이는 관계로 형성된다. 선택적인 패시베이션 층(39)은 금속 산화물 필름(36)의 노출부와 소스(33) 및 드레인(34)의 주변부 위에 형성된다. 활성층(36)에서의 상이한 캐리어 밀도때문에, 양질의 금속-반도체 접점(실질적으로 옴 접점 또는 배리어 상에서의 매우 높은 기울기)이 소스(33)와 필름(36) 사이의 인터페이스 및 드레인(34)과 필름(36) 사이의 인터페이스에서 형성된다.
TFT의 채널층의 상이한 영역에 상이한 캐리어 밀도 또는 농도를 제공하는 제 2 방법이 도 5와 함께 기술되며, 이는 밑에 놓인 게이트(38')와 위에 놓인 소스/드레인(33', 34')을 각각 가지고 본 발명에 따라 MOTFT(30')의 간략화된 층의 다이어그램을 도시한다. 여기서, 임의의 다양한 가능한 MOTFT 구성이 예를 들면 바닥 게이트 바닥 소스/드레인 유형의 장치, 탑 게이트 탑 소스/게이트 유형의 장치, 탑 게이트 바닥 소스/드레인 유형의 장치 등을 포함하는 개시된 방법들 중 하나 또는 모두에 적용될 수 있다. TFT(30')는 기판(32')을 포함하고, 이는 플라스틱과 같은 가요성 재료, 또는 유리 등과 같은 임의의 기타 편리한 재료로 되어있을 수 있다. 게이트 금속 전극(38')은 임의의 편의의 및 구축된 방법에 의해 기판(32')에 형성된다. 얇은 게이트 유전체 층(37')은 게이트 금속 전극(38') 및 기판(32')의 주변 영역에 겹쳐지는 관계로 형성된다. 금속 산화물 반도체 필름(36')은 게이트 금속 전극(38') 및 주변 영역에 대해 겹쳐지는 관계로 게이트 유전체 층(37') 상에 형성된다. 소스(33') 및 드레인(34')은 게이트 금속 전극(38') 위에 놓인 상부 표면 상에서 그 사이의 공간을 정의하기 위해 금속 산화물 반도체 필름(36')의 상부 표면 상에 부분적으로 겹쳐지는 관계로 형성된다. MOTFT(30')의 활성층인 금속 산화물 반도체 필름(36')은 양질의 옴 접점이 소스(33') 및 필름(36') 사이와 드레인(34') 및 필름(36') 사이에 형성되는 것을 보장하기 위한 고 캐리어 농도 금속 산화물이다.
이러한 목적을 위한 가열 방법에서, 도 5의 전체 구조는 그런다음 산화 분위기에서(이하 "어닐링"이라고 함) 가열되도록 한다. 선택적인 패시베이션 층(39')이 없으면, 소스(33')와 드레인(34') 사이에서의 금속 산화물 필름(36')의 35'로 표시된 노출부가 가열 프로세스에서 산화 분위기에 놓이고, 캐리어 밀도 또는 농도는 산화 분위기에 의해 감소된다. 금속 산화물 반도체 필름(36')의 나머지 부분은 그것이 산화 분위기 내에 있을지라도 소스 및 드레인(33' 및 34')에 의해 차폐 또는 보호됨으로써 캐리어 농도가 감소되는 것이 방지된다. 따라서, 채널 영역(35')은 소스/드레인 금속(33', 34')과 각각 자가정렬된다. 따라서, 소스 및 드레인(33', 34')은 필름(36')의 캐리어 밀도 또는 농도가 높을 때 적용되고, 금속-반도체 접점은 양호하고(실질적으로 옴접점이거나 또는 배리어 상에서 매우 높은 기울기임) 캐리어 밀도 또는 농도는 후속하는 가열에 의해 채널(35')에서 감소된다.
선택적인 패시베이션층(39')을 포함하는 다수의 가능한 단계들이 산화 분위기에서 구조를 가열하는 포인트에서(또는 그 이전에) 상기 방법으로 통합될 수 있다는 것에 유의해야 한다. 예를 들면, 금속 산화물 반도체 채널 재료는 소스/드레인 금속 에칭 프로세스동안 절연 에칭 차단(패시베이션) 층(39')에 의해 소스 및 드레인(영역(35')) 사이에서 보호될 수 있다. 소스/드레인 금속 증착 및 패터닝후에, 소스/드레인 금속(33' 및 34')은 금속 산화물 반도체 필름(36')과 접촉한다. 에칭 차단층(39')은 패시베이션 재료로서 유지되거나 또는 제거될 수 있다. 층(39')이 제거되면, 게이트(38')의 탑 부분 상에서 35'로 지정된 채널 영역이 가열되고 채널 영역의 캐리어 농도가 산화 분위기에 의해 감소된다.
조금 상이한 프로세스에서, 패시베이션층으로서 층(39')을 유지하는 것이 바람직하다면, 절연 재료는 하기의 특징을 가지고 선택된다. 층(39')은 원하는 경우 습식 에칭 또는 건식 에칭으로 소스 및 드레인 전극(33' 및 34')을 패터닝할 때 에칭 차단부 및 채널 보호 기능을 제공한다. 층(39')은 다량의 벌크 저항 및 큰 표면 저항을 가진 절연 속성이고, 역 바이어스 하에서 MOTFT(30')의 동작 동안 전도 경로를 생성 또는 허용하지 않아야 한다. 마지막으로, 층(39')의 재료는 실제 또는 정상 동작을 위해 사용되는 온도(예를 들면 120℃ 미만) 동안 O2, H2O, H2, N2 등에 대한 화학적 배리어로서 동작하지만, 어닐링 온도(예를 들면 150℃ 이상)에서 또는 그 이상에서는 산소 전도자로서 기능한다. 상술한 프로세스와 함께, 소스/드레인 패턴 형성 프로시저 후에, 포스트 어닐링 프로세스는 소스-채널 및 드레인-채널 사이의 옴 접점을 제공할 뿐만 아니라 바람직한 캐리어 밀도에 도달하기 위해 채널에 대해 산소 원자를 제공한다는 것에 유의해야한다.
패시베이션층(39')에 대해 상술한 특성을 보여주는 절연 재료의 몇몇 예시는 유리 전달 온도(Tg)를 가지는 절연 재료를 가지고 형성되는 층을 포함하고, 그 온도 미만에서는 층이 O2, H2O, H2, N2 등과 그 위에서 하기의 프로세스에서 사용되는 화학물에 대한 화학 배리어로서 기능하고, 그 온도 이상에서는 층이 고 점성이지만 산소, 수소, 및/또는 질소 원자에 대해 충분한 이동도를 가지는 반-액체로서 동작한다. 이러한 재료의 일부 특정한 무기재료의 예시는 Dow-Corning(예를 들면, WL5150, WL-3010, Degussa 등과 같은 포토-패터닝가능한 스핀온 또는 인쇄 가능한 실리콘)을 포함하는 다수의 회사에 의해 판매되는 소위 "액체 유리" 재료를 포함한다. 일부 특정한 유기 재료의 예시는 폴리카보네이트(PC), 폴리에틸렌(PE), 폴리메타크릴산메틸(PMMA), 폴리메틸그루타르이미드(PMGI: Polymethylglutarimide), 또는 기타 아크릴 폴리머, 폴리이미드(PI), 폴리스티렌(PS), 폴리에틸렌 옥사이드(PEO), 폴리비닐 옥사이드(PVA), 에폭시, 폴리- 또는 오르가노실라인 앤드폴리-(organosillanes andpoly-) 또는 폴리다이메틸실록산(PDMS: polydimethylsiloxane)과 같은 오르가노실록산(organosiloxanes), 또는 해당 분야의 전문가에게 공지된 기타 유형의 액체 유리 또는 열가소성 재료와 같은 열가소성 플라스틱의 클래스를 포함한다. 도 5에 도시된 구조와 같은 일부 경우에, 패터닝 프로세스를 간략화시키기 위해 포토-패터닝가능한 형태로 재료를 선택하는 것이 바람직하다.
표 1은 상기 열거된 다수의 재료의 화학 구조를 도시한다. 상기 열거된 다수의 재료는 하기의 화학 그룹을 포함한다는 것에 유의하라:
Figure pct00001
Figure pct00002
Figure pct00003
등. 이러한 산소 함유 그룹을 가진 재료는 Tg 이상의 어닐링 온도에서 채널 영역으로의 산소, 수소 및 질소 분위기에 대한 경로를 제공할 뿐만 아니라, 산소를 제공하고 또한 밑에 놓인 금속 산화물 반도체 채널층과 액티브하게 상호작용하고; 인터페이스에서의 트랩을 감소시키고, 및 어닐링 효과와 효율을 개선시킨다.
상기 가열/산화 프로세스는 또한 층(39')내에 원자 소스를 내장시킴으로써 바람직한 캐리어 밀도를 달성하기 위해 채널에 대해 산소 원자를 제공하는 단계를 포함한다. 예를 들면, 금속-산화물 나노입자를 가진 폴리머 바인더를 포함하는 합성 재료는 층(39')에 포함될 수 있다. 바인더 재료의 예시는 상술한 유리제 또는 열 중합체 재료를 포함한다. 화합물 나노입자의 예시는 일반적으로 3.1eV 보다 더 큰 에너지 갭을 가지는, 예를 들면, TiO2, Ta2O5, SrO, SrTiO3, Al2O3, AlN, SiO2, 등과 같은, 금속-산화물, 금속 황화물, 등을 포함한다. 이러한 층은 또한 유기-금속 화합물로서 분류되는 재료 클라스로 형성될 수 있고, 그의 유기-금속 전구체(precursor) 재료는 유기-금속 화합물 형태 또는 유기/무기 하이브리드 형태 중 어느 하나의 형태로 된 최종 층을 가진 패터닝된 에칭 차단 층을 형성하는 데에 사용된다. 이러한 재료의 예시는 당업자에 공지된 광화학 금속-유기 증착(PMOD) 재료, 및 졸-겔(sol-gel) 처리 분야의 당업자에 공지된 유기 바인더 및 무기 화합물 나노입자를 가진 합성 재료를 포함한다.
하나의 특정한 예시에서, MOTFT(30')가 유리 기판 상에 제조되고, 에칭 차단층(39')의 Tg는 약 220℃ - 320℃의 범위 내에 있다. 어닐링 온도는 패시베이션층(39')의 Tg보다 약 30℃-70℃ 높도록 선택된다.
또다른 양태에서, MOTFT(30')는 플라스틱 기판(32') 상에 제조되고, Tg는 약 150℃(PET에 대해) - 390℃(폴리이미드에 대해)의 범위 내에 있다. 에칭 차단(패시베이션) 층(39')의 Tg는 기판(32')의 Tg보다 약 30℃-70℃ 낮도록 선택되고, 어닐링 온도는 기판(32')의 Tg 이하가 되도록 선택된다.
또다른 특정한 실시예에서, 에칭 차단(패시베이션) 층(39')은 채널 길이를 미크론 레벨로 정의하는 것이 달성되도록 포토 패터닝가능한 재료로 형성되고, 에칭 차단(팻히베이션) 층(39')의 재료는 인쇄/분사 분야의 당업자에게 공지된 다수의 액체 프로세스 중 하나로 형성된다.
특정한 애플리케이션에서, 추가적인 패시베이션층은 도 5의 층(39')의 탑부 상에 또는 도 4의 층(39)의 탑부 상에 형성 또는 증착된다. 양질의 화학 배리어 속성 및 양질의 전기 절연성을 가진 재료가 사용될 수 있다. 무기 재료의 예시는 SiO2, SiN, Al2O3, AlN, Ta2O5 등을 포함한다. 유기 재료의 예시는 층(39')에 대해 상기 열거된 것들을 포함한다. 평탄화 또는 패시베이션용 장치 및 디스플레이 산업에서 사용되는 상용 포토레지스트가 그의 패터닝 간략화를 위해 바람직하다.
이러한 추가적인 패시베이션 층 또는 층들은 또한 스택 형태 또는 블렌드 형태로 유기/무기 하이브리드로 형성될 수 있다. 무기 재료를 가지고 만들어진 층 또는 층들에 대해, 층은 스퍼터링 또는 CVD와 같은 진공 증착 방법 중 하나를 가지고 형성될 수 있다. 층은 또한 액체 전구체로 다수의 코팅 기술 중 하나를 가지고 형성될 수 있다. 블렌드 형태로 유기/무기 하이브리드를 형성하는 방법이 본 발명과 동일한 회사에 의해 미국특허번호 제 7,790,237에 개시되어있다.
상기 예시의 각각에서, 양질의 옴 접점이 산출되도록, 산소 배리어로서 소스/드레인 금속을 이용함으로써, 채널 영역에서만 캐리어 농도를 감소시키는 반면 접촉 영역에서 캐리어 농도를 높게 유지할 수 있는 산소가 풍부한 환경을 산출하는 처리가 설계된다.
금손 산화물 반도체 재료와 금속 사이의 양질의 옴 접점을 만들기 위한 (즉, 금속의 일함수를 금속 산화물 반도체의 일함수에 실질적으로 매칭시키는) 2개의 방식 또는 방법 중 제 2 방법을 이용하기 위해서는, 장치 설계에서의 딜레마가 있다. 일함수 매칭 방법에서, 한가지 문제점은 낮거나 또는 실질적으로 금속 반도체의 일함수에 매칭하는 저 일함수 금속은 매우 불안정적이고 금속 산화물로부터 상대적으로 빠르게 산소를 흡수한다는 것이다. 따라서, 접점 금속은 인터페이스에서 열화한 전도체 또는 절연 금속 산화물이 되어가고, 접점 저항을 증가시킨다. 고 일함수의 안정적인 금속은 일반적으로 정션이 저 저항 옴 접점 대신에 숏키 배리어 정션이 되도록 금속 산화물 반도체 일함수 보다 더 높은 일함수를 가진다.
이러한 딜레마를 해결하기 위한 바람직한 방식이 본 발명에 따라 옴 금속 점점(50)을 표시하는 부분적인 MOTFT(40)의 간략화된 층의 다이어그램에 도시된다. MOTFT(40)는 기판 안에 형성된 게이트 금속 전극(48)을 가진 기판(42)을 포함한다. 게이트 유전체의 얇은 층(47)은 게이트 금속 전극(48) 상에 그리고 적어도 부분적으로는 기판(42)의 상부 표면 상에 형성된다. 금속 산화물 반도체 재료의 층(46)은 전체적으로 도 5와 함께 상술된 층(47)의 표면 상에 형성 또는 패터닝된다. 전체적으로 50으로 표시된 금속-금속 산화물 반도체 옴 접점은 금속 산화물 반도체층(46)의 상부 표면 상에 형성된다. MOTFT의 일반적인 밑에 놓인 게이트 및 위에 겹쳐진 소스/드레인 유형이 도시되지만, 예를 들면, 바닥 게이트 바닥 소스/드레인 유형의 장치, 탑게이트 탑 소스/드레인 유형의 장치, 탑게이트 바닥 소스/드레인 유형의 장치 등을 포함하는 임의의 다양한 가능한 MOTFT 구성이 개시된 방법에 대해 적용될 수 있음이 이해될 것이다.
본 개시물에 기술된 일반적인 금속 산화물 반도체 재료는 아연 산화물, 인듐 산화물, 주석 산화물, 갈륨 산화물, 카드뮴 산화물 또는 그의 임의의 조합 중 적어도 하나를 포함한다는 것이 이해될 것이다. 금속 산화물 층(46)의 일반적인 일함수는 약 4eV이다. 4eV 미만의 일함수는 가진 금속은 매우 열화한 전도체인 자신의 금속 산화물을 형성하는 경향이 강하다. 저 일함수 금속의 일부 전형적인 예시는 Al, Mg, Ti, Ta 및 그의 조합 등을 포함한다. 일반적으로, 일함수가 낮을수록, 그의 금속 산화물의 전도성은 더 낮아지며, 예를 들면, Mg는 3.5eV의 일함수를 가지고, Al은 3.7eV의 일함수를 가지며, 마그네슘 산화물과 알루미늄 산화물 모두는 상대적으로 양질의 절연체이다.
금속-금속 산화물 반도체 옴 접점(50)은 필수적으로 상술한 문제점을 해결하는 다중 금속 접점이다. 저 일함수 금속의 제 1 초박막 층(52)이 저 저항 옴 접점을 형성하도록 금속 산화물 반도체층(46)의 표면 상에 증착된다. 층(52)은 5nm 두께 미만이고 바람직하게는 1nm 두께 미만이다. 배리어층(54)은 10nm 이상 그리고 바람직하게는 50nm 이상인 두께를 가진 층(52) 상에 증착된다. 사용될 수 있는 배리어 금속의 예시는 Mo, W, Au, Pt, Ag 및 그의 조합 등을 포함한다. 일반적으로, 배리어 금속은 고 일함수(예를 들면 4.5eV 이상)을 가지고, 따라서 상대적으로 안정한 금속이 된다. 알루미늄 및 구리와 같은 고 전도성 접점 금속의 선택적인 벌크 층(56)은 원하는 경우 배리어 층(54)의 탑부에 부가될 수 있다.
따라서, 금속-금속 산화물 반도체 옴 접점(50)의 작동시, 먼저 저 일함수 금속의 초 박막층(52)이 금속 산화물 반도체 층(46)으로 옴 접점을 형성한다. 저 일함수 금속은 불안정하기 때문에, 금속 산화물 반도체층(46)으로부터의 산소가 상대적으로 빠르게 그것을 산화시킨다. 금속 산화물 반도체층(46)으로부터 접점 금속층(56)으로의 추가적인 산소 이동을 차단하도록 고 일함수 금속의 배리어 금속층이 포함된다. 그러나, 층(52)은 너무 얇아서 그의 산화로부터 축적된 금속 산화물의 양은 접점(50)의 전도에 대해 거의 영향이 없거나 영향이 없다. 추가로, 본 방법은 고온에서 산화 분위기로 금속 산화물 반도체층(46)을 노출시키는 동안, 저 일함수 금속층(52)으로의 산소의 이동에 기인한 산소의 손실이 옴 접촉을 개선시키기 때문에, 즉, 채널층의 상이한 영역에서 상이한 캐리어 밀도 또는 농도를 형성하기 때문에, 접촉 영역(50) 하에서의 금속 산화물 반도체층(46)이 매우 높은 전도성을 가지게 되도록 조합한다.
조금 상이한 실시예에서, 매우 소량의 저 일함수 금속이 개별층(52)을 형성하는 것이 아니라 합금이 되거나 또는 배리어층(54)의 금속으로 섞이게 된다. 이러한 합금 또는 혼합은 저 일함수와 양질의 옴 접점을 금속 산화물 반도체 층에 제공한다. 유기 발광 다이오드에서의 캐소드용으로 이러한 저 일함수 합금, Mg-Ag를 이용하는 예시는, Kodak에 의해 시연되었으며(C. W. Tang 외, Applied Phys. Letters 51, 913(1987)), 합금 캐소드로부터 유기 반도체 Alq 층으로의 유효한 전자 주입이 달성되었다.
본 실시예에서, 금속 산화물 반도체 재료의 접촉 표면에 인접한 합금에서의 저 일함수 금속은 금속 산화물 반도체 재료로부터의 산소를 흡수하고(산화하고), 따라서, 캐리어 밀도 또는 농도를 증가시키고 금속-반도체 접점을 개선시킨다. 소량의 일함수 금속만이 있기 때문에, 산화는 접점 상에서 거의 영향이 없다. 또한, 산화되지 않은 저 일함수 재료는 배리어 금속에 의해 차폐되고, 또한 그것 역시 접점 상에서 거의 영향이 없다.
본 발명은 MOTFT에서의 새롭고 개선된 저 저항 옴 소스/드레인 금속 접점을 제공한다. MOTFT에서의 개선된 소스/드레인 금속 접점은 미리 용이하게 달성될 수 없는 저 저항 옴 접점을 형성한다. 추가로, MOTFT에서의 개선된 소스/드레인 금속 접점은 제조하기가 상대적으로 용이하고 저비용이다. 채널 영역에서만 캐리어 농도를 감소시키는 반면 접촉 영역에서는 높은 캐리어 농도를 유지하는(즉, 채널 영역의 상이한 영역에서 상이한 캐리어 밀도 또는 농도를 제공하는) 산소가 풍부한 환경에서 채널 영역을 처리하는 프로세스 또는 다중 금속 접점을 형성하는 프로세스가 개별적으로 또는 원하는 경우 조합하여 사용될 수 있다는 것이 용이하게 이해될 것이다. 본문에 개시된 MOTFT용 구조 및 대응하는 제조 방법은, 실제로, 상이한 캐리어 농도를 가지고 금속 산화물 반도체 층에서 구역들을 형성하는 효과적인 방식들을 제공한다.
예시의 목적으로 본문에서 선택된 실시예에 대한 다양한 변형 및 변조가 당업자에 용이하게 떠오를 것이다. 예를 들면, 바닥 소스/드레인을 가진 MOTFT에서, 원하는 캐리어 농도 구역을 가진 금속 산화물 반도체 활성층이 채널 영역에 대해 최적화된 캐리어 밀도를 가진(예를 들면, <1017 캐리어cm-3) 활성층으로부터 시작함으로써 형성될 수 있고, 탑으로부터의 방사원을 가지고 산소없는 분위기 하에서(예를 들면 진공, 또는 N2 또는 Ar 가스 하에서)와 같은, 본문에 개시된 유사한 어닐링 프로시저를 가지고, 소스 및 드레인 접촉 패드의 탑 상에서의 산소 진공을 증가시키고 1017cm-3 이상으로 캐리어 농도를 증가시킬 수 있다. 이러한 변형 및 변경이 본 발명의 취지에서 벗어나지 않는 한은, 그것들은 하기의 청구범위의 적절한 번역에 의해서만 평가되는 범위 내에 포함되는 것이 의도된다.
이러한 명확하고 명료한 용어에서 당업자가 본 발명을 이해하고 실시할 수 있도록 본 발명을 설명하면, 요구되는 본 발명은 하기와 같다:

Claims (39)

  1. 상이한 캐리어 밀도의 영역을 가진 TFT 용 활성층을 형성하는 방법으로서,
    게이트를 가진 기판, 상기 게이트에 인접한 게이트 유전체의 층, 및 상기 게이트에 대향하여 상기 게이트 유전체 상에 배치된 고 캐리어 농도 금속 산화물 반도체 재료의 층을 제공하는 단계; 및
    상기 금속 산화물 반도체 재료의 층의 채널부의 캐리어 농도를 감소시키기 위해 상기 게이트와 정렬된 상기 금속 산화물 반도체 재료의 층의 상기 채널부를 산화시키는 단계;를 포함하고,
    상기 채널부의 양쪽 측면 상의 접점부는 고 캐리어 농도로 유지하는 것을 특징으로 하는 TFT 용 활성층을 형성하는 방법.
  2. 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법으로서,
    게이트, 게이트 유전체, 및 대역갭 및 박막 필름 트랜지스터 구성에서 공간을 두고 이격된 소스/드레인 금속 접점을 가진 고 캐리어 농도 금속 산화물 반도체 트랜지스터 활성층을 제공하는 단계;
    상기 채널 영역에 인접하여 산화 분위기를 제공하는 단계; 및
    상기 게이트 및 채널 영역을 상기 채널 영역에서의 상기 캐리어 농도를 감소시키기 위해 상기 산화 분위기에서 가열시키는 단계;를 포함하고,
    상기 공간을 두고 이격된 소스/드레인 금속 접점은 상기 활성층에서 채널 영역을 형성하는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  3. 제 2항에 있어서, 상기 게이트 및 상기 채널 영역을 가열하는 단계는 상기 금속 산화물 층의 대역갭 아래의 포톤 에너지를 가진, 램프 또는 펄싱된 레이저 광 중 하나를 포함하는 복사원을 이용하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  4. 제 3 항에 있어서, 상기 가열 단계는 펄싱된 레이저 광에 대해 투명한 고 캐리어 농도 금속 산화물 반도체 활성층과 게이트 유전체와 함께 펄싱된 레이저 광을 이용하는 단계를 포함하고, 상기 공간을 두고 이격된 소스/드레인 금속 접점은 상기 가열 단계 후에 형성되는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  5. 제 2 항에 있어서, 상기 금속 산화물 반도체 활성층에서의 상기 캐리어 농도는 약 1E18/cm3 보다 큰 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  6. 제 2 항에 있어서, 상기 금속 산화물 반도체 활성층의 상기 채널 영역에서의 상기 캐리어 농도는 1E18/cm3 미만으로 감소되는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  7. 제 4 항에 있어서, 저 일함수 금속과 고 일함수 배리어 금속을 포함하는 제 1 부분, 및 상기 제 1 부분 상에 배치된 고 전도성 금속의 제 2 부분과의 상기 소스/드레인 금속 접점의 각각을 형성하는 단계를 더 포함하고, 상기 저 일함수 금속의 일함수는 상기 금속 산화물 반도체 활성층의 일함수 이하이고, 상기 배리어 재료의 일함수는 상기 금속 산화물 반도체 활성층의 일함수 이상이고, 상기 제 1 부분은 상기 금속 산화물 반도체 활성층 상에 배치되는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  8. 제 4 항에 있어서, 상기 금속 산화물 반도체 활성층 상에 배치된 저 일함수 금속의 초박막 층 및 저 일함수 금속 상에 배치된 고 일함수 금속의 배리어 층과의 상기 소스/드레인 금속 접점의 각각을 형성하는 단계를 더 포함하고, 상기 저 일함수 금속의 일함수는 상기 금속 산화물 반도체 활성층의 일함수 이하이고, 상기 고 일함수 금속의 일함수는 상기 금속 산화물 반도체 활성층의 일함수 이상인 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  9. 제 7 항에 있어서, 상기 저 일함수 금속은 약 4eV의 일함수 보다 작은 일함수를 가지는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  10. 제 7 항에 있어서, 상기 고 일함수 배리어 금속은 약 4eV의 일함수 보다 큰 일함수를 가지는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  11. 제 2 항에 있어서, 상기 게이트 및 상기 채널 영역을 가열하는 단계에서, 상기 소스/드레인 금속 접점은 상기 산화 분위기로부터 상기 채널 영역의 각각의 측면상의 고 캐리어 농도 금속 산화물 반도체 활성층의 접점부를 쉴드하여, 상기 채널부의 양측면 상의 접점부가 상기 고 캐리어 농도를 유지하는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  12. 제 2 항에 있어서, 추가로 상기 소스/드레인 금속 접점 사이의 적어도 채널 영역 상에 패시베이션층(passivation layer)을 형성하는 단계를 포함하고, 상기 게이트 및 상기 채널 영역을 가열시키는 단계에서, 상기 패시베이션층은 상기 산화 분위기를 제공하기 위해, 상기 가열시키는 단계 동안, 상기 패시베이션층을 통과하는 산소를 전달하는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  13. 제 12 항에 있어서, 상기 패시베이션층은 산소를 함유한 재료를 포함하고, 상기 산소는 상기 산화 분위기를 제공하기 위해, 상기 가열시키는 단계 동안, 제거되는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  14. 제 2 항에 있어서, 게이트, 게이트 유전체, 및 대역갭 및 박막 필름 트랜지스터 구성에서 공간을 두고 이격된 소스/드레인 금속 접점을 가진 고 캐리어 농도 금속 산화물 반도체 활성층을 제공하는 단계에서, 상기 금속 산화물 반도체 활성층의 상기 채널 영역 상에서 겹쳐진 관계로 그리고 상기 소스/드레인 금속 접점 아래에 부분적으로 배치되는 에칭 차단(etch stop) 패시베이션층을 더 포함하고, 상기 에칭 차단 패시베이션층은 유리투과 온도(Tg)를 가진 절연재료로 형성되고, 상기 Tg 아래에서 상기 절연 재료는 O2, H2O, H2, N2, 및 상기 에칭 차단 패시베이션 층 위에서 후속하는 제조 공정에서 사용되는 화학물에 대해 화학적 배리어로서 기능하고, 상기 Tg 이상에서 상기 절연 재료는 높은 점도를 가지고 산소, 수소 및 질소 원자에 대해 충분한 이동도를 가진 반-액체(semi-liquid)로서 동작하는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  15. 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법으로서,
    게이트를 가진 기판, 상기 게이트에 위에 놓인 게이트 유전체의 층, 및 상기 게이트에 대향하여 상기 게이트 유전체에 위에 놓인 고 캐리어 농도 금속 산화물 반도체 재료의 층을 제공하는 단계;
    상기 금속 산화물 반도체 재료의 층에 인접하여 산화 분위기를 제공하는 단계;
    상기 금속 산화물 반도체 재료에서의 채널 영역에서의 상기 캐리어 농도를 감소시키는 반면 상기 채널 영역의 양측면 상의 영역에서는 상기 고 캐리어 농도를 유지하기 위해 상기 게이트 및 상기 금속 산화물 반도체 재료에서의 인접한 채널 영역을 상기 산화 분위기에서 가열시키는 단계; 및
    상기 금속 산화물 반도체 재료 상에서 공간을 두고 이격된 소스/드레인 금속 접점을 형성하는 단계로서, 상기 공간을 두고 이격된 소스/드레인 금속 접점은 상기 금속 산화물 반도체 재료에서의 고 캐리어 농도 영역 상의 상기 채널 영역의 각각의 측면 상에 배치되는 단계;
    를 포함하는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  16. 제 15 항에 있어서, 상기 금속 산화물 반도체 활성층에서의 캐리어 농도는 약 1E18/cm3 이상인 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  17. 제 15 항에 있어서, 상기 금속 산화물 반도체 활성층의 채널 영역에서의 캐리어 농도는 약 1E18/cm3 미만으로 감소되는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  18. 제 15 항에 있어서, 상기 게이트를 가열시키는 단계는 상기 금속 산화물의 채널 영역을 형성하는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서 옴 소스/드레인 접점을 형성하는 방법.
  19. 상이한 캐리어 밀도의 영역을 가진 TFT용 활성층으로서,
    게이트를 가진 기판, 게이트에 인접한 게이터 유전체 층, 및 상기 게이트에 대향하여 게이트 유전체 상에 위치된 고 캐리어 농도의 금속 산화물 반도체 재료의 층; 및
    상기 금속 산화물 반도체 재료의 층의 채널부의 캐리어 농도를 감소시키기 위해 산화된 상기 게이트와 정렬된 상기 금속 산화물 반도체 재료의 층의 상기 채널부;를 포함하고,
    상기 채널부의 양측면 상의 접점부는 고 캐리어 농도를 유지하는 것을 특징으로 하는 활성층.
  20. 제 19 항에 있어서, 상기 금속 산화물 반도체 활성층의 접촉부에서의 캐리어 농도는 약 1E18/cm3 보다 더 큰 것을 특징으로 하는 활성층.
  21. 제 19 항에 있어서, 상기 금속 산화물 반도체 활성층의 채널부에서의 캐리어 농도는 약 1E18/cm3 미만으로 감소되는 것을 특징으로 하는 활성층.
  22. 금속 산화물 반도체 박막 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점에 있어서,
    게이트, 게이트 유전체, 및 대역갭 및 박막 트랜지스터 구성에서 공간을 두고 이격된 소스/드레인 금속 접점을 가진 고 캐리어 농도 금속 산화물 반도체 활성층; 및
    채널 영역에서의 캐리어 농도보다 더 큰 캐리어 농도를 가진 소스/드레인 금속 접점과 접촉하는 금속 산화물 반도체 활성층의 부분들;
    을 포함하고,
    상기 공간을 두고 이격된 소스/드레인 금속 접점은 상기 활성층에서 상기 채널 영역을 형성하는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점.
  23. 제 22 항에 있어서,
    상기 소스/드레인 금속 접점과 접촉하는 상기 금속 산화물 반도체 활성층들의 부분에서의 캐리어 농도는 약 1E18/cm3 보다 더 큰 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점.
  24. 제 23 항에 있어서, 상기 금속 산화물 반도체 활성층의 채널 영역에서의 캐리어 농도는 1E18/cm3 미만으로 감소되는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점.
  25. 제 22 항에 있어서, 상기 소스/드레인 접점의 각각은 제 1 부분과 상기 제 1 부분 상에 배치되는 고 전도성 금속의 제 2 부분을 구비하고, 상기 제 1 부분은 저 일함수 금속 및 고 일함수 배리어 금속을 포함하고, 상기 저 일함수 금속의 일함수는 상기 금속 산화물 반도체 활성층의 일함수 이하이고, 상기 배리어 금속의 일함수는 삼기 금속 산화물 반도체 활성층의 일함수 이상이고, 상기 제 1 부분은 상기 금속 산화물 반도체 활성층 위에 배치되는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점.
  26. 제 25 항에 있어서, 상기 저 일함수 금속 및 상기 고 일함수 배리어 금속은 단일 층으로 혼합되는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점.
  27. 제 25 항에 있어서, 상기 저 일함수 금속 및 상기 고 일함수 배리어 금속 각각은 개별 층으로서 형성되는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점.
  28. 제 22 항에 있어서, 상기 금속 산화물 반도체 활성층 상에 배치된 저 일함수 금속의 초박막 층 및 상기 저 일함수 금속 상에 배치되는 고 일함수 금속의 배리어 층을 가진 소스/드레인 금속 접점을 더 포함하고, 상기 저 일함수 금속의 일함수는 상기 금속 산화물 반도체 활성층의 일함수 이하이고, 상기 고 일함수 금속의 일함수는 상기 금속 산화물 반도체 활성층의 일함수 이상인 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점.
  29. 제 28 항에 있어서, 상기 저 일함수 금속의 초박막 층에서 상기 일함수는 약 4eV의 일함수 미만인 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점.
  30. 제 28 항에 있어서, 상기 고 일함수 금속의 배리어 층에서 상기 일함수는 약 4eV의 일함수 보다 더 높은 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점.
  31. 제 22 항에 있어서, 상기 금속 산화물 반도체 활성층의 상기 채널 영역 상에서 겹쳐진 관계로 배치되는 에칭 차단(etch stop) 패시베이션층을 더 포함하고, 상기 에칭 차단 패시베이션층은 유리투과 온도(Tg)를 가진 절연재료로 형성되고, 상기 Tg 미만에서 상기 절연 재료는 상기 에칭 차단 패시베이션층 위에서 O2, H2O, H2, N2, 및 후속하는 제조 공정에서 사용되는 화학물에 대해 화학적 배리어로서 기능하고, 상기 Tg 이상에서 상기 절연 재료는 높은 점도를 가지고 산소, 수소 및 질소 원자에 대해 충분한 이동도를 가지는 반-액체(semi-liquid)로서 동작하는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점.
  32. 제 31 항에 있어서, 상기 에칭 차단 패시베이션층의 절연 재료는 WL5150, WL-3010, 또는 Dequssa를 포함하는 "액체 유리" 재료 또는 실리콘을 구비하는 무기 재료 중 하나를 포함하는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점.
  33. 제 31 항에 있어서, 상기 에칭 차단 패시베이션층의 절연 재료는 하기의 화학 그룹
    Figure pct00004
    Figure pct00005
    및
    Figure pct00006
    중 하나로부터 선택된 유기 재료 중 하나를 포함하는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속-금속 산화물 저 저항 옴 접점.
  34. 금속 산화물 반도체 박막 트랜지스터에서의 금속에서 금속으로의 산화물 저 저항 옴 접촉에 있어서,
    게이트, 게이트 유전체, 및 대역갭 및 박막 트랜지스터 구성에서 공간을 두고 이격된 소스/드레인 금속 접점을 가진 고 캐리어 농도 금속 산화물 반도체 활성층;
    을 포함하고,
    상기 각각의 소스/드레인 접점은 상기 금속 산화물 반도체 활성층 상에 배치된 저 일함수 금속의 초박막층을 포함하고, 상기 저 일함수 금속의 일함수는 상기 금속 산화물 반도체 활성층의 일함수 이하이고,
    상기 각각의 소스/드레인 접점은 상기 저 일함수 금속 상에 배치된 고 일함수 금속의 배리어층을 포함하고, 상기 고 일함수 금속의 일함수는 상기 금속 산화물 반도체 활성층의 일함수 이상인 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속에서 금속으로의 산화물 저 저항 옴 접촉.
  35. 제 34 항에 있어서, 상기 저 일함수 금속의 초박막 층에서 일함수는 약 4eV의 일함수 보다 작은 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속에서 금속으로의 산화물 저 저항 옴 접촉.
  36. 제 34 항에 있어서, 상기 고 일함수 금속의 배리어 층에서 상기 일함수는 약 4eV의 일함수 보다 큰 일함수를 가지는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속에서 금속으로의 산화물 저 저항 옴 접촉.
  37. 제 34 항에 있어서, 상기 공간을 두고 이격된 소스/드레인 금속 접점은 상기 활성층에서 채널 영역을 형성하고, 상기 소스/드레인 금속 접점과 접촉하는 상기 금속 산화물 반도체 활성층의 부분은 상기 채널 영역에서의 캐리어 농도 보다 더 큰 캐리어 농도를 가지는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속에서 금속으로의 산화물 저 저항 옴 접촉.
  38. 제 37 항에 있어서, 상기 소스/드레인 금속 접점과 접촉하는 상기 금속 산화물 반도체 활성층의 부분에서의 상기 캐리어 농도는 약 1E18/cm3 보다 큰 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속에서 금속으로의 산화물 저 저항 옴 접촉.
  39. 제 37 항에 있어서, 상기 금속 산화물 반도체 활성층의 상기 채널 영역에서의 상기 캐리어 농도는 1E18/cm3 미만으로 감소되는 것을 특징으로 하는 금속 산화물 반도체 박막 트랜지스터에서의 금속에서 금속으로의 산화물 저 저항 옴 접촉.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9825066B2 (en) 2015-01-19 2017-11-21 Samsung Display Co., Ltd. Thin film transistor substrate and method of manufacturing a thin film transistor substrate

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9401431B2 (en) * 2009-04-21 2016-07-26 Cbrite Inc. Double self-aligned metal oxide TFT
US9412623B2 (en) * 2011-06-08 2016-08-09 Cbrite Inc. Metal oxide TFT with improved source/drain contacts and reliability
US9070779B2 (en) * 2012-12-18 2015-06-30 Cbrite Inc. Metal oxide TFT with improved temperature stability
KR102044971B1 (ko) * 2013-02-12 2019-11-15 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR102051519B1 (ko) * 2013-02-25 2019-12-03 삼성전자주식회사 파이버 상에 형성된 박막 트랜지스터 및 그 제조 방법
CN103325840B (zh) * 2013-04-15 2016-05-18 北京大学深圳研究生院 薄膜晶体管及其制作方法
TWI506797B (zh) * 2013-06-21 2015-11-01 Ye Xin Technology Consulting Co Ltd 薄膜晶體管及其製造方法
JP6264090B2 (ja) * 2013-07-31 2018-01-24 株式会社リコー 電界効果型トランジスタ、及び電界効果型トランジスタの製造方法
CN103474471B (zh) * 2013-08-29 2016-05-25 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
US8936973B1 (en) * 2013-11-14 2015-01-20 Cbrite Inc. Anodization of gate with laser vias and cuts
US9362413B2 (en) * 2013-11-15 2016-06-07 Cbrite Inc. MOTFT with un-patterned etch-stop
KR102141944B1 (ko) * 2013-12-17 2020-08-06 엘지디스플레이 주식회사 산화물 박막 트랜지스터 어레이 및 그 제조방법
US9263124B2 (en) * 2013-12-18 2016-02-16 Palo Alto Research Center Incorporated UV sensor with nonvolatile memory using oxide semiconductor films
US10468553B1 (en) * 2014-12-18 2019-11-05 Soraa, Inc. Contact for semiconductor device
CN104576760A (zh) * 2015-02-02 2015-04-29 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN105097548A (zh) * 2015-06-23 2015-11-25 京东方科技集团股份有限公司 氧化物薄膜晶体管、阵列基板及各自制备方法、显示装置
TWI569327B (zh) 2015-07-03 2017-02-01 友達光電股份有限公司 薄膜電晶體與其製作方法
WO2017051730A1 (ja) * 2015-09-24 2017-03-30 富士フイルム株式会社 有機薄膜トランジスタおよび有機薄膜トランジスタの製造方法
US9882008B2 (en) * 2015-11-05 2018-01-30 Texas Instruments Incorporated Graphene FET with graphitic interface layer at contacts
DE112015007227T5 (de) * 2015-12-24 2018-09-13 Intel Corporation Kontaktstruktur mit niedriger Schottky-Barriere für Ge-NMOS
US9881956B2 (en) 2016-05-06 2018-01-30 International Business Machines Corporation Heterogeneous integration using wafer-to-wafer stacking with die size adjustment
LU100461B1 (en) * 2017-09-27 2019-03-29 Luxembourg Inst Science & Tech List Field-effect transistor with a total control of the electrical conductivity on its channel
CN107706199B (zh) * 2017-09-30 2020-05-05 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管阵列基板的制作方法
CN110010695B (zh) * 2018-01-05 2021-09-17 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制造方法、显示面板
US10468491B1 (en) 2018-07-03 2019-11-05 International Business Machines Corporation Low resistance contact for transistors
EP3940753A1 (en) * 2020-07-15 2022-01-19 Imec VZW Method for processing a fet device
CN112259611A (zh) * 2020-10-12 2021-01-22 昆山龙腾光电股份有限公司 氧化物半导体薄膜晶体管及其制作方法
KR20220109896A (ko) * 2021-01-29 2022-08-05 삼성전자주식회사 반도체 소자
CN116864522A (zh) * 2022-03-27 2023-10-10 北京大学 一种具有自偏栅结构的互补型隧穿晶体管及其制备方法

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69117785T2 (de) * 1990-03-27 1997-02-06 Canon Kk Dünnschicht-Halbleiterbauelement
US5587591A (en) * 1993-12-29 1996-12-24 General Electric Company Solid state fluoroscopic radiation imager with thin film transistor addressable array
US20030089992A1 (en) * 1998-10-01 2003-05-15 Sudha Rathi Silicon carbide deposition for use as a barrier layer and an etch stop
JP4244525B2 (ja) * 2001-03-09 2009-03-25 株式会社日立製作所 薄膜トランジスタ基板の製造方法
US6664589B2 (en) * 2001-08-30 2003-12-16 Micron Technology, Inc. Technique to control tunneling currents in DRAM capacitors, cells, and devices
JP4556407B2 (ja) * 2002-10-04 2010-10-06 住友金属鉱山株式会社 酸化物透明電極膜とその製造方法、透明導電性基材、太陽電池および光検出素子
KR101107981B1 (ko) * 2004-09-03 2012-01-25 삼성전자주식회사 표시 장치용 기판, 액정 표시 장치 및 그 제조방법
CN101027941A (zh) * 2004-09-24 2007-08-29 大见忠弘 有机el发光元件及其制造方法以及显示装置
CN101044597B (zh) * 2004-10-20 2012-11-28 株式会社半导体能源研究所 激光照射方法、激光照射装置和制造半导体器件的方法
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5395994B2 (ja) * 2005-11-18 2014-01-22 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP5196813B2 (ja) * 2006-03-20 2013-05-15 キヤノン株式会社 アモルファス酸化物膜をゲート絶縁層に用いた電界効果型トランジスタ
KR101206033B1 (ko) * 2006-04-18 2012-11-28 삼성전자주식회사 ＺｎＯ 반도체 박막의 제조방법 및 이를 이용한박막트랜지스터 및 그 제조방법
US8545975B2 (en) * 2006-06-26 2013-10-01 Sabic Innovative Plastics Ip B.V. Articles comprising a polyimide solvent cast film having a low coefficient of thermal expansion and method of manufacture thereof
US7928154B2 (en) * 2006-06-26 2011-04-19 Sabic Innovative Plastics Ip B.V. Methods of preparing polymer-organoclay composites and articles derived therefrom
CA2658092A1 (en) * 2006-07-18 2008-01-24 Cymbet Corporation Method and apparatus for solid-state microbattery photolithographic manufacture, singulation and passivation
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
US8202771B2 (en) * 2006-09-26 2012-06-19 Dai Nippon Printing Co., Ltd. Manufacturing method of organic semiconductor device
JP5252473B2 (ja) * 2006-10-19 2013-07-31 独立行政法人産業技術総合研究所 導電パターン形成フィルムと、そのための導電パターン形成方法及び導電パターン形成装置
JP5116290B2 (ja) * 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR100843233B1 (ko) * 2007-01-25 2008-07-03 삼성전자주식회사 배선층의 양측벽에 인접하여 에어갭을 갖는 반도체 소자 및그 제조방법
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
WO2008144922A1 (en) * 2007-06-01 2008-12-04 Trojan Technologies Ultraviolet radiation light emitting diode device
US7738050B2 (en) * 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
US8047442B2 (en) * 2007-12-03 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101270174B1 (ko) * 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
TWI467761B (zh) * 2008-01-17 2015-01-01 Idemitsu Kosan Co Field effect transistor, semiconductor device and manufacturing method thereof
TW201001624A (en) * 2008-01-24 2010-01-01 Soligie Inc Silicon thin film transistors, systems, and methods of making same
JP5647900B2 (ja) * 2008-01-31 2015-01-07 ノースウエスタン ユニバーシティ 溶液処理型高移動度無機薄膜トランジスタ
US8189376B2 (en) * 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
JP5520496B2 (ja) * 2008-02-19 2014-06-11 昭和電工株式会社 太陽電池の製造方法
US20090214764A1 (en) * 2008-02-26 2009-08-27 Xerox Corporation Metal nanoparticles stabilized with a bident amine
US8377743B2 (en) * 2008-05-21 2013-02-19 Cbrite Inc. Laser annealing of metal oxide semiconductor on temperature sensitive substrate formations
TWI532862B (zh) * 2008-05-22 2016-05-11 Idemitsu Kosan Co A sputtering target, a method for forming an amorphous oxide film using the same, and a method for manufacturing a thin film transistor
JP5319961B2 (ja) * 2008-05-30 2013-10-16 富士フイルム株式会社 半導体素子の製造方法
KR100958006B1 (ko) * 2008-06-18 2010-05-17 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
KR101468596B1 (ko) * 2008-07-09 2014-12-05 삼성전자주식회사 자기 조립 유기겔에 기초한 유기 나노섬유 구조와 이를이용한 유기 나노섬유 트랜지스터 및 이들의 제조방법
JP2010056541A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR100975204B1 (ko) * 2008-08-04 2010-08-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
WO2010071183A1 (en) * 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101064402B1 (ko) * 2009-01-12 2011-09-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치
CA2753945C (en) * 2009-03-04 2015-06-16 Adrien Pierre Cote Electronic devices comprising structured organic films
US7977151B2 (en) * 2009-04-21 2011-07-12 Cbrite Inc. Double self-aligned metal oxide TFT
KR20100135544A (ko) * 2009-06-17 2010-12-27 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
CN102473727B (zh) * 2009-06-29 2015-04-01 夏普株式会社 氧化物半导体、薄膜晶体管阵列基板及其制造方法和显示装置
US8455813B2 (en) * 2009-09-13 2013-06-04 Technion Research And Development Foundation Ltd. Multi-photon ionization spectrometer
KR102246529B1 (ko) * 2009-09-16 2021-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011043164A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
KR101812683B1 (ko) * 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR101396015B1 (ko) * 2009-11-28 2014-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101623961B1 (ko) * 2009-12-02 2016-05-26 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
WO2012086513A1 (ja) * 2010-12-20 2012-06-28 シャープ株式会社 半導体装置および表示装置
US9224983B2 (en) * 2010-12-20 2015-12-29 Samsung Electronics Co., Ltd. Substrate for surface light emitting device and method of manufacturing the substrate, surface light emitting device, lighting apparatus, and backlight including the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9825066B2 (en) 2015-01-19 2017-11-21 Samsung Display Co., Ltd. Thin film transistor substrate and method of manufacturing a thin film transistor substrate

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