KR102634054B1 - 일렉트라이드 전극을 포함하는 트랜지스터 - Google Patents

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Abstract

개시된 일렉트라이드 전극을 포함하는 트랜지스터는 기판 표면에서 상기 기판과 다른 극성 이온으로 도핑된 소스 영역 및 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 상에 각각 형성된 일렉트라이드 물질로 이루어진 소스 전극 및 드레인 전극과, 상기 기판 상에서 상기 소스 전극 및 드레인 전극을 포위하는 게이트 절연층과, 상기 기판 상에서 상기 소스 전극 및 상기 드레인 전극 사이에 배치된 게이트 전극;을 포함하는 일렉트라이드 전극을 포함한다. 상기 소스 전극 및 드레인 전극은 오믹 컨택을 한다.

Description

일렉트라이드 전극을 포함하는 트랜지스터{Transistor including electride electrode}
일렉트라이드 전극을 포함하는 트랜지스터에 관한 것으로, 상세하게는 반도체 기판 상에 형성된 일렉트라이드로 이루어진 소스 전극 및 드레인 전극을 포함하는 트랜지스터에 관한 것이다.
모스페트(metal-oxide-semiconductor field effect transistor: MOSFET)의 크기가 나노미터 스케일로 감소됨에 따라 디바이스의 집적도는 향상되지만, 소스 전극 및 드레인 전극의 오믹 컨택의 형성이 어렵게 된다. 소스 전극 및 드레인 전극과 접촉하는 반도체의 영역을 고농도(예컨대, 1020 cm-3 )로 도핑하여 오믹 컨택을 형성하는 방법이 있다. 그러나, 이 방법은 나노 크기의 영역에 적용시 도펀트 용해도(dopant solubility) 문제로 도핑농도를 증가시키는데 한계가 있을 뿐만 아니라 도펀트 플럭츄에이션 (dopant fluctuation) 현상으로 인해 도펀트가 고르게 도핑되지 않아 전극 도핑 농도가 낮아질 수 있다. 그러므로, 오믹 컨택 형성 이 잘 되지 않으며, 다시 쇼트키 컨택(schottky contact)이 발생하여 소스 전극 및 드레인 전극에 저항이 증가할 수 있다.
또한, 소스 전극과 드레인 전극이 반도체 표면과 접촉시 상기 반도체 계면의 댕글링 본드와 같은 인터페이스 상태(interface state)로 인해 Fermi-level pinning 현상이 발생되어 쇼트키 컨택이 발생된다.
고농도 도핑영역의 형성없이 오믹 컨택을 형성하는 일렉트라이드(electride) 물질을 사용한 전극을 포함하는 트랜지스터를 제공한다.
실시예에 따른 일렉트라이드 전극을 포함하는 트랜지스터는:
기판;
상기 기판 표면에서 상기 기판과 다른 극성 이온으로 도핑된 소스 영역 및 드레인 영역;
상기 소스 영역 및 상기 드레인 영역 상에 각각 형성된 일렉트라이드 물질로 이루어진 소스 전극 및 드레인 전극;
상기 기판 상에서 상기 소스 전극 및 드레인 전극을 포위하는 게이트 절연층; 및
상기 기판 상에서 상기 소스 전극 및 상기 드레인 전극 사이에 배치된 게이트 전극;을 포함하는 일렉트라이드 전극을 포함한다.
상기 게이트 절연층 상에서 상기 소스 전극 및 상기 드레인 전극을 덮는 메탈층을 더 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극은 대응되는 상기 소스 영역 및 상기 드레인 영역과 접촉하며, 도전층으로 도포되지 않으며, Y5Si3 일렉트라이드를 포함하는 트랜지스터.
상기 소스 전극 및 상기 드레인 전극 하부에서 상기 기판과 접촉하는 패시베이션층을 더 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극은 C12A7 일렉트라이드, 2차원 일렉트라이드, Y5Si3 일렉트라이드를 포함할 수 있다.
상기 2차원 일렉트라이드는 Ca2N, Y2C, Gd2C 를 포함할 수 있다.
상기 2차원 일렉트라이드는 층간 전자층을 포함하는 단결정이며, 상기 2차원 일렉트라이드는 상기 기판의 표면에 대해서 상기 층간 전자층이 수직으로 형성될 수 있다.
상기 패시베이션층은 상기 기판 상의 댕글링 본드와 결합하는 6족 물질층일 수 있다.
상기 6족 물질층은 Se, S를 포함할 수 있다.
상기 패시베이션층은 상기 게이트 절연층 보다 얇게 형성된다.
일 측면에 따르면, 상기 6족 물질층과 상기 소스 전극 및 상기 드레인 전극 사이에 배치된 그래핀 모노층을 더 포함할 수 있다.
상기 6족 물질층은 1층~5층 두께를 가질 수 있다.
다른 측면에 따르면, 상기 패시베이션층은 절연층일 수 있다.
또 다른 측면에 따르면, 상기 절연층과 상기 소스 전극 및 상기 드레인 전극 사이에 배치된 그래핀 모노층을 더 포함할 수 있다.
또 다른 측면에 따르면, 상기 기판 상에서 상기 소스 영역 및 상기 드레인 영역을 덮는 절연층을 더 포함하며,
상기 소스 전극 및 상기 드레인 전극과 상기 게이트 절연층은 상기 절연층 상에 형성될 수 있다.
상기 절연층은 상기 게이트 절연층 보다 얇은 두께를 가질 수 있다.
상기 절연층은 실리콘 옥사이드, 실리콘 나이트라이드를 포함할 수 있다.
상기 절연층은 1층~5층 두께를 가질 수 있다.
실시예에 따른 일렉트라이드 전극을 포함하는 트랜지스터는 일함수가 낮은 물질로 이루어진 소스 전극 및 드레인 전극을 포함하므로, 오믹 컨택을 위해 소스 영역 및 드레인 영역에 고농도로 도핑된 우물 영역을 형성할 필요가 없으므로, 오믹 컨택 전극을 가진 소형 트랜지스터의 구현을 가능하게 한다.
실시예에 따른 패시베이션층은 기판의 표면에 형성된 댕글링 본드와 결합하여 Fermi level pinning 현상을 방지하므로 소스 전극 및 드레인 전극이 오믹 컨택을 가지게 한다.
도 1은 실시예에 따른 일렉트라이드 전극을 포함하는 트랜지스터를 개략적으로 보여주는 단면도다.
도 2는 실시예에 따른 일렉트라이드 전극을 포함하는 트랜지스터의 평면도다.
도 3은 2차원 일렉트라이드의 층상 구조를 보여주는 도면이다.
도 4는 다른 실시예에 따른 일렉트라이드 전극을 포함하는 트랜지스터의 단면도다.
도 5는 또 다른 실시예에 따른 일렉트라이드 전극을 포함하는 트랜지스터의 단면도다.
도 6은 또 다른 실시예에 따른 일렉트라이드 전극을 포함하는 트랜지스터의 단면도다.
이하, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 실시예에 따른 일렉트라이드 전극을 포함하는 트랜지스터(100)의 단면도다. 도 2는 실시예에 따른 일렉트라이드 전극을 포함하는 트랜지스터(100)의 평면도다. 도 1은 도 2의 I-I' 선단면도다. 도 2에서는 편의상 트랜지스터(100)의 일부 구성요소가 생략되었다.
도 1 및 도 2를 함께 참조하면, 트랜지스터(100)는 반도체 기판(110)의 표면 상에 서로 이격된 2개의 도핑영역(121, 122)을 포함한다. 반도체 기판(110)은 실리콘 또는 게르마늄을 포함할 수 있다. 도핑영역(121, 122)은 기판(110)과 다른 극성을 가지도록 도핑된 영역일 수 있다. 예컨대, 기판(110)은 p형으로 도핑된 영역이며, 도핑영역(121, 122)은 n형 영역일 수 있다. 실시예는 이에 한정되지 않는다. 예컨대, 기판(110)은 n형으로 도핑된 영역이며, 도핑영역(121, 122)은 p형 영역일 수 있다. 실시예에 따른 트랜지스터는 MOSFET일 수 있다. 도핑영역(121, 122)의 불순물 농도는 대략 1012~1018 cm- 3 일 수 있다.
도핑영역(121, 122)은 소스 영역(121)과 드레인 영역(122)일 수 있다. 소스 영역(121) 및 드레인 영역(122)에는 각각 일렉트라이드 물질로 이루어진 소스 전극(141) 및 드레인 전극(142)이 형성된다. 소스 영역(121) 및 드레인 영역(122) 상에서 소스 전극(141) 및 드레인 전극(142)의 하부에는 패시베이션층(130)이 형성될 수 있다. 패시베이션층(130)은 반도체 기판(110)의 표면에 형성된 댕글링 본드와 결합하여 Fermi level pinning 현상을 방지할 수 있다. 패시베이션층(130)은 6족 물질층일 수 있다. 상기 6족 물질층은 Se 또는 S 를 포함할 수 있다. 패시베이션층(130)은 각각 기판(110)의 표면에 형성된 2개의 댕글링 본드와 결합할 수 있다. 패시베이션층(130)은 대략 1층~5층의 두께로 형성될 수 있다. 패시베이션층(130)은 대략 10Å 이하의 두께를 가질 수 있다.
기판(110) 상에는 패시베이션층(130)과 소스 전극(141) 및 드레인 전극(142)의 측면을 포위하는 게이트 절연층(150)이 형성된다. 게이트 절연층(150) 상에서 소스 전극(141) 및 드레인 전극(142) 사이에는 게이트 전극(160)이 배치된다. 게이트 절연층(150)의 두께는 패시베이션층(130)의 두께 보다 두껍다. 예컨대, 게이트 절연층(150)은 대략 1nm~50nm 두께를 가질 수 있다.
게이트 절연층(150) 상에는 소스 전극(141)과 드레인 전극(142)을 덮는 메탈층(170)이 형성될 수 있다. 메탈층(170)은 반도체 공정에서 전극으로 사용되는 통상적인 물질로 형성될 수 있다. 예컨대, 메탈층(170)은 Al, Cu, Au 등으로 형성될 수 있다. 메탈층(170)은 게이트 전극(160)과 동일한 금속으로 형성될 수 있다. 메탈층(170)은 소스 전극(141) 및 드레인 전극(142)이 공기 및 수분과 접촉하는 것을 방지할 수 있다.
소스 전극(141)과 드레인 전극(142)은 일렉트라이드로 형성될 수 있다. 소스 전극(141)과 드레인 전극(142)은 C12A7 일렉트라이드, 2차원 일렉트라이드, Y5Si3 일렉트라이드를 포함할 수 있다. C12A7 일렉트라이드는 C12A7:e-로 표시될 수 있다. C12A7 일렉트라이드는 C12A7의 산소 사이트가 전자로 채워진 것이며, 이 전자는 애니온으로 작용한다.
상기 2차원 일렉트라이드는 Ca2N, Y2C, Gd2C 등을 포함할 수 있다. 소스 전극(141)과 드레인 전극(142)은 단결정으로 이루어진 일렉트라이드를 스퍼터링하여 형성될 수 있다. 스퍼터링 공정으로 형성된 소스 전극(141)과 드레인 전극(142)은 다결정일 수 있다.
상기 2차원 일렉트라이드는 층상 구조를 가진다. 도 3은 Ca2N 일렉트라이드를 도시한 것이다. 도 3을 참조하면, [Ca2N]+ 층들 사이에 전자층이 형성된다. 상기 전자층은 2D electron gas로도 칭한다. 2D 일렉트라이드는 층간에 형성된 전자층을 통해서 전류가 용이하게 흐른다. 상기 2차원 일렉트라이드는 층간에 형성된 전자층들이 기판(110)의 표면에 대해서 수직으로 형성될 수 있다. 즉, 상기 2차원 일렉트라이드의 층간 전자층들은 상기 기판(110)과 전극(141, 142)를 연결할 수 있다.
일렉트라이드 물질은 실리콘에 비해 낮은 일함수를 갖는다. 이러한 낮은 일함수를 가진 일렉트라이드 물질은 기판(110)과 오믹 컨택을 한다. 그러나, 기판(110)의 표면에 형성되는 인터페이스 상태(interface state)로 인해 Fermi-level pinning 현상이 발생할 수 있으며 이로 인해 쇼트키 접촉이 형성될 수 있다. 패시베이션층(130)은 기판(110) 표면의 댕글링 본드와 결합하여 기판(110)에서의 Fermi level pinning 현상을 방지하므로 트랜지스터(100)의 소스 전극(141) 및 드레인 전극(142)은 오믹 컨택을 형성한다.
실시예에 따른 트랜지스터(100)는 소스 전극(141) 및 드레인 전극(142)의 오믹 컨택을 위해 소스 영역(121) 및 드레인 영역(122)에 고농도로 도핑된 우물 영역을 형성할 필요가 없으므로, 오믹 컨택을 가진 소형 트랜지스터의 구현을 가능하게 한다.
도 4는 다른 실시예에 따른 일렉트라이드 전극을 포함하는 트랜지스터(200)의 단면도다. 도 1의 실시예와 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 4를 참조하면, 트랜지스터(200)는 반도체 기판(110)의 표면 상에 서로 이격된 2개의 도핑영역(121, 122)을 포함한다. 반도체 기판(110)은 실리콘 또는 게르마늄을 포함할 수 있다. 도핑영역(121, 122)은 기판(110)과 다른 극성을 가지도록 도핑된 영역일 수 있다. 기판(110)은 p형으로 도핑된 영역이며, 도핑영역(121, 122)은 n형 영역일 수 있다. 실시예는 이에 한정되지 않는다. 예컨대, 기판(110)은 n형으로 도핑된 영역이며, 도핑영역(121, 122)은 p형 영역일 수 있다. 실시예에 따른 트랜지스터(100)는 MOSFET일 수 있다. 도핑영역(121, 122)의 불순물 농도는 대략 1012~1018 cm- 3 일 수 있다. 각 도핑영역(121, 122)은 소스 영역(121)과 드레인 영역(122)일 수 있다.
기판(110) 상에는 절연층(230)이 형성될 수 있다. 절연층(230)은 패시베이션층이라고도 칭할 수 있다. 절연층(230)은 반도체 기판(110) 및 전극 사이에 형성되어 캐리어, 예컨대 전자의 터널링이 가능한 두께로 형성될 수 있다. 절연층(230)은 실리콘 옥사이드, 실리콘 나이트라이드를 포함할 수 있다. 절연층(230)은 기판(110)의 표면에 형성되는 interface state로 인해 발생되는 Fermi level pinning 현상을 방지할 수 있다. 절연층(230)이 두꺼우면 저항이 증가하므로, 얇게 형성되어야 한다. 절연층(230)은 대략 1~5층의 두께로 형성될 수 있다. 절연층(230)은 대략 2Å~10Å 두께로 형성될 수 있다. 절연층(230)이 5층 보다 두껍게 형성되는 경우, 전하의 터널링이 어렵게 된다. 절연층(230)이 소스 전극(141) 및 드레인 전극(142)의 일부 영역을 덮지 못하는 경우, Fermi level pinning 현상이 발생되어 오믹 컨택의 형성이 어렵게 될 수 있다.
소스 영역(121) 및 드레인 영역(122)에서 절연층(230) 상에는 각각 일렉트라이드 물질로 이루어진 소스 전극(141) 및 드레인 전극(142)이 형성된다.
절연층(230) 상에는 소스 전극(141)과 드레인 전극(142)을 감싸는 게이트 절연층(150)이 형성될 수 있다. 게이트 절연층(150)은 절연층(230)의 물질과 동일하거나 다른 물질로 형성될 수 있다. 게이트 절연층(150)은 절연층(230) 보다 두껍게 형성될 수 있다. 게이트 절연층(150)은 대략 1nm~50nm 두께로 형성될 수 있다.
게이트 절연층(150) 상에는 소스 전극(141) 및 드레인 전극(142)을 각각 감싸는 메탈층(170)과, 게이트 전극(160)이 형성될 수 있다. 메탈층(170)은 소스 전극(141) 및 드레인 전극(142)이 공기 및 수분과 접촉하는 것을 방지할 수 있다.
소스 전극(141)과 드레인 전극(142)은 일렉트라이드로 형성될 수 있다. 일렉트라이드 물질은 실리콘에 비해 낮은 일함수를 갖는다. 이러한 낮은 일함수는 일렉트라이드 물질이 기판(110)과 오믹 컨택을 하게 한다. 절연층(230)은 기판(110) 표면에 인터페이스 상태가 형성되는 것을 방지하여 Fermi level pinning 현상을 방지하므로 트랜지스터의 소스 전극(141) 및 드레인 전극(142)은 오믹 컨택을 형성한다.
실시예에 따른 트랜지스터(200)는 소스 전극(141) 및 드레인 전극(142)의 오믹 컨택을 위한 소스 영역(121) 및 드레인 영역(122)에 고농도로 도핑된 영역을 필요로 하지 않으므로, 오믹 컨택을 가진 소형 트랜지스터의 구현을 가능하게 한다.
실시예에서는 절연층(230)이 기판(110)의 전면을 덮게 형성되나 반드시 이에 한정되지 않는다. 예컨대, 절연층(230)이 전극(141, 142) 및 도핑 영역(121, 122) 사이에만 형성되고, 나머지 영역에는 게이트 절연층(150)이 형성될 수 있다. 즉, 절연층(230)이 도 1의 패시베이션층(130)과 같은 형상으로 배치될 수도 있다.
도 5는 다른 실시예에 일렉트라이드 전극을 포함하는 트랜지스터(300)의 단면도다. 도 1의 실시예와 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 5를 참조하면, 트랜지스터(300)는 반도체 기판(110)의 표면 상에 서로 이격된 2개의 도핑영역(121, 122)을 포함한다. 반도체 기판(110)은 실리콘 또는 게르마늄을 포함할 수 있다. 도핑영역(121, 122)은 기판(110)과 다른 극성을 가지도록 도핑된 영역일 수 있다. 기판(110)은 p형으로 도핑된 영역이며, 도핑영역(121, 122)은 n형 영역일 수 있다. 실시예는 이에 한정되지 않는다. 예컨대, 기판(110)은 n형으로 도핑된 영역이며, 도핑영역(121, 122)은 p형 영역일 수 있다. 실시예에 따른 트랜지스터는 MOSFET일 수 있다. 도핑영역(121, 122)은 불순물 농도는 대략 1012~1018 cm- 3 일 수 있다.
각 도핑영역(121, 122)은 소스 영역(121)과 드레인 영역(122)일 수 있다. 소스 영역(121)에는 제1층(331), 그래핀층(332) 및 소스 전극(141)이 적층될 수 있다. 드레인 영역(122)에는 제1층(331), 그래핀층(332) 및 드레인 전극(142)이 적층될 수 있다.
제1층(331)은 패시베이션층 또는 절연층일 수 있다. 상기 패시베이션층은 반도체 기판(110), 예컨대 기판(110)의 표면에 형성된 댕글링 본드와 결합하여 Fermi level pinning 현상을 방지할 수 있다. 상기 패시베이션층은 6족 물질층일 수 있다. 상기 6족 물질층은 Se, S 를 포함할 수 있다. 상기 패시베이션층은 각각 기판(110)의 표면에 형성된 2개의 댕글링 본드와 결합할 수 있다. 상기 패시베이션층은 대략 1층~5층 두께로 형성될 수 있다. 상기 패시베이션층은 대략 2Å~10Å 두께를 가질 수 있다.
상기 절연층은 실리콘 옥사이드, 실리콘 나이트라이드를 포함할 수 있다. 상기 절연층은 기판(110)의 표면에 의해 형성되어 기판(110) 표면의 인터페이스 상태(interface state)의 형성을 방지하며, 이에 따라 Fermi level pinning 현상을 방지할 수 있다. 상기 절연층이 두꺼우면 저항이 증가하므로, 얇게 형성되어야 한다. 상기 절연층은 대략 1층~5층 두께로 이루어질 수 있다. 상기 절연층은 대략 2Å~10Å 두께로 형성될 수 있다. 상기 절연층이 5층 보다 두껍게 형성되는 경우, 전하의 터널링이 어렵게 된다. 상기 절연층이 소스 전극(141) 및 드레인 전극(142)의 일부 영역을 덮지 못하는 경우, Fermi level pinning 현상이 발생되어 오믹 컨택의 형성이 어렵게 될 수 있다. 제1층(331)과 전극(141, 142) 사이에 형성된 그래핀층(332)은 그래핀 모노층일 수 있다. 그래핀층(332)은 그 위에 형성되는 일렉트라이드 물질과 결합하여 전극(141, 142)의 일함수를 감소시킨다. 예컨대, 2차원 일렉트라이드와 그래핀 모노층이 결합하면 2차원 일렉트라이드의 일함수가 감소되며, 따라서, 소스 전극(141) 및 드레인 전극(142)의 오믹 컨택을 용이하게 할 수 있다.
도 6은 다른 실시예에 따른 일렉트라이드 전극을 포함하는 트랜지스터(400)의 단면도다. 상술한 실시예의 트랜지스터의 구성요소와 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 6을 참조하면, 트랜지스터(400)는 Y5Si3 일렉트라이드로 형성된 소스 전극(441) 및 드레인 전극(442)을 포함한다. Y5Si3 일렉트라이드는 실리사이드(silicide)로 기판(110)에 오믹 컨택을 형성한다. 따라서, 오믹 컨택을 위해서 도핑영역(121, 122)과 전극(441, 442) 사이의 패시베이션층(도 1의 130) 또는 절연층(도 4의 230)을 필요로 하지 않는다. 소스 전극(441) 및 드레인 전극(442)은 그 위를 덮는 도전층(예컨대, 도 1의 메탈층(170))을 필요로 하지 않는다.
또한, Y5Si3 일렉트라이드는 상온에서 수분 및 공기에 대해서 안정한 물질이다. 따라서, 전극의 산화를 막기 위한 메탈층(170)을 필요로 하지 않는다.
Y5Si3 일렉트라이드를 전극 물질로 사용하는 트랜지스터(400)는 소스 전극(441) 및 드레인 전극(442)의 오믹 컨택을 위한 소스 영역(121) 및 드레인 영역(122)에 고농도로 도핑된 영역을 필요로 하지 않으므로, 오믹 컨택을 가진 소형 트랜지스터의 구현을 가능하게 한다.
이상에서 첨부된 도면을 참조하여 설명된 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 사상의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 트랜지스터 110: 기판
121: 소스 영역 122: 드레인 영역
130: 패시베이션층 141: 소스 전극
142: 드레인 전극 150: 게이트 절연층
160: 게이트 전극 170: 메탈층

Claims (18)

  1. 기판;
    상기 기판 표면에서 상기 기판과 다른 극성 이온으로 도핑된 소스 영역 및 드레인 영역;
    상기 소스 영역 및 상기 드레인 영역 상에 각각 형성된 일렉트라이드 물질로 이루어진 소스 전극 및 드레인 전극;
    상기 기판 상에서 상기 소스 전극 및 드레인 전극을 포위하는 게이트 절연층;
    상기 기판 상에서 상기 소스 전극 및 상기 드레인 전극 사이에 배치된 게이트 전극; 및
    상기 소스 전극 및 상기 드레인 전극 하부에서 상기 기판과 접촉하는 패시베이션층;을 포함하는 일렉트라이드 전극을 포함하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 절연층 상에서 상기 소스 전극 및 상기 드레인 전극을 덮는 메탈층을 더 포함하는 트랜지스터.
  3. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 대응되는 상기 소스 영역 및 상기 드레인 영역과 접촉하며, 도전층으로 도포되지 않으며, Y5Si3 일렉트라이드를 포함하는 트랜지스터.
  4. 삭제
  5. 제1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 C12A7 일렉트라이드, 2차원 일렉트라이드, Y5Si3 일렉트라이드를 포함하는 트랜지스터.
  6. 제 5 항에 있어서,
    상기 2차원 일렉트라이드는 Ca2N, Y2C, Gd2C 를 포함하는 트랜지스터.
  7. 제 6 항에 있어서,
    상기 2차원 일렉트라이드는 층간 전자층을 포함하는 단결정이며, 상기 2차원 일렉트라이드는 상기 기판의 표면에 대해서 상기 층간 전자층이 수직으로 형성되는 트랜지스터.
  8. 제1 항에 있어서,
    상기 패시베이션층은 상기 기판 상의 댕글링 본드와 결합하는 6족 물질층인 트랜지스터.
  9. 제 8 항에 있어서,
    상기 6족 물질층은 Se, S를 포함하는 트랜지스터.
  10. 제 8 항에 있어서,
    상기 패시베이션층은 상기 게이트 절연층 보다 얇게 형성되는 트랜지스터.
  11. 제 8 항에 있어서,
    상기 6족 물질층과 상기 소스 전극 및 상기 드레인 전극 사이에 배치된 그래핀 모노층을 더 포함하는 트랜지스터.
  12. 제 8 항에 있어서,
    상기 6족 물질층은 1층~5층 두께를 가지는 트랜지스터.
  13. 제1 항에 있어서,
    상기 패시베이션층은 절연층인 트랜지스터.
  14. 제 13 항에 있어서,
    상기 절연층과 상기 소스 전극 및 상기 드레인 전극 사이에 배치된 그래핀 모노층을 더 포함하는 트랜지스터.
  15. 제 1 항에 있어서,
    상기 기판 상에서 상기 소스 영역 및 상기 드레인 영역을 덮는 절연층을 더 포함하며,
    상기 소스 전극 및 상기 드레인 전극과 상기 게이트 절연층은 상기 절연층 상에 형성된 트랜지스터.
  16. 제 15 항에 있어서,
    상기 절연층은 상기 게이트 절연층 보다 얇은 두께를 가지는 트랜지스터.
  17. 제 16 항에 있어서,
    상기 절연층은 실리콘 옥사이드, 실리콘 나이트라이드를 포함하는 트랜지스터.
  18. 제 17 항에 있어서,
    상기 절연층은 1층~5층 두께를 가지는 트랜지스터.
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