KR102525247B1 - 전기적 접속 구조, 반도체 장치 및 전자 기기 - Google Patents

전기적 접속 구조, 반도체 장치 및 전자 기기 Download PDF

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Abstract

[과제] 금속 및 반도체 사이의 저저항의 전기적 접속을 안정하게 형성한다. [해결 수단] 반도체층과, 금속층과, 상기 반도체층측에 마련된 절연층, 및 상기 금속층측에 마련된 2차원 재료층을 포함하고, 상기 반도체층 및 상기 금속층에 끼여지지된 중간층을 구비하는, 전기적 접속 구조.

Description

전기적 접속 구조, 반도체 장치 및 전자 기기
본 개시는, 전기적 접속 구조, 반도체 장치 및 전자 기기에 관한 것이다.
근래, 고체 촬상 장치 및 집적 회로 등의 반도체 장치의 미세화가 진행되고 있다. 이 때문에, 전극 또는 배선 등의 금속과, 웰 등의 반도체를 전기적으로 접속하는 콘택트 구조에 대해서도 접속 면적의 축소가 진행되고 있다.
그래서, 금속 및 반도체 등의 이종(異種)의 재료 사이의 접촉 저항을 저감하기 위해, 예를 들면, 금속-절연막-반도체(Metal-Insulator-Semiconductor : MIS) 콘택트 기술이 제안되어 있다. MIS 콘택트 기술에서는, 금속 및 반도체의 사이에 극박막의 절연막을 마련함으로써, 금속 및 반도체의 직접 접합으로 생기는 쇼트 키 저항을 저감할 수 있다.
한편으로, 하기한 특허 문헌 1에 기재되는 바와 같이, 근래, 그라펜 등의 2차원 재료가 주목되고 있다. 2차원 재료는, 2차원 구조의 단위층이 적층된 층상(層狀) 구조를 가지며, 그 층상구조에 의해 특이적인 성질을 갖기 때문에, 반도체 장치에 대한 브레이크 스루를 일으킬 수 있는 차세대 재료로서 주목되고 있다.
일본 특개2015-90984호 공보
여기서, 상술한 MIS 콘택트 기술에서는, 금속 및 반도체 사이의 절연막의 막두께가 과도하게 두꺼운 경우, 터널 저항에 의해 전류 손실이 발생하여 버린다. 또한, 금속 및 반도체 사이의 절연막의 막두께가 과도하게 얇은 경우, 쇼트 키 저항의 저감 효과를 얻을 수 없게 된다. 즉, 상술한 MIS 콘택트 기술에서는, 절연막의 막두께 편차에 의한 저항 편차가 크기 때문에, 금속 및 반도체의 접촉 저항을 안정하게 저감하는 것이 곤란하였다.
그래서, 금속 및 반도체의 접속 구조에서, 보다 저저항이면서 안정된 접속 구조가 요구되고 있다. 이와 같은 접속 구조는, 근래 얻어진 차세대 재료의 지견(知見)을 적용함으로써, 실현할 수 있을 가능성이 있다.
따라서, 본 개시에서는, 금속 및 반도체 사이의 저저항의 접속 구조를 안정하게 형성하는 것이 가능한, 신규이면서 개량된 전기적 접속 구조, 그 접속 구조를 갖는 반도체 장치 및 전자 기기를 제안한다.
본 개시에 의하면, 반도체층과, 금속층과, 상기 반도체층측에 마련된 절연층, 및 상기 금속층측에 마련된 2차원 재료층을 포함하고, 상기 반도체층 및 상기 금속층에 끼여지지(挾持)된 중간층을 구비하는, 전기적 접속 구조가 제공된다.
또한, 본 개시에 의하면, 반도체층 및 금속층을 전기적으로 접속하는 콘택트 구조를 구비하고, 상기 콘택트 구조는, 상기 반도체층측에 마련된 절연층, 및 상기 금속층측에 마련된 2차원 재료층을 포함하고, 상기 반도체층 및 상기 금속층에 끼여지지된 중간층을 포함하는, 반도체 장치가 제공된다.
반도체층 및 금속층을 전기적으로 접속하는 콘택트 구조를 구비하고, 상기 콘택트 구조는, 상기 반도체층측에 마련된 절연층, 및 상기 금속층측에 마련된 2차원 재료층을 포함하고, 상기 반도체층 및 상기 금속층에 끼여지지된 중간층을 포함하는, 전자 기기가 제공된다.
본 개시에 의하면, 금속 및 반도체 사이의 접촉 저항을 낮게 할 수 있는 중간층의 막두께(膜厚) 범위를 보다 후막측(厚膜側)으로 확대할 수 있다. 따라서 본 개시에 의하면, 중간층을 성막할 때의 프로세스 마진을 보다 크게 하는 것이 가능하다.
이상 설명한 바와 같이 본 개시에 의하면, 금속 및 반도체 사이의 저저항의 접속 구조를 안정하게 형성하는 것이 가능하다.
또한, 상기한 효과는 반드시 한정적인 것이 아니고, 상기한 효과와 함께, 또는 상기한 효과에 대신하여, 본 명세서에 나타난 어느 하나의 효과, 또는 본 명세서로부터 파악될 수 있는 다른 효과가 이루어져도 좋다.
도 1은 본 개시의 제1의 실시 형태에 관한 전기적 접속 구조의 구성을 설명하는 모식적인 단면도.
도 2a는 절연층만을 통한 전기적 접속 구조를 모식적으로 도시하는 종단면도.
도 2b는 2차원 재료층만을 통한 전기적 접속 구조를 모식적으로 도시하는 종단면도.
도 3은 도 1∼도 2b에서 도시하는 전기적 접속 구조에서, 반도체층 및 금속층에 끼여지지되는 층의 막두께와, 접속 구조의 저항과의 관계를 도시한 설명도.
도 4는 도 3의 그래프로 모식적으로 도시한 반도체층 및 금속층에 끼여지지되는 층의 막두께와, 접속 구조의 저항과의 관계를 실제로 시뮬레이션에 의해 확인한 결과를 도시하는 그래프도.
도 5는 본 개시의 제2의 실시 형태의 반도체 장치의 제1의 구조례를 모식적으로 도시하는 종단면도.
도 6a는 동 구조례에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도.
도 6b는 동 구조례에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도.
도 6c는 동 구조례에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도.
도 6d는 동 구조례에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도.
도 6e는 동 구조례에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도.
도 7a는 동 구조례에 관한 반도체 장치의 한 변형례를 도시하는 종단면도.
도 7b는 동 구조례에 관한 반도체 장치의 다른 변형례를 도시하는 종단면도.
도 8은 본 개시의 제2의 실시 형태에 관한 반도체 장치의 제2의 구조례를 모식적으로 도시하는 종단면도.
도 9a는 동 구조례에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도.
도 9b는 동 구조례에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도.
도 9c는 동 구조례에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도.
도 10a는 본 개시의 제2의 실시 형태에 관한 반도체 장치가 적용될 수 있는 전자 기기의 한 예를 도시하는 외관도.
도 10b는 동 실시 형태에 관한 반도체 장치가 적용될 수 있는 전자 기기의 다른 예를 도시하는 외관도.
도 10c는 동 실시 형태에 관한 반도체 장치가 적용될 수 있는 전자 기기의 다른 예를 도시하는 외관도.
이하에 첨부 도면을 참조하면서, 본 개시의 알맞은 실시의 형태에 관해 상세히 설명한다. 또한, 본 명세서 및 도면에서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 관해서는, 동일한 부호를 붙임에 의해 중복 설명을 생략한다.
또한, 이하의 설명에 참조하는 각 도면에서는, 설명의 편의상, 일부의 구성 부재의 크기를 과장하여 표현하고 있는 경우가 있다. 따라서 각 도면에서 도시되는 구성 부재 사이의 상대적인 크기는, 반드시 실제의 구성 부재 사이의 대소 관계를 정확하게 표현하는 것이 아니다. 또한, 이하의 설명에서는, 기판 또는 층이 적층되는 방향을 상방향으로 나타내는 일이 있다.
또한, 설명은 이하의 순서로 행하는 것으로 한다.
1.제1의 실시 형태
1.1.본 실시 형태의 구성
1.2. 본 실시 형태의 작용 메커니즘
2. 제2의 실시 형태
2. 1.제1의 구조례
2. 2. 제2의 구조례
3. 적용례
<1.제1의 실시 형태>
(1.1.본 실시 형태의 구성)
우선, 도 1을 참조하여, 본 개시의 제1의 실시 형태에 관한 전기적 접속 구조의 구성에 관해 설명한다. 도 1은, 본 개시의 제1의 실시 형태에 관한 전기적 접속 구조의 구성을 설명하는 모식적인 단면도이다.
도 1에 도시하는 바와 같이, 본 실시 형태에 관한 전기적 접속 구조(100)는, 반도체층(110)과, 금속층(130)을, 절연층(121) 및 2차원 재료층(123)을 포함하는 중간층(120)을 통하여 전기적으로 접속하는 접속 구조이다.
반도체층(110)은, 예를 들면, 반도체 장치에서, 증폭, 정류, 스위칭, 발광 또는 광전변환 등의 기능을 실현하는 기능층(機能層)이다. 반도체층(110)은, 단체(單體)로 반도체가 되는 원소 반도체, 또는 복수의 원자가 이온결합에 의해 결합함으로써 반도체가 되는 화합물 반도체의 어느 하나로 형성되어도 좋다. 또한, 반도체층(110)에는, 도전형 불순물이 도입되어 있어도 좋다. 예를 들면, 반도체층(110)에는, 붕소(B) 또는 알루미늄(Al) 등의 p형 불순물, 또는 인(P) 또는 비소(As) 등의 n형 불순물이 도입되어 있어도 좋다. 또한, 반도체층(110)에 도전형 불순물이 도입되는 경우, 도전형 불순물의 농도는, 고농도 또는 저농도의 어느 것이라도 좋다.
원소 반도체로서는, 예를 들면, Si 또는 Ge 등의 Ⅳ족 반도체를 예시할 수 있다. 화합물 반도체로서는, 예를 들면, GaAs, GaN 또는 InP 등의 Ⅲ-V족 화합물, SiC 또는 SiGe 등의 Ⅳ족 화합물 반도체, 또는 ZnSe, CdS 또는 ZnO 등의 Ⅱ-Ⅵ족 반도체를 예시할 수 있다.
금속층(130)은, 예를 들면, 반도체 장치에서, 전류 또는 신호를 전달하는 배선 또는 전극으로서 기능한다. 금속층(130)은, 예를 들면, 단일한 금속재료로 형성되어도 좋고, 복수의 금속재료에 의한 적층 구조에 형성되어도 좋다. 금속층(130)을 구성하는 금속재료로서는, 예를 들면, W, Cu, Ti, Al, Pt 또는 Au 등의 금속재료, 또는 TiN 또는 TaN 등의 금속 화합물을 사용할 수 있다.
본 실시 형태에 관한 전기적 접속 구조(100)는, 이종(異種)의 재료로 형성된 반도체층(110)과, 금속층(130) 사이에서, 저항이 저감된 적절한 접속 구조를 형성하는 것이다. 본 실시 형태에 의하면, 임의의 반도체 재료로 형성된 반도체층(110)과, 임의의 금속재료로 형성된 금속층(130)을 저저항으로 전기적으로 접속하는 것이 가능하다.
중간층(120)은, 반도체층(110) 및 금속층(130)에 끼여지지된 극박막(極薄膜)의 층이다.
여기서, 반도체층(110) 및 금속층(130)을 직접 접합한 경우, 반도체층(110) 및 금속층(130)의 접합 계면에서는, 금속층(130)의 전자의 파동함수가 반도체층(110)에 배어나옴(penetrate)으로써, 페르미 레벨 피닝(Fermi Level Pinning : FLP)이라고 불리는 금속재료의 겉보기 일함수가 증대하는 현상이 생긴다. 이 때문에, 반도체층(110) 및 금속층(130)을 직접 접합시킨 경우, 쇼트키 장벽에 의해, 반도체층(110) 및 금속층(130) 사이의 저항이 높아져 버린다.
본 실시 형태에 관한 전기적 접속 구조(100)에서는, 반도체층(110) 및 금속층(130)의 사이에 중간층(120)을 마련함에 의해, FLP의 발생을 억제하고, 반도체층(110) 및 금속층(130) 사이의 저항을 저감할 수 있다.
본 실시 형태에서는, 중간층(120)은, 반도체층(110)측에 마련된 절연층(121)과, 금속층(130)측에 마련된 2차원 재료층(123)을 포함하여 구성된다. 구체적으로는, 중간층(120)은, 반도체층(110)측부터 금속층(130)측을 향하여, 절연층(121) 및 2차원 재료층(123)을 차례로 적층함으로써 형성되어도 좋다. 이와 같은 구성에 의하면, 본 실시 형태에 관한 전기적 접속 구조(100)에서는, 극박막으로 형성된 중간층(120)의 막두께가 흐트러진 경우에도, 반도체층(110) 및 금속층(130) 사이의 저항을 안정하게 저감하는 것이 가능하다.
중간층(120) 중, 절연층(121)은 반도체층(110)과 접하는 측에 마련되고, 2차원 재료층(123)은 금속층(130)과 접하는 측에 마련된다. 구체적으로는, 절연층(121)은, 반도체층(110)의 위에 마련되고, 2차원 재료층(123)은, 절연층(121)의 위에 마련된다. 또한, 2차원 재료층(123)의 위에 금속층(130)이 마련된다.
절연층(121)은, 반도체층(110)과 2차원 재료층(123)의 접합을 높이기 위해 마련된다. 2차원 재료층(123)을 구성하는 2차원 재료는, 반도체보다도 절연체와의 쪽이 결합하기 쉽다. 그 때문에, 2차원 재료층(123)은, 반도체층(110)의 위보다도, 절연층(121)의 위의 쪽이 보다 용이하게 형성될 수 있다.
또한, 절연층(121)은, 2차원 재료층(123)과, 금속층(130) 사이에 마련되어도 좋다. 이와 같은 경우, 절연층(121)은, 2차원 재료층(123)과, 금속층(130)의 접합을 강화할 수 있다.
절연층(121)은, 절연성의 산화물 재료로 형성되어도 좋다. 예를 들면, 절연층(121)은, 천이금속, 비금속 또는 반금속(半金屬) 또는 이들의 혼합물의 산화물로 형성되어도 좋다. 천이금속 산화물로서는, 예를 들면, TiO2, HfO2, ZrO2, Sc2O3, Y2O3, La2O3 또는 Ta2O5 등을 예시할 수 있다. 비금속 산화물 또는 반금속 산화물로서는, 예를 들면, Al2O3, Ga2O3, SiO2, GeO2 등을 예시할 수 있다. 천이금속, 비금속 또는 반금속의 혼합물의 산화물로서는, 예를 들면, HfSiO 등을 예시할 수 있다.
절연층(121)을 천이금속 산화물로 형성한 경우, 천이금속 산화물은, 밴드 갭의 크기가 비교적 작기 때문에, 절연층(121)은, 터널 전류를 더욱 증가시켜, 보다 저항을 저감할 수 있다. 또한, 천이금속 산화물은, 반도체층(110)과 접하여도 열적으로 안정하기 때문에, 절연층(121)은, 반도체층(110) 및 금속층(130)의 접속 구조를 보다 안정화시킬 수 있다.
절연층(121)의 막두께는, 예를 들면, 0.1㎚ 이상 3.0㎚ 이하라도 좋다. 절연층(121)의 막두께가 0.1㎚ 미만인 경우, 절연층(121)을 막 형태로서 형성하는 것이 곤란해진다. 또한, 절연층(121)의 막두께가 3.0㎚ 초과인 경우, 중간층(120)의 전체 막두께가 두껍게 됨으로써 터널 저항이 높아지고, 반도체층(110) 및 금속층(130) 사이의 저항이 높아져 버린다. 전기적 접속 구조(100)를 보다 안정하게 저저항화 하기 위해서는, 절연층(121)의 막두께는, 예를 들면, 0.5㎚ 이상 1.0㎚ 이하로 하여도 좋다.
2차원 재료층(123)은, 2차원 구조의 단위층(單位層)이 적층된 층상구조를 갖는 2차원 재료로 형성된다. 2차원 재료는, 적층된 단위층의 증가(즉, 막두께의 증가)에 수반하여, 밴드 갭의 크기가 작아진다는 특성을 갖는다. 이와 같은 특성을 갖는 2차원 재료로 형성된 2차원 재료층(123)을 포함함에 의해, 중간층(120)은, 막두께의 증가에 수반하는 터널 저항의 증가를 완화할 수 있다. 따라서 2차원 재료층(123)을 포함함에 의해, 중간층(120)은, 반도체층(110) 및 금속층(130) 사이의 저저항 상태를 실현하는 막두께 범위의 상한(上限)을 확대할 수 있다.
2차원 재료층(123)을 형성하는 2차원 재료는, 2차원 구조의 단위층이 적층된 층상구조를 갖는 재료이다. 2차원 재료층(123)을 형성하는 2차원 재료는, 구체적으로는, 단원자 층상물질 또는 그 단원자 층상물질에 유사한 화합물, 또는 천이금속 다이칼코게나이드 등을 예시할 수 있다.
단원자 층상물질, 또는 그 단원자 층상물질에 유사한 화합물은, 예를 들면, 그라펜, 흑인(Black Phosphorus), 실리센(Silicene) 또는 육방정 질화붕소(hBN) 등이다. 이들의 물질 또는 화합물에서는, 공유결합으로 되는 2차원 결정 구조의 단층이 서로 반데르발스력으로 적층 결합한 구조를 갖는다.
천이금속 다이칼코게나이드는, 구체적으로는, 화학식 MX2로 표시되는 재료이다. 여기서, M은, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Sn, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg 또는 Pb 등의 천이금속 원소이고, X는, S, Se 또는 Te 등의 칼코게나이드 원소이다. 보다 구체적으로는, 2차원 재료층(123)을 형성하는 2차원 재료는, CrS2, CrSe2, CrTe2, HfS2, HfSe2, HfTe2, MoS2, MoSe2, MoTe2, NiS2, NiSe2, SnS2, SnSe2, TiS2, TiSe2, TiTe2, WS2, WSe2, ZrS2, ZrSe2 또는 ZrTe2의 어느 하나라도 좋다.
2차원 재료층(123)이 상기한 천이금속 다이칼코게나이드로 형성되는 경우, 천이금속 다이칼코게나이드는, ALD(Atomic Layer Deposition), CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 등을 이용하여 성막하는 것이 가능하기 위해, 반도체층(110) 및 금속층(130)의 접속 구조를 보다 용이하게 형성할 수 있다.
또한, 2차원 재료층(123)이 천이금속 다이칼코게나이드로 형성되는 경우, 반도체층(110) 및 금속층(130)을 형성하는 재료의 특성을 고려함으로써, 보다 적절한 전기적 접속 구조를 형성하도록, 2차원 재료층(123)의 재료를 선택하는 것이 가능하다.
예를 들면, X가 S, Se, Te의 순서로 변화함에 수반하여, 화학식 MX2로 표시된 천이금속 다이칼코게나이드의 컨덕션 밴드(conduction band)는, 보다 얕은(淺い) 에너지 영역으로 시프트한다. 따라서 반도체층(110) 및 금속층(130)을 형성하는 재료의 페르미 준위가 깊은 경우(예를 들면, 금속재료로서는, Pt, Ni, Au 등인 경우), 2차원 재료층(123)을 형성하는 천이금속 다이칼코게나이드는, MS2(즉, X=S)로 표시되는 재료를 사용하여도 좋다. 이와 같은 경우, 반도체층(110) 및 금속층(130)을 형성하는 재료의 페르미 준위와, 2차원 재료층(123)을 형성하는 천이금속 다이칼코게나이드의 컨덕션 밴드가 존재하는 에너지 영역의 준위를 보다 가까이 할 수 있다.
상술한 바와 같이, 2차원 재료는, 적층된 단위층의 증가에 수반하여, 밴드 갭의 크기가 작아지는 특성을 갖는다. 그렇지만, 2차원 재료층(123)의 단위층의 적층수가 10층 초과인 경우, 중간층(120)의 전체 막두께가 두껍게 됨으로써, 밴드 갭의 축소에 의한 저항의 저감을 초과하여 터널 저항이 높아지고, 반도체층(110) 및 금속층(130) 사이의 저항이 높아져 버린다. 따라서 2차원 재료층(123)의 단위층의 적층수의 상한은 10층으로 하고, 2차원 재료층(123)의 단위층의 적층수의 범위는, 1층 이상 10층 이하로 하여도 좋다. 또한, 2차원 재료층(123)의 단위층이란, 2차원 재료의 2차원 구조를 형성하는 원자의 1반복사이클을 나타낸다.
또한, 2차원 재료층(123)의 막두께는, 0.5㎚ 이상 5.0㎚ 이하라도 좋다. 2차원 재료층(123)의 막두께가 0.5㎚ 미만인 경우, 2차원 재료층(123)이 과도하게 박막으로 되기 때문에, 2차원 재료층(123)의 단위층이 형성되지 않을 가능성이 있다. 또한, 2차원 재료층(123)의 막두께가 5.0㎚ 초과인 경우, 중간층(120)의 전체 막두께가 두껍게 됨으로써 터널 저항이 높아지고, 반도체층(110) 및 금속층(130) 사이의 저항이 높아질 가능성이 있다.
또한, 중간층(120)의 총 막두께는, 0.6㎚ 이상 5.0㎚ 이하라도 좋다. 중간층(120)의 막두께가 0.6㎚ 미만인 경우, 금속층(130)의 전자의 파동함수가 반도체층(110)측으로 배어나오는 것을 막을 수가 없고, FLP를 해소할 수가 없을 가능성이 있다. 또한, 중간층(120)의 막두께가 5.0㎚ 초과인 경우, 중간층(120)의 전체 막두께가 두껍게 됨으로써 터널 저항이 높아지고, 반도체층(110) 및 금속층(130) 사이의 저항이 높아질 가능성이 있다.
이와 같은 구성에 의하면, 본 실시 형태에 관한 전기적 접속 구조(100)에서는, 반도체층(110) 및 금속층(130)이라는 이종의 재료를, 보다 저저항으로 전기적으로 접속하는 것이 가능하다.
또한, 본 실시 형태에 관한 전기적 접속 구조(100)에서는, 반도체층(110) 및 금속층(130)에 끼여지지된 중간층(120)은, 보다 두꺼운 막두께라도 터널 저항을 증가시키지 않고 저저항 상태를 유지할 수 있다. 따라서 전기적 접속 구조(100)는, 중간층(120)의 막두께 편차에 의해 저항 상태가 변화하여 버리는 것을 방지할 수 있음과 함께, 중간층(120)을 형성할 때의 프로세스 마진을 증가시킬 수 있다.
구체적으로는, 중간층(120)의 최적 막두께의 범위를 1㎚∼2㎚ 정도 확대할 수 있기 때문에, 중간층(120)을 형성할 때의 프로세스 마진을 보다 크게할 수 있다. 예를 들면, 상술한 바와 같이, 중간층(120)의 막두께가 0.6㎚∼5.0㎚인 경우, 본 실시 형태에 의하면, 중간층(120)의 막두께의 마진을 40%∼100% 정도 확대하는 것이 가능하다.
따라서, 본 실시 형태에 관한 전기적 접속 구조(100)에 의하면, 반도체층(110) 및 금속층(130)을 보다 안정하게 전기적으로 접속할 수 있다.
(1.2. 본 실시 형태의 작용 메커니즘)
계속해서, 반도체층(110) 및 금속층(130)을 저저항으로 전기적으로 접속 가능하게 하는 작용 메커니즘에 관해, 다른 구조례에 관한 접속 구조를 참조하여 설명한다.
도 2a는, 반도체층(110) 및 금속층(130)을 절연층만을 통하여 접속하는 전기적 접속 구조를 모식적으로 도시하는 종단면도이고, 도 2b는, 반도체층(110) 및 금속층(130)을 2차원 재료층만을 통하여 접속하는 전기적 접속 구조를 모식적으로 도시하는 종단면도이다.
우선, 도 2a에 도시하는 바와 같이, 전기적 접속 구조(101)는, 반도체층(110) 및 금속층(130)의 사이에 절연층(121)만을 끼여지지시킨, 이른바 MIS 콘택트 구조이다.
반도체층(110) 및 금속층(130)에 관해서는, 도 1에서 도시한 전기적 접속 구조(100)와 실질적으로 마찬가지이기 때문에, 여기서의 설명은 생략한다.
절연층(121)은, 천이금속, 비금속 또는 반금속 또는 이들의 혼합물의 산화물로 형성되어도 좋다. 천이금속 산화물로서는, 예를 들면, TiO2, HfO2, ZrO2, Sc2O3, Y2O3, La2O3 또는 Ta2O5 등을 예시할 수 있다. 비금속 산화물 또는 반금속 산화물로서는, 예를 들면, Al2O3, Ga2O3, SiO2, GeO2 등을 예시할 수 있다. 천이금속, 비금속 또는 반금속의 혼합물의 산화물로서는, 예를 들면, HfSiO 등을 예시할 수 있다.
또한, 도 2b에 도시하는 바와 같이, 전기적 접속 구조(102)는, 반도체층(110) 및 금속층(130)의 사이에 2차원 재료층(123)만을 끼여지지시킨 콘택트 구조이다.
반도체층(110) 및 금속층(130)에 관해서는, 도 1에서 도시한 전기적 접속 구조(100)와 실질적으로 마찬가지이기 때문에, 여기서의 설명은 생략한다.
2차원 재료층(123)은, 2차원 구조의 단위층이 적층된 층상구조를 갖는 2차원 재료로 형성된다. 2차원 재료층(123)을 형성하는 2차원 재료는, 2차원 구조의 단위층이 적층된 층상구조를 갖는 재료이다. 2차원 재료층(123)을 형성하는 2차원 재료는, 구체적으로는, 단원자 층상물질, 또는 그 단원자 층상물질에 유사한 화합물, 또는 천이금속 다이칼코게나이드 등이라도 좋다.
천이금속 다이칼코게나이드는, 구체적으로는, 화학식 MX2로 표시되는 재료이다. 여기서, M은, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Sn, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg 또는 Pb 등의 천이금속 원소이고, X는, S, Se 또는 Te 등의 칼코게나이드 원소이다. 보다 구체적으로는, 2차원 재료층(123)을 형성하는 2차원 재료는, CrS2, CrSe2, CrTe2, HfS2, HfSe2, HfTe2, MoS2, MoSe2, MoTe2, NiS2, NiSe2, SnS2, SnSe2, TiS2, TiSe2, TiTe2, WS2, WSe2, ZrS2, ZrSe2 또는 ZrTe2의 어느 하나라도 좋다.
여기서, 도 3을 참조하여, 본 실시 형태에 관한 전기적 접속 구조(100), 상술한 전기적 접속 구조(101) 및 전기적 접속 구조(102)의 각각에 관해, 반도체층(110) 및 금속층(130)에 끼여지지되는 층의 막두께와, 접속 구조의 저항과의 관계를 설명한다. 도 3은, 도 1∼도 2b에서 도시하는 전기적 접속 구조에서, 반도체층 및 금속층에 끼여지지되는 층의 막두께와, 접속 구조의 저항과의 관계를 도시한 설명도이다.
도 3에서는, 절연층(121)만을 이용한 전기적 접속 구조(101)의 에너지 다이어그램의 모식도를 「A」로서 도시하고, 2차원 재료층(123)만을 이용한 전기적 접속 구조(102)의 에너지 다이어그램의 모식도를 「B」로서 도시하고, 본 실시 형태에 관한 전기적 접속 구조(100)의 에너지 다이어그램의 모식도를 「C」로서 도시한다.
도 3에 도시하는 바와 같이, 반도체층(110) 및 금속층(130)에 끼여지지되는 층이 절연층(121)뿐인 경우(「A」인 경우), (1)에서 도시하는 막두께에서는, 반도체층(110) 및 금속층(130)이 직접 접합되기 때문에, 반도체층(110) 및 금속층(130)의 접합 계면에서 FLP가 생긴다. 따라서 (1)에서 도시하는 막두께에서는, 반도체층(110) 및 금속층(130) 사이의 저항은, 쇼트키 장벽에 의해 높아진다.
(2)에서 도시하는 막두께에서는, 반도체층(110) 및 금속층(130)의 사이에 개재하는 층의 막두께가 얇기 때문에, 반도체층(110) 및 금속층(130)의 접합 계면에서의 FLP를 충분히 해소할 수가 없다. 따라서 반도체층(110) 및 금속층(130) 사이의 저항은, 쇼트키 장벽에 의해 비교적 높은 채이다.
(3)에서 도시하는 막두께에서는, 반도체층(110) 및 금속층(130)의 사이에 개재하는 층의 막두께는, 반도체층(110) 및 금속층(130)의 접합 계면에서의 FLP를 해소하기 위해 적절한 막두께이다. 따라서 금속층(130)부터 배어나온 전자의 파동함수가 반도체층(110)에 도달하지 않게 되기 때문에, FLP가 생기지 않는다. 또한, 반도체층(110) 및 금속층(130)에 끼여지지되는 층의 막두께가 충분 얇기 때문에, 반도체층(110) 및 금속층(130) 사이의 터널 거리가 짧아서 터널 전류를 흘릴 수 있다. 이에 의해, 반도체층(110) 및 금속층(130) 사이의 저항이 저감될 수 있다.
여기서, (4)에 도시하는 막두께에서는, 반도체층(110) 및 금속층(130)의 사이에 개재하는 층의 막두께는, 반도체층(110) 및 금속층(130)의 접합 계면에서의 FLP를 해소하기 위해 적절한 막두께이다. 따라서 금속층(130)부터 배어나온 전자의 파동함수가 반도체층(110)에 도달하지 않게 되기 때문에, FLP가 생기지 않는다. 그렇지만, 반도체층(110) 및 금속층(130)에 끼여지지되는 층이 절연층(121)인 경우(「A」인 경우), 절연층(121)의 막두께 증가에 수반하여 터널 거리가 길어지고, 터널 저항이 높아져 버리기 때문에, 반도체층(110) 및 금속층(130) 사이의 저항은 높아져 버린다.
한편으로, 반도체층(110) 및 금속층(130)에 끼여지지되는 층에 2차원 재료층(123)이 포함되는 경우(「B」 또는 「C」인 경우), 2차원 재료층(123)의 막두께 증가에 수반하여 2차원 재료층(123)의 밴드 갭이 작아지고, 2차원 재료층(123)의 터널 장벽이 저하된다. 2차원 재료층(123) 등의 극박막을 전자가 터널하는 확률은, 터널 거리와 터널 장벽의 높이의 곱에 지수함수적으로 비례한다. 그 때문에, 2차원 재료층(123)을 이용한 경우(「B」 또는 「C」인 경우)는, 절연층(121)만을 이용한 경우(「A」인 경우)와 비교하여, 막두께 증가에 수반하는 터널 저항의 증가가 완화되기 때문에, 반도체층(110) 및 금속층(130) 사이의 저항 증가를 억제할 수 있다.
따라서 반도체층(110) 및 금속층(130)의 사이에 2차원 재료층(123)을 마련하는 경우, 반도체층(110) 및 금속층(130)의 사이에 절연층(121)만을 마련하는 경우에 비교하여, 막두께의 증가에 의해 터널 장벽이 저하되기 때문에, 전기적 접속 구조에서는, 보다 두꺼운 막두께라도 반도체층(110) 및 금속층(130)의 사이에 터널 전류를 흘릴 수 있다.
또한, (5)에 도시하는 막두께에서는, 반도체층(110) 및 금속층(130)의 사이에 개재하는 층의 막두께가 충분히 두껍고, 터널 거리가 길어지기 때문에, 절연층(121) 또는 2차원 재료층(123)의 어느 경우에도, 터널 저항이 높아져 버린다. 그 때문에, 반도체층(110) 및 금속층(130) 사이의 저항은 높아져 버린다.
즉, 반도체층(110) 및 금속층(130)의 접속 구조는, 반도체층(110) 및 금속층(130) 사이의 FLP의 해소에 수반하는 쇼트 키 저항의 저하와, 반도체층(110) 및 금속층(130)에 끼여지지되는 층의 막두께 증가에 의한 터널 저항의 증가를 밸런스시킴으로써, 저저항 상태로 할 수 있다.
도 3에 도시하는 그래프에서는, 반도체층(110) 및 금속층(130) 사이의 FLP의 해소에 수반하는 쇼트 키 저항의 저하를 「Sch」로 나타내고, 반도체층(110) 및 금속층(130)에 끼여지지된 절연층(121)의 막두께 증가에 수반하는 터널 저항의 증가를 「Tins」로 나타내고, 반도체층(110) 및 금속층(130)에 끼여지지된 2차원 재료층(123)의 막두께 증가에 수반하는 터널 저항의 증가를 「Ttmd」로 나타낸다.
도 3을 참조하면, 「Ttmd」는 「Tins」보다도 막두께 증가에 수반하는 저항의 증가가 완만하기 때문에 「Sch」와 「Ttmd」를 서로 더한 그래프(B)는 「Sch」와 「Tins」를 서로 더한 그래프(A)보다도 막두께의 증가에 수반하는 저항의 증가가 완만해진다. 따라서 2차원 재료층(123)은, 절연층(121)보다도, 반도체층(110) 및 금속층(130)의 사이에 개재한 때에 접속 구조가 저저항 상태가 되는 막두께 범위가 넓게 된다.
본 실시 형태에 관한 전기적 접속 구조(100)에서의 반도체층(110) 및 금속층(130) 사이의 저항 저감의 작용 메커니즘는, 도 3의 「C」로 도시하는 바와 같이, 반도체층(110) 및 금속층(130)의 사이에 2차원 재료층(123)만을 개재시킨 「B」와 마찬가지이다. 단, 2차원 재료층(123)과, 반도체층(110) 및 금속층(130)의 접합의 강도를 고려하면, 반도체층(110) 및 금속층(130)의 사이에 2차원 재료층(123)만을 형성하는 경우, 2차원 구조가 적절하게 형성되지 않아, 저항이 저감되지 않을 가능성이 있다. 본 실시 형태에 관한 전기적 접속 구조(100)에서는, 반도체층(110) 및 금속층(130)의 사이에 중간층(120)으로서 절연층(121) 및 2차원 재료층(123)을 마련함에 의해, 보다 안정하게 반도체층(110) 및 금속층(130) 사이의 저항을 저감하는 것이 가능해진다.
도 4에서는, 도 3의 그래프로 모식적으로 도시한 반도체층 및 금속층에 끼여지지되는 층의 막두께와, 접속 구조의 저항과의 관계를 실제로 시뮬레이션에 의해 확인한 결과를 도시한다. 도 4에서는, 금속-절연막-반도체를 접합한 접속 구조의 시뮬레이션 결과를 「A」로 나타내고, 금속-2차원 재료층(TMD)-반도체를 접합한 접속 구조의 시뮬레이션 결과를 「B」로 나타낸다. 또한, 도 4의 그래프의 횡축은, 절연막 또는 2차원 재료층의 막두께를 상대 눈금으로 나타내고 있고, 도 4의 그래프의 종축은, 저항률을 대수(對數) 표기의 상대 눈금으로 나타내고 있다.
도 4에서 도시하는 바와 같이, 시뮬레이션에 의해서도, 금속-2차원 재료층(TMD)-반도체를 접합한 접속 구조는, 금속-절연막-반도체를 접합한 접속 구조보다도, 절연막 또는 2차원 재료층의 막두께 증가에 수반하는 저항의 증가가 적은 것이 확인된다. 따라서 2차원 재료를 개재시킨 금속 및 반도체의 접속 구조는, 절연막을 개재시킨 금속 및 반도체의 접속 구조와 비교하여, 2차원 재료층의 막두께가 보다 두꺼운 경우라도, 저저항화 가능함을 알 수 있다.
<2. 제2의 실시 형태>
계속해서, 도 5∼도 9c를 참조하여, 본 개시의 제2의 실시 형태에 관한 반도체 장치에 관해 설명한다. 본 실시 형태에 관한 반도체 장치는, 제1의 실시 형태에서 설명한 반도체층(110) 및 금속층(130)의 전기적 접속 구조를 포함하는 각종 전계효과 트랜지스터(Field Effect Transistor : FET), 다이오드, 바이폴러 트랜지스터, 고체 촬상 장치, 기억 장치 또는 연산 장치 등의 여러가지의 반도체 장치이다.
예를 들면, 본 실시 형태에 관한 반도체 장치는, 제1의 실시 형태에서 설명한 전기적 접속 구조를 포함하는 플레이너(Planar)형 FET, Fin형 FET, 또는 GAA(Gate-All-Around)형 FET 등의 각종 트랜지스터, 정류 다이오드, 포토 다이오드 또는 발광 다이오드 등의 각종 다이오드, pnp형 또는 npn형의 바이폴러 트랜지스터, 또는 이미지 센서 등이라도 좋다.
이하에서는, 본 실시 형태에 관한 반도체 장치로서 플레이너형 FET를 예시하여, 제1의 구조례 및 제2의 구조례의 각각에 관해 설명한다.
(2. 1.제1의 구조례)
우선, 도 5를 참조하여, 제1의 구조례에 관한 반도체 장치에 관해 설명한다. 도 5는, 제1의 구조례에 관한 반도체 장치의 구성을 모식적으로 도시하는 종단면도이다.
도 5에 도시하는 바와 같이, 제1의 구조례에 관한 반도체 장치는, 반도체 기판(200)과, 게이트 절연막(231)과, 게이트 전극(230)과, 사이드 월(241)과, 소스 영역(210S)과, 드레인 영역(210D)과, 절연층(251)과, 2차원 재료층(253)과, 전극(260)과, 층간 절연막(243)을 구비한다. 여기서, 반도체 기판(200)에 형성된 소스 영역(210S) 또는 드레인 영역(210D)과, 절연층(251)과, 2차원 재료층(253)과, 전극(260)에 의해, 제1의 실시 형태에 관한 전기적 접속 구조(100)가 형성된다.
또한, 이하에서 설명하는 「제1 도전형」이란, 「p형」」또는 「n형」의 어느 일방을 나타내고, 「제2 도전형」이란, 「제1 도전형」과는 다른 「p형」」또는 「n형」의 어느 타방을 나타낸다. 즉, 「제1 도전형」이 「p형」인 경우, 「제2 도전형」은 「n형」이다. 「제1 도전형」이 「n형」인 경우, 「제2 도전형」은 「p형」이다.
반도체 기판(200)은, 원소 반도체 또는 화합물 반도체로 구성되는 기판이다. 반도체 기판(200)은, 예를 들면, Si 또는 Ge 등의 Ⅳ족 반도체로 구성되는 기판이라도 좋다. 또는, 반도체 기판(200)은, GaAs, GaN 또는 InP 등의 Ⅲ-V족 화합물, SiC 또는 SiGe 등의 Ⅳ족 화합물 반도체, 또는 ZnSe, CdS 또는 ZnO 등의 Ⅱ-Ⅵ족 반도체로 구성되는 기판이라도 좋다. 반도체 기판(200)은, 제1 도전형의 불순물(예를 들면, 붕소(B) 또는 알루미늄(Al) 등의 p형 불순물)이 도핑됨으로써, 활성화되어 있어도 좋다.
게이트 절연막(231)은, 반도체 기판(200)의 위에 절연성 재료로 마련된다. 게이트 절연막(231)은, 예를 들면, SiOx 또는 SiNx 등의 무기 절연 재료로 형성되어도 좋고, HfOx 등의 고유전체 재료로 형성되어도 좋다. 또한, 게이트 절연막(231)은, 단층막이라도 좋고, 복수의 재료로 이루어지는 적층막이라도 좋다.
게이트 전극(230)은, 게이트 절연막(231)의 위에 도전 재료로 마련된다. 게이트 전극(230)은, poly-Si로 형성되어도 좋고, W, Cu, Ti, Al, Pt 또는 Au 등의 금속재료, 또는 TiN 또는 TaN 등의 금속 화합물로 형성되어도 좋다.
사이드 월(241)은, 반도체 기판(200)의 표면부터 돌출하는 게이트 절연막(231) 및 게이트 전극(230)의 측면에 절연 재료로 형성되는 측벽이다. 구체적으로는, 사이드 월(241)은, 게이트 전극(230)이 형성된 반도체 기판(200)의 전면에 걸쳐서 절연막을 성막한 후, 수직 이방성을 갖는 에칭을 행함으로써 형성될 수 있다. 예를 들면, 사이드 월(241)은, SiOx 또는 SiNx 등의 무기 절연 재료로 형성되어도 좋다.
사이드 월(241)은, 제2 도전형의 불순물을 반도체 기판(200)에 도핑할 때에, 제2 도전형의 불순물을 차폐하는 마스크로서 기능한다. 사이드 월(241)을 이용함으로써, 소스 영역(210S) 및 드레인 영역(210D)을 자기(自己) 정합적으로 형성하는 것이 가능하다.
소스 영역(210S) 및 드레인 영역(210D)은, 제2 도전형으로 도핑된 영역이고, 게이트 전극(230)을 끼우고 대향하는 반도체 기판(200)의 양측에 마련된다. 소스 영역(210S) 및 드레인 영역(210D)은, 예를 들면, 반도체 기판(200)의 소정의 영역에, 제2 도전형의 불순물(예를 들면, 인(P), 비소(As) 등의 n형 불순물)을 도핑함으로써 형성할 수 있다.
또한, 소스 영역(210S) 및 드레인 영역(210D)과, 게이트 전극(230)이 마련된 영역과의 사이에는, 제2 도전형의 불순물이 저농도로 도입된 LDD(Ligtly Doped Drain)영역이 형성되어도 좋다.
층간 절연막(243)은, 게이트 전극(230)이 마련된 영역 이외의 영역을 매입하도록, 반도체 기판(200)의 위에 절연 재료로 마련된다. 층간 절연막(243)은, 게이트 전극(230) 및 전극(260)에 접속하는 배선과, 반도체 기판(200)을 전기적으로 절연함으로써, 반도체 장치에서의 입체적인 배선 접속을 가능하게 한다. 층간 절연막(243)은, 예를 들면, SiOx 또는 SiNx 등의 무기 절연 재료로 형성되어도 좋다.
절연층(251)은, 상술한 바와 같이, 절연성의 산화물 재료로 형성된다. 예를 들면, 절연층(251)은, 소스 영역(210S) 또는 드레인 영역(210D)과, 전극(260)을 전기적으로 접속하기 위해, 층간 절연막(243)에 마련된 개구의 내벽에 따라, 반도체 기판(200)의 위에 마련되어도 좋다.
2차원 재료층(253)은, 상술한 바와 같이, 2차원 재료로 형성된다. 예를 들면, 2차원 재료층(253)은, 소스 영역(210S) 또는 드레인 영역(210D)과, 전극(260)을 전기적으로 접속하기 위해 층간 절연막(243)에 마련된 개구의 내벽에 따라, 절연층(251)의 위에 마련되어도 좋다.
전극(260)은, 소스 영역(210S) 또는 드레인 영역(210D)으로부터 신호 또는 전류를 취출하기 위한 전극이다. 구체적으로는, 전극(260)은, 소스 영역(210S) 또는 드레인 영역(210D)을 노출시키기 위해, 층간 절연막(243)에 마련된 개구를 금속재료로 매입함으로써 형성되어도 좋다. 전극(260)은, 예를 들면, W, Cu, Ti, Al, Pt 또는 Au 등의 금속재료, 또는 TiN 또는 TaN 등의 금속 화합물로 형성되어도 좋다.
제1의 구조례에 관한 반도체 장치에서는, 반도체 기판(200)의 소스 영역(210S) 또는 드레인 영역(210D)과, 절연층(251)과, 2차원 재료층(253)과, 전극(260)의 적층 구조가, 제1의 실시 형태에 관한 전기적 접속 구조(100)로 형성될 수 있다.
계속해서, 도 6a∼도 6e를 참조하여, 제1의 구조례에 관한 반도체 장치의 제조 방법에 관해 설명한다. 도 6a∼도 6e는, 제1의 구조례에 관한 반도체 장치를 제조하는 각 공정을 설명하는 모식적인 종단면도이다.
우선, 도 6a에 도시하는 바와 같이, 공지의 방법을 이용하여 전계효과 트랜지스터가 형성되고, 층간 절연막(243)에 의한 매입이 행하여진다. 예를 들면, 제1 도전형으로 도핑된 반도체 기판(200)의 위에, 게이트 절연막(231) 및 게이트 전극(230)을 성막한 후, 사이드 월(241)이 형성된다. 그 후, 게이트 전극(230) 및 사이드 월(241)을 마스크로 하여, 제2 도전형의 불순물을 반도체 기판(200)에 도핑함으로써, 소스 영역(210S) 및 드레인 영역(210D)이 형성된다. 또한, 게이트 전극(230)이 마련된 영역 이외의 영역을 매입하도록, 소스 영역(210S) 및 드레인 영역(210D)의 위에 층간 절연막(243)이 형성된다.
계속해서, 도 6b에 도시하는 바와 같이, 소스 영역(210S) 및 드레인 영역(210D)을 노출시키도록, 층간 절연막(243)에 개구(245)가 형성된다. 구체적으로는, 패터닝 된 마스크를 이용하여 드라이 에칭을 행함으로써, 층간 절연막(243)의 일부에 개구(245)가 형성된다.
그 후, 도 6c에 도시하는 바와 같이, 개구(245)를 포함하는 층간 절연막(243), 및 게이트 전극(230)의 전면에 걸쳐서, 절연층(251) 및 2차원 재료층(253)이 차례로 성막된다. 구체적으로는, 원자 퇴적법(Atomic Layer Deposition : ALD)을 이용함으로써, 수㎚의 박막으로 절연층(251) 및 2차원 재료층(253)을 일양하게 형성할 수 있다. 단, 개구(245)의 저부에 노출한 소스 영역(210S) 및 드레인 영역(210D)에 균일한 박막을 형성 가능하면, 절연층(251) 및 2차원 재료층(253)은, 화학 기상 증착법(Chemical Vapor Deposition : CVD) 또는 물리 기상 증착법(Physical Vapor Deposition) 등을 이용하여 형성되어도 좋다.
다음에, 도 6d에 도시하는 바와 같이, 전극(260)이 형성된다. 구체적으로는, 층간 절연막(243)에 마련된 개구(245)를 매입하도록, 2차원 재료층(253)의 위에 금속재료가 성막됨으로써, 전극(260)이 형성된다.
그 후, 도 6e에 도시하는 바와 같이, CMP(Chemical Mechanical Polishing) 등을 이용하여, 반도체 장치의 표면의 평탄화가 행하여진다. 구체적으로는, CMP를 이용하여, 게이트 전극(230)이 노출할 때까지 전극(260), 2차원 재료층(253) 및 절연층(251)을 연마함으로써, 반도체 장치의 표면의 평탄화가 행하여진다.
이상의 공정에 의해, 본 실시 형태에 관한 반도체 장치를 제조할 수 있다. 또한, 도 6e의 후, 배선 공정이 행하여짐으로써, 게이트 전극(230) 및 전극(260)과, 각종 배선과의 전기적인 접속이 형성된다.
또한, 도 7a 및 도 7b를 참조하여, 제1의 구조례에 관한 반도체 장치의 변형례에 관해 설명한다. 도 7a는, 제1의 구조례에 관한 반도체 장치의 한 변형례를 도시하는 종단면도이고, 도 7b는, 제1의 구조례에 관한 반도체 장치의 다른 변형례를 도시하는 종단면도이다.
예를 들면, 도 7a에 도시하는 바와 같이, 반도체 장치에서, 소스 영역(210S) 및 드레인 영역(210D)의 표면에는, 라이즈드 소스 영역(211S) 및 라이즈드 드레인 영역(211D)이 형성되어도 좋다. 라이즈드 소스 영역(211S) 및 라이즈드 드레인 영역(211D)은, 예를 들면, 소스 영역(210S) 및 드레인 영역(210D)의 표면에서, Si 또는 SiGe 등의 반도체 재료를 에피택셜 성장시킴으로써 형성된다. 라이즈드 소스 영역(211S) 및 라이즈드 드레인 영역(211D)을 형성함에 의해, 도 7a에 도시하는 반도체 장치에서는, 게이트(gate) 길이의 미세화에 의한 단(短)채널 효과를 억제할 수 있다.
이와 같은 반도체 장치에서는, 라이즈드 소스 영역(211S) 또는 라이즈드 드레인 영역(211D)과, 절연층(251)과, 2차원 재료층(253)과, 전극(260)의 적층 구조가, 제1의 실시 형태에 관한 전기적 접속 구조(100)로 형성될 수 있다.
또는, 예를 들면, 도 7b에 도시하는 바와 같이, 반도체 장치에서, 소스 영역(210S) 및 드레인 영역(210D)에 대신하여, 반도체 기판(200)에는, 임베디드 소스 영역(213S) 및 임베디드 드레인 영역(213D)이 형성되어도 좋다. 임베디드 소스 영역(213S) 및 임베디드 드레인 영역(213D)은, 예를 들면, 반도체 기판(200)의 소스 영역(210S) 및 드레인 영역(210D)에 대응하는 영역을 에칭에 의해 제거한 후, 제거된 영역을 Si 또는 SiGe 등의 반도체 재료로 매입하고, 그 반도체 재료를 에피택셜 성장시킴으로써 형성된다. 임베디드 소스 영역(213S) 및 임베디드 드레인 영역(213D)을 형성함에 의해, 도 7b에 도시하는 반도체 장치에서는, 게이트(gate) 길이의 미세화에 의한 단채널 효과를 억제할 수 있다.
이와 같은 반도체 장치에서는, 임베디드 소스 영역(213S) 또는 임베디드 드레인 영역(213D)과, 절연층(251)과, 2차원 재료층(253)과, 전극(260)의 적층 구조가, 제1의 실시 형태에 관한 전기적 접속 구조(100)로 형성될 수 있다.
(2. 2. 제2의 구조례)
다음에, 도 8을 참조하여, 제2의 구조례에 관한 반도체 장치에 관해 설명한다. 도 8은, 제2의 구조례에 관한 반도체 장치의 구성을 모식적으로 도시하는 종단면도이다.
도 8에 도시하는 바와 같이, 제2의 구조례에 관한 반도체 장치는, 반도체 기판(200)과, 게이트 절연막(231)과, 게이트 전극(230)과, 사이드 월(241)과, 소스 영역(210S)과, 드레인 영역(210D)과, 절연층(251)과, 2차원 재료층(253)과, 전극(260)과, 층간 절연막(243)을 구비한다. 여기서, 반도체 기판(200)에 형성된 소스 영역(210S) 또는 드레인 영역(210D)과, 절연층(251)과, 2차원 재료층(253)과, 전극(260)에 의해, 제1의 실시 형태에 관한 전기적 접속 구조(100)가 형성된다.
제2의 구조례에 관한 반도체 장치는, 제1의 구조례에 관한 반도체 장치와 비교하여, 절연층(251) 및 2차원 재료층(253)이 형성되는 영역만이 다르고, 그 밖의 구성에 관해서는, 제1의 구조례와 실질적으로 마찬가지이다. 그 때문에, 여기서는, 절연층(251) 및 2차원 재료층(253)이 형성되는 영역에 관해 설명하고, 그 밖의 구성에 관한 설명은 생략한다.
도 8에 도시하는 바와 같이, 절연층(251) 및 2차원 재료층(253)은, 반도체 기판(200)의 소스 영역(210S) 및 드레인 영역(210D)의 위에 마련된다.
즉, 제2의 구조례에 관한 반도체 장치에서는, 절연층(251) 및 2차원 재료층(253)은, 미리 반도체 기판(200)의 위에 형성되어 있고, 절연층(251) 및 2차원 재료층(253)을 노출시키도록 개구(245)가 형성된 후, 개구(245)를 매입하도록 전극(260)이 형성된다. 한편, 제1의 구조례에 관한 반도체 장치에서는, 반도체 기판(200)을 노출시키도록 개구(245)가 형성된 후, 개구(245) 내부에 절연층(251) 및 2차원 재료층(253)이 형성되고, 개구를 매입하도록 전극(260)이 형성된다.
제2의 구조례에 관한 반도체 장치라도, 제1의 구조례에 관한 반도체 장치와 마찬가지로, 반도체 기판(200)의 소스 영역(210S) 또는 드레인 영역(210D)과, 절연층(251)과, 2차원 재료층(253)과, 전극(260)의 적층 구조가, 제1의 실시 형태에 관한 전기적 접속 구조(100)로 형성될 수 있다.
계속해서, 도 9a∼도 9c를 참조하여, 제2의 구조례에 관한 반도체 장치의 제조 방법에 관해 설명한다. 도 9a∼도 9c는, 제2의 구조례에 관한 반도체 장치를 제조하는 각 공정을 설명하는 모식적인 종단면도이다.
도 9a에 도시하는 바와 같이, 공지의 방법을 이용하여 전계효과 트랜지스터가 형성되고, 절연층(251) 및 2차원 재료층(253)의 성막이 행하여진다. 예를 들면, 제1 도전형으로 도핑된 반도체 기판(200)의 위에, 게이트 절연막(231) 및 게이트 전극(230)을 성막한 후, 사이드 월(241)이 형성된다. 그 후, 게이트 전극(230) 및 사이드 월(241)을 마스크로 하여, 제2 도전형의 불순물을 반도체 기판(200)에 도핑함으로써, 소스 영역(210S) 및 드레인 영역(210D)이 형성된다. 또한, ALD를 이용함으로써, 소스 영역(210S) 및 드레인 영역(210D)의 위에 절연층(251) 및 2차원 재료층(253)이 차례로 성막된다. 또한, 절연층(251) 및 2차원 재료층(253)은, CVD 또는 PVD 등을 이용하여 형성되어도 좋다.
계속해서, 도 9b에 도시하는 바와 같이, 소스 영역(210S) 및 드레인 영역(210D)상에 층간 절연막(243)이 성막된 후, 2차원 재료층(253)을 노출시키도록, 층간 절연막(243)에 개구(245)가 형성된다. 구체적으로는, 우선, 게이트 전극(230)이 마련된 영역 이외의 영역을 매입하도록, 2차원 재료층(253)의 위에 층간 절연막(243)이 형성된다. 그 후, 패터닝된 마스크를 이용하여 드라이 에칭을 행함으로써, 2차원 재료층(253)을 노출시키도록, 층간 절연막(243)의 일부에 개구(245)가 형성된다. 또한, 개구(245)의 형성에는, 이른바 셀프 얼라인 콘택트(Self Aligned Contact : SAC) 프로세스를 적용하여도 좋다.
그 후, 도 9c에 도시하는 바와 같이, 전극(260)이 형성된다. 구체적으로는, 층간 절연막(243)에 마련된 개구(245)를 매입하도록, 2차원 재료층(253)의 위에 금속재료가 성막됨으로써, 전극(260)이 형성된다. 그 후, CMP 등을 이용하여, 반도체 장치의 표면의 평탄화가 행하여진다. 구체적으로는, CMP를 이용하여, 게이트 전극(230)이 노출할 때까지 전극(260)을 연마함으로써, 반도체 장치의 표면의 평탄화가 행하여진다.
이상의 공정에 의해, 본 실시 형태에 관한 반도체 장치를 제조할 수 있다. 또한, 도 9c의 후, 배선 공정이 행하여짐으로써, 게이트 전극(230) 및 전극(260)과, 각종 배선과의 전기적인 접속이 형성된다.
제1의 구조례에 관한 반도체 장치에서는, 제2의 구조례와는 달리, 개구(245)를 형성할 때의 에칭에서, 에칭을 정밀하게 제어하지 않아도 좋고, 또한 2차원 재료층(253)에 데미지를 주는 일이 없다. 그 때문에, 제1의 구조례에 의하면, 에칭 선택비 등을 고려할 필요가 없기 때문에, 절연층(251), 2차원 재료층(253) 및 층간 절연막(243)의 재료 선택의 폭을 넓힐 수 있다.
한편, 제2의 구조례에 관한 반도체 장치에서는, 제1의 구조례와는 달리, 개구(245)의 저부에 절연층(251) 및 2차원 재료층(253)을 성막하지 않아도 좋다. 그 때문에, 제2의 구조례에 의하면, 애스펙트비가 높은 개구(245)의 내부에 박막을 성막할 필요가 없기 때문에, 전극(260)의 애스펙트비를 높게 하는 것이 가능하다.
<3. 적용례>
본 개시의 제2의 실시 형태에 관한 반도체 장치는, 여러가지의 전자 기기에 탑재되는 회로 내의 반도체 소자에 적용할 수 있다. 여기서, 도 10a∼도 10c를 참조하여, 본 실시 형태에 관한 반도체 장치가 적용될 수 있는 전자 기기의 예에 관해 설명한다. 도 10a∼도 10c는, 본 실시 형태에 관한 반도체 장치가 적용될 수 있는 전자 기기의 한 예를 도시하는 외관도이다.
예를 들면, 본 실시 형태에 관한 반도체 장치는, 스마트폰 등의 전자 기기에 탑재되는 회로 내의 반도체 소자에 적용할 수 있다. 구체적으로는, 도 10a에 도시하는 바와 같이, 스마트폰(900)은, 각종 정보를 표시하는 표시부(901)와, 유저에 의한 조작 입력을 접수하는 버튼 등으로 구성되는 조작부(903)를 구비한다. 여기서, 스마트폰(900)의 각종 동작을 제어하는 제어 회로 내의 반도체 소자에는, 본 실시 형태에 관한 반도체 장치가 적용되어도 좋다.
예를 들면, 본 실시 형태에 관한 반도체 장치는, 디지털 카메라 등의 전자 기기에 탑재되는 회로 내의 반도체 소자에 적용할 수 있다. 구체적으로는, 도 10b 및 도 10c에 도시하는 바와 같이, 디지털 카메라(910)는, 본체부(카메라 보디)(911)와, 교환식의 렌즈 유닛(913)과, 촬영시에 유저에 의해 파지되는 그립부(915)와, 각종 정보를 표시하는 모니터부(917)와, 촬영시에 유저에 의해 관찰되는 스루화(through畵) 를 표시하는 EVF(Electronic View Finder)(919)를 구비한다. 또한, 도 10b는, 디지털 카메라(910)를 전방(즉, 피사체측)에서 바라본 외관도이고, 도 10c는, 디지털 카메라(910)를 후방(즉, 촬영자측)에서 바라본 외관도이다. 여기서, 디지털 카메라(910)의 각종 동작을 제어하는 제어 회로 내의 반도체 소자에는, 본 실시 형태에 관한 반도체 장치가 적용되어도 좋다.
또한, 본 실시 형태에 관한 반도체 장치가 적용되는 전자 기기는, 상기 예시로 한정되지 않는다. 본 실시 형태에 관한 반도체 장치는, 모든 분야의 전자 기기에 탑재되는 회로 내의 반도체 소자에 적용하는 것이 가능하다. 이와 같은 전자 기기로서는, 예를 들면, 안경형 웨어러블 디바이스, HMD(Head Mounted Display), 텔레비전 장치, 전자 북, PDA(Personal Digital Assistant), 노트형 퍼스널 컴퓨터, 비디오 카메라 또는 게임기기 등을 예시할 수 있다.
이상, 첨부 도면을 참조하면서 본 개시의 알맞은 실시 형태에 관해 상세히 설명하였지만, 본 개시의 기술적 범위는 이러한 예로 한정되지 않는다. 본 개시의 기술 분야에서의 통상의 지식을 갖는 자라면, 특허청구의 범위에 기재된 기술적 사상의 범주 내에서, 각종의 변경례 또는 수정례에 상도할 수 있음은 분명하고, 이들에 대해서도, 당연히 본 개시의 기술적 범위에 속하는 것으로 이해된다.
또한, 본 명세서에 기재된 효과는, 어디까지나 설명적 또는 예시적인 것이고 한정적이 아니다. 즉, 본 개시에 관한 기술은, 상기한 효과와 함께, 또는 상기한 효과에 대신하여, 본 명세서의 기재로부터 당업자에게는 분명한 다른 효과를 이룰 수 있다.
또한, 이하와 같은 구성도 본 개시의 기술적 범위에 속한다.
(1)
반도체층과,
금속층과,
상기 반도체층측에 마련된 절연층, 및 상기 금속층측에 마련된 2차원 재료층을 포함하고, 상기 반도체층 및 상기 금속층에 끼여지지된 중간층을 구비하는 전기적 접속 구조.
(2)
상기 2차원 재료층은, 2차원 구조의 단위층이 적층된 층상구조를 갖는 2차원 재료로 형성되는, 상기 (1)에 기재된 전기적 접속 구조.
(3)
상기 2차원 재료층의 상기 단위층의 적층수는, 1층 이상 10층 이하인, 상기 (2)에 기재된 전기적 접속 구조.
(4)
상기 2차원 재료층의 막두께는, 0.5㎚ 이상 5.0㎚ 이하인, 상기 (1)∼(3)의 어느 한 항에 기재된 전기적 접속 구조.
(5)
상기 절연층의 막두께는, 0.1㎚ 이상 3.0㎚ 이하인, 상기 (1)∼(4)의 어느 한 항에 기재된 전기적 접속 구조.
(6)
상기 중간층의 총 막두께는, 0.6㎚ 이상 5.0㎚ 이하인, 상기 (1)∼(5)의 어느 한 항에 기재된 전기적 접속 구조.
(7)
상기 2차원 재료층은, 화학식 MX2로 표시되는 재료로 형성되고,
상기 M은, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Sn, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg 또는 Pb의 어느 하나이고,
상기 X는, S, Se 또는 Te의 어느 하나인, 상기 (1)∼(6)의 어느 한 항에 기재된 전기적 접속 구조.
(8)
상기 화학식 MX2로 표시되는 재료는, CrS2, CrSe2, CrTe2, HfS2, HfSe2, HfTe2, MoS2, MoSe2, MoTe2, NiS2, NiSe2, SnS2, SnSe2, TiS2, TiSe2, TiTe2, WS2, WSe2, ZrS2, ZrSe2 또는 ZrTe2의 어느 하나인, 상기 (7)에 기재된 전기적 접속 구조.
(9)
상기 절연층은, 산화물에 형성되는, 상기 (1)∼(8)의 어느 한 항에 기재된 전기적 접속 구조.
(10)
상기 산화물은, 천이금속 산화물인, 상기 (9)에 기재된 전기적 접속 구조.
(11)
반도체층 및 금속층을 전기적으로 접속하는 콘택트 구조를 구비하고,
상기 콘택트 구조는,
상기 반도체층측에 마련된 절연층, 및 상기 금속층측에 마련된 2차원 재료층을 포함하고, 상기 반도체층 및 상기 금속층에 끼여지지된 중간층을 포함하는, 반도체 장치.
(12)
반도체층 및 금속층을 전기적으로 접속하는 콘택트 구조를 구비하고,
상기 콘택트 구조는,
상기 반도체층측에 마련된 절연층, 및 상기 금속층측에 마련된 2차원 재료층을 포함하고, 상기 반도체층 및 상기 금속층에 끼여지지된 중간층을 포함하는, 전자 기기.
100 : 전기적 접속 구조
110 : 반도체층
120 : 중간층
121 : 절연층
123 : 2차원 재료층
130 : 금속층
200 : 반도체 기판
210D : 드레인 영역
210S : 소스 영역
211D : 라이즈드 드레인 영역
211S : 라이즈드 소스 영역
213D : 임베디드 드레인 영역
213S : 임베디드 소스 영역
230 : 게이트 전극
231 : 게이트 절연막
241 : 사이드 월
243 : 층간 절연막
251 : 절연층
253 : 2차원 재료층
260 : 전극

Claims (20)

  1. 반도체층과 금속층을 서로 전기적으로 결합시키도록 구성된 중간층을 포함하고,
    상기 중간층은 절연층과 2차원 재료층을 포함하고,
    상기 2차원 재료층은 상기 금속층과 상기 절연층 사이에 있고,
    상기 절연층은 상기 반도체층과 상기 2차원 재료층 사이에 있고,
    상기 중간층의 총 막두께는 0.6nm 이상 5.0nm 이하인 것을 특징으로 하는 전기적 접속 구조.
  2. 제1항에 있어서,
    상기 반도체층은 III-V족 화합물 반도체층인 것을 특징으로 하는 전기적 접속 구조.
  3. 제1항에 있어서,
    상기 반도체층은 IV족 화합물 반도체층인 것을 특징으로 하는 전기적 접속 구조.
  4. 제1항에 있어서,
    상기 반도체층은 II-VI족 화합물 반도체층인 것을 특징으로 하는 전기적 접속 구조.
  5. 제1항에 있어서,
    상기 반도체층 내에 도전형의 불순물이 있는 것을 특징으로 하는 전기적 접속 구조.
  6. 제1항에 있어서,
    상기 중간층은 상기 금속층과 상기 반도체층 사이의 접촉저항을 감소시키도록 구성되는 것을 특징으로 하는 전기적 접속 구조.
  7. 제1항에 있어서,
    상기 금속층과 상기 절연층이 2차원 재료층과 물리적으로 접촉하는 것을 특징으로 하는 전기적 접속 구조.
  8. 제1항에 있어서,
    상기 반도체층과 상기 2차원 재료층이 상기 절연층과 물리적으로 접촉하는 것을 특징으로 하는 전기적 접속 구조.
  9. 제1항에 있어서,
    상기 2차원 재료층은 화학식 MX2로 표시되는 재료를 포함하는 것을 특징으로 하는 전기적 접속 구조.
  10. 제9항에 있어서,
    상기 M은, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Sn, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg 및 Pb로 이루어진 군으로 형성되는 것을 특징으로 하는 전기적 접속 구조.
  11. 제9항에 있어서,
    상기 X는 S, Se, 및 Te로 이루어진 군으로 형성되는 것을 특징으로 하는 전기적 접속 구조.
  12. 제9항에 있어서,
    상기 화학식 MX2로 표시되는 상기 재료는, CrS2, CrSe2, CrTe2, HfS2, HfSe2, HfTe2, MoS2, MoSe2, MoTe2, NiS2, NiSe2, SnS2, SnSe2, TiS2, TiSe2, TiTe2, WS2, WSe2, ZrS2, ZrSe2 또는 ZrTe2의 어느 하나인 것을 특징으로 하는 전기적 접속 구조.
  13. 제1항에 있어서,
    상기 2차원 재료층의 막두께는, 0.5㎚ 이상 5.0㎚ 이하인 것을 특징으로 하는 전기적 접속 구조.
  14. 제13항에 있어서,
    상기 2차원 재료층은 각각 2차원 구조를 갖는 단위층이 적층된 적층 구조를 갖는 2차원 재료를 포함하는 것을 특징으로 하는 전기적 접속 구조.
  15. 제14항에 있어서,
    상기 단위층의 적층수는 1 이상 10 이하인 것을 특징으로 하는 전기적 접속 구조.
  16. 제1항에 있어서,
    상기 절연층은 산화물을 포함하는 것을 특징으로 하는 전기적 접속 구조.
  17. 제16항에 있어서,
    상기 산화물은 천이금속 산화물인 것을 특징으로 하는 전기적 접속 구조.
  18. 제1항에 있어서,
    상기 절연층의 막두께는 0.1nm 이상 3.0nm 이하인 것을 특징으로 하는 전기적 접속 구조.
  19. 제1항에 기재된 전기적 접속 구조를 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 기재된 반도체 장치를 포함하는 것을 특징으로 하는 전자 장치.
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