WO2019031067A1 - 電気的接続構造、半導体装置及び電子機器 - Google Patents

電気的接続構造、半導体装置及び電子機器 Download PDF

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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Definitions

  • the present disclosure relates to an electrical connection structure, a semiconductor device, and an electronic device.
  • MIS metal-insulator-semiconductor
  • Two-dimensional materials such as graphene have attracted attention in recent years, as described in Patent Document 1 below.
  • Two-dimensional materials are attracting attention as next-generation materials that can cause breakthroughs in semiconductor devices because they have a layered structure in which unit layers of a two-dimensional structure are stacked and have specific properties by the layered structure.
  • connection structure of metal and semiconductor a lower resistance and stable connection structure has been required.
  • Such a connection structure may be realized by applying the knowledge of next-generation materials obtained in recent years.
  • the present disclosure proposes a new and improved electrical connection structure, a semiconductor device and an electronic device having the connection structure, which can stably form a low resistance connection structure between metal and semiconductor. Do.
  • a semiconductor layer, a metal layer, an insulating layer provided on the side of the semiconductor layer, and a two-dimensional material layer provided on the side of the metal layer are sandwiched by the semiconductor layer and the metal layer.
  • An electrical connection structure is provided.
  • a contact structure for electrically connecting a semiconductor layer and a metal layer includes an insulating layer provided on the semiconductor layer side and a contact structure provided on the metal layer side.
  • a semiconductor device is provided that includes a dimensional material layer and includes an intermediate layer sandwiched between the semiconductor layer and the metal layer.
  • the semiconductor device includes a contact structure for electrically connecting a semiconductor layer and a metal layer, the contact structure including an insulating layer provided on the semiconductor layer side and a two-dimensional material layer provided on the metal layer side.
  • An electronic device is provided that includes a layer and an intermediate layer sandwiched between the metal layers.
  • the film thickness range of the intermediate layer that can lower the contact resistance between the metal and the semiconductor can be expanded to a thicker film side. Therefore, according to the present disclosure, it is possible to further increase the process margin when forming the intermediate layer.
  • FIG. 3 is an explanatory view showing the relationship between the film thickness of a layer sandwiched between a semiconductor layer and a metal layer and the resistance of the connection structure in the electrical connection structure shown in FIGS. 1 to 2B. It is a graph which shows the result of having actually confirmed by simulation the relationship between the film thickness of the layer clamped by the semiconductor layer and the metal layer which were typically shown by the graph of FIG. 3, and the resistance of connection structure.
  • FIG. 16 is a schematic vertical cross-sectional view illustrating one process of manufacturing the semiconductor device according to the same structural example.
  • FIG. 16 is a schematic vertical cross-sectional view illustrating one process of manufacturing the semiconductor device according to the same structural example.
  • FIG. 16 is a schematic vertical cross-sectional view illustrating one process of manufacturing the semiconductor device according to the same structural example.
  • FIG. 16 is a schematic vertical cross-sectional view illustrating one process of manufacturing the semiconductor device according to the same structural example.
  • FIG. 16 is a schematic vertical cross-sectional view illustrating one process of manufacturing the semiconductor device according to the same structural example.
  • FIG. 16 is a schematic vertical cross-sectional view illustrating one process of manufacturing the semiconductor device according to the same structural example.
  • FIG. 18 is a longitudinal cross-sectional view showing a modified example of the semiconductor device according to the same structural example. It is a longitudinal cross-sectional view which shows the other modification of the semiconductor device which concerns on the example of the structure. It is a longitudinal cross-sectional view which shows typically the 2nd structural example of the semiconductor device concerning a 2nd embodiment of this indication.
  • FIG. 16 is a schematic vertical cross-sectional view illustrating one process of manufacturing the semiconductor device according to the same structural example.
  • FIG. 16 is a schematic vertical cross-sectional view illustrating one process of manufacturing the semiconductor device according to the same structural example.
  • FIG. 16 is a schematic vertical cross-sectional view illustrating one process of manufacturing the semiconductor device according to the same structural example.
  • FIG. 18 is an external view showing another example of an electronic device to which the semiconductor device according to the embodiment can be applied.
  • FIG. 18 is an external view showing another example of an electronic device to which the semiconductor device according to the embodiment can be applied.
  • FIG. 1 is a schematic cross-sectional view for explaining the configuration of the electrical connection structure according to the first embodiment of the present disclosure.
  • the electrical connection structure 100 electrically connects the semiconductor layer 110 and the metal layer 130 via the intermediate layer 120 including the insulating layer 121 and the two-dimensional material layer 123. It is a connection structure to connect.
  • the semiconductor layer 110 is a functional layer that realizes functions such as amplification, rectification, switching, light emission, or photoelectric conversion in a semiconductor device, for example.
  • the semiconductor layer 110 may be formed of either an elemental semiconductor that becomes a semiconductor alone or a compound semiconductor that becomes a semiconductor by bonding a plurality of atoms by ionic bonding.
  • conductive impurities may be introduced into the semiconductor layer 110.
  • p-type impurities such as boron (B) or aluminum (Al)
  • n-type impurities such as phosphorus (P) or arsenic (As) may be introduced into the semiconductor layer 110.
  • the concentration of the conductive impurity may be either high concentration or low concentration.
  • group IV semiconductors such as Si or Ge
  • compound semiconductors include III-V compounds such as GaAs, GaN or InP, IV group compound semiconductors such as SiC or SiGe, or II-VI semiconductors such as ZnSe, CdS or ZnO.
  • the metal layer 130 functions as, for example, a wiring or an electrode that transmits an electric current or a signal in a semiconductor device.
  • the metal layer 130 may be formed of, for example, a single metal material, or may be formed in a laminated structure of a plurality of metal materials.
  • metal materials such as W, Cu, Ti, Al, Pt, or Au, or metal compounds, such as TiN or TaN, can be used, for example.
  • the electrical connection structure 100 forms an appropriate connection structure with reduced resistance between the semiconductor layer 110 formed of different materials and the metal layer 130. According to the present embodiment, it is possible to electrically connect the semiconductor layer 110 formed of any semiconductor material and the metal layer 130 formed of any metal material with low resistance.
  • the intermediate layer 120 is a layer of an extremely thin film sandwiched between the semiconductor layer 110 and the metal layer 130.
  • the electron wave function of the metal layer 130 exudes to the semiconductor layer 110 at the bonding interface between the semiconductor layer 110 and the metal layer 130, thereby causing Fermi level pinning ( A phenomenon occurs in which the apparent work function of a metal material called Fermi Level Pinning (FLP) increases. Therefore, when the semiconductor layer 110 and the metal layer 130 are directly bonded, the resistance between the semiconductor layer 110 and the metal layer 130 is increased by the Schottky barrier.
  • FLP Fermi Level Pinning
  • the electrical connection structure 100 by providing the intermediate layer 120 between the semiconductor layer 110 and the metal layer 130, the occurrence of FLP is suppressed and the resistance between the semiconductor layer 110 and the metal layer 130 is reduced. can do.
  • the intermediate layer 120 is configured to include the insulating layer 121 provided on the semiconductor layer 110 side and the two-dimensional material layer 123 provided on the metal layer 130 side.
  • the intermediate layer 120 may be formed by sequentially laminating the insulating layer 121 and the two-dimensional material layer 123 from the semiconductor layer 110 side toward the metal layer 130 side. According to such a configuration, in the electrical connection structure 100 according to the present embodiment, the resistance between the semiconductor layer 110 and the metal layer 130 is obtained even when the film thickness of the intermediate layer 120 formed of an extremely thin film varies. Can be stably reduced.
  • the insulating layer 121 is provided on the side in contact with the semiconductor layer 110, and the two-dimensional material layer 123 is provided on the side in contact with the metal layer 130.
  • the insulating layer 121 is provided on the semiconductor layer 110, and the two-dimensional material layer 123 is provided on the insulating layer 121.
  • the metal layer 130 is provided on the two-dimensional material layer 123.
  • the insulating layer 121 is provided to enhance the bonding between the semiconductor layer 110 and the two-dimensional material layer 123.
  • the two-dimensional material constituting the two-dimensional material layer 123 is more likely to be bonded to the insulator than to the semiconductor. Therefore, the two-dimensional material layer 123 can be more easily formed on the insulating layer 121 than on the semiconductor layer 110.
  • the insulating layer 121 may be provided between the two-dimensional material layer 123 and the metal layer 130. In such a case, the insulating layer 121 can strengthen the bond between the two-dimensional material layer 123 and the metal layer 130.
  • the insulating layer 121 may be formed of an insulating oxide material.
  • the insulating layer 121 may be formed of an oxide of a transition metal, a base metal or a semimetal, or a mixture thereof.
  • the transition metal oxides for example, can be exemplified such as TiO 2, HfO 2, ZrO 2 , Sc 2 O 3, Y 2 O 3, La 2 O 3 or Ta 2 O 5.
  • the base metal oxide or semi-metal oxide for example, Al 2 O 3, Ga 2 O 3, etc. SiO 2, GeO 2 can be exemplified.
  • As an oxide of the mixture of a transition metal, a base metal, or a metalloid, HfSiO etc. can be illustrated, for example.
  • the insulating layer 121 When the insulating layer 121 is formed of a transition metal oxide, the insulating layer 121 can further increase the tunnel current and reduce resistance because the transition metal oxide has a relatively small band gap size. . In addition, since the transition metal oxide is thermally stable even in contact with the semiconductor layer 110, the insulating layer 121 can further stabilize the connection structure of the semiconductor layer 110 and the metal layer 130.
  • the film thickness of the insulating layer 121 may be, for example, 0.1 nm or more and 3.0 nm or less. When the film thickness of the insulating layer 121 is less than 0.1 nm, it becomes difficult to form the insulating layer 121 as a film form. In addition, when the film thickness of the insulating layer 121 is more than 3.0 nm, when the entire film thickness of the intermediate layer 120 is increased, the tunnel resistance is increased and the resistance between the semiconductor layer 110 and the metal layer 130 is increased. . In order to more stably reduce the resistance of the electrical connection structure 100, the thickness of the insulating layer 121 may be, for example, 0.5 nm or more and 1.0 nm or less.
  • the two-dimensional material layer 123 is formed of a two-dimensional material having a layered structure in which unit layers of a two-dimensional structure are stacked.
  • the two-dimensional material has a characteristic that the size of the band gap decreases with the increase of the unit layers to be stacked (that is, the increase of the film thickness).
  • the intermediate layer 120 can mitigate the increase in tunnel resistance accompanying the increase in film thickness. Therefore, by including the two-dimensional material layer 123, the intermediate layer 120 can expand the upper limit of the film thickness range that achieves the low resistance state between the semiconductor layer 110 and the metal layer 130.
  • the two-dimensional material forming the two-dimensional material layer 123 is a material having a layered structure in which unit layers of a two-dimensional structure are stacked.
  • Specific examples of the two-dimensional material forming the two-dimensional material layer 123 include a single atom layered material or a compound similar to the single atom layered material, a transition metal dichalcogenide, and the like.
  • a single atom layered material or a compound similar to the single atom layered material is, for example, graphene, Black Phosphorus, silicene or hexagonal boron nitride (hBN). These substances or compounds have a structure in which monolayers of a two-dimensional crystal structure consisting of covalent bonds are stacked and connected to each other by van der Waals force.
  • Transition metal dichalcogenides are, specifically, a material expressed by the chemical formula MX 2.
  • M is Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Sn, Hf, Ta, W, Re, Os, It is a transition metal element such as Ir, Pt, Au, Hg or Pb, and X is a chalcogenide element such as S, Se or Te.
  • two-dimensional material that form a two-dimensional material layer 123, CrS 2, CrSe 2, CrTe 2, HfS 2, HfSe 2, HfTe 2, MoS 2, MoSe 2, MoTe 2, NiS 2, NiSe 2 , SnS 2 , SnSe 2 , TiS 2 , TiSe 2 , TiTe 2 , TiTe 2 , WS 2 , WSe 2 , ZrS 2 , ZrSe 2 or ZrTe 2 .
  • the transition metal dichalcogenide is formed using atomic layer deposition (ALD), chemical vapor deposition (CVD), physical vapor deposition (PVD), or the like. It is possible to form the connection structure of the semiconductor layer 110 and the metal layer 130 more easily.
  • ALD atomic layer deposition
  • CVD chemical vapor deposition
  • PVD physical vapor deposition
  • the two-dimensional material layer 123 is formed of transition metal dichalcogenide, by considering the characteristics of the material forming the semiconductor layer 110 and the metal layer 130, a more appropriate electrical connection structure is formed, It is possible to select the material of the two-dimensional material layer 123.
  • the conduction band of the transition metal dichalcogenide represented by the chemical formula MX 2 shifts to a shallower energy region. Therefore, when the Fermi level of the material forming the semiconductor layer 110 and the metal layer 130 is deep (for example, when the metal material is Pt, Ni, Au, etc.), the transition metal die forming the two-dimensional material layer 123
  • the two-dimensional material has the property that the size of the band gap decreases as the number of stacked unit layers increases.
  • the number of stacked unit layers of the two-dimensional material layer 123 is more than 10, the entire film thickness of the intermediate layer 120 is increased, thereby increasing the tunnel resistance beyond the reduction of the resistance due to the reduction of the band gap.
  • the resistance between the semiconductor layer 110 and the metal layer 130 is increased. Therefore, the upper limit of the number of stacked unit layers of the two-dimensional material layer 123 may be 10 and the range of the number of stacked unit layers of the two-dimensional material layer 123 may be 1 or more and 10 or less.
  • the unit layer of the two-dimensional material layer 123 represents one repeating cycle of atoms forming a two-dimensional structure of the two-dimensional material.
  • the film thickness of the two-dimensional material layer 123 may be 0.5 nm or more and 5.0 nm or less. If the film thickness of the two-dimensional material layer 123 is less than 0.5 nm, the two-dimensional material layer 123 may be excessively thin, so that a unit layer of the two-dimensional material layer 123 may not be formed. In addition, when the film thickness of the two-dimensional material layer 123 is more than 5.0 nm, when the entire film thickness of the intermediate layer 120 is increased, the tunnel resistance is increased and the resistance between the semiconductor layer 110 and the metal layer 130 is increased. there is a possibility.
  • the total film thickness of the intermediate layer 120 may be 0.6 nm or more and 5.0 nm or less. If the film thickness of the intermediate layer 120 is less than 0.6 nm, the electron wave function of the metal layer 130 may not prevent the electron wave function from leaking out to the semiconductor layer 110 side, and the FLP may not be able to be solved. In addition, when the film thickness of the intermediate layer 120 is more than 5.0 nm, the entire film thickness of the intermediate layer 120 is increased, so that the tunnel resistance may be increased and the resistance between the semiconductor layer 110 and the metal layer 130 may be increased. There is.
  • the intermediate layer 120 sandwiched between the semiconductor layer 110 and the metal layer 130 can maintain the low resistance state without increasing the tunnel resistance even with a thicker film thickness. it can. Therefore, the electrical connection structure 100 can prevent the resistance state from being changed due to the film thickness variation of the intermediate layer 120, and can increase the process margin when forming the intermediate layer 120.
  • the process margin at the time of forming the intermediate layer 120 can be further increased.
  • the margin of the film thickness of the intermediate layer 120 is expanded by about 40% to 100%. Is possible.
  • the semiconductor layer 110 and the metal layer 130 can be electrically connected more stably.
  • FIG. 2A is a longitudinal sectional view schematically showing an electrical connection structure in which the semiconductor layer 110 and the metal layer 130 are connected only through the insulating layer
  • FIG. 2B is a two-dimensional material of the semiconductor layer 110 and the metal layer 130. It is a longitudinal cross-sectional view which shows typically the electrical connection structure connected only via a layer.
  • the electrical connection structure 101 is a so-called MIS contact structure in which only the insulating layer 121 is sandwiched between the semiconductor layer 110 and the metal layer 130.
  • the semiconductor layer 110 and the metal layer 130 are substantially the same as the electrical connection structure 100 shown in FIG. 1, and thus the description thereof is omitted here.
  • the insulating layer 121 may be formed of an oxide of a transition metal, a base metal or a semimetal, or a mixture thereof.
  • the transition metal oxides for example, can be exemplified such as TiO 2, HfO 2, ZrO 2 , Sc 2 O 3, Y 2 O 3, La 2 O 3 or Ta 2 O 5.
  • the base metal oxide or semi-metal oxide for example, Al 2 O 3, Ga 2 O 3, etc. SiO 2, GeO 2 can be exemplified.
  • As an oxide of the mixture of a transition metal, a base metal, or a metalloid, HfSiO etc. can be illustrated, for example.
  • the electrical connection structure 102 is a contact structure in which only the two-dimensional material layer 123 is sandwiched between the semiconductor layer 110 and the metal layer 130.
  • the semiconductor layer 110 and the metal layer 130 are substantially the same as the electrical connection structure 100 shown in FIG. 1, and thus the description thereof is omitted here.
  • the two-dimensional material layer 123 is formed of a two-dimensional material having a layered structure in which unit layers of a two-dimensional structure are stacked.
  • the two-dimensional material forming the two-dimensional material layer 123 is a material having a layered structure in which unit layers of a two-dimensional structure are stacked.
  • the two-dimensional material forming the two-dimensional material layer 123 may be a single atom layered material, a compound similar to the single atom layered material, a transition metal dichalcogenide, or the like.
  • Transition metal dichalcogenides are, specifically, a material expressed by the chemical formula MX 2.
  • M is Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Sn, Hf, Ta, W, Re, Os, It is a transition metal element such as Ir, Pt, Au, Hg or Pb, and X is a chalcogenide element such as S, Se or Te.
  • two-dimensional material that form a two-dimensional material layer 123, CrS 2, CrSe 2, CrTe 2, HfS 2, HfSe 2, HfTe 2, MoS 2, MoSe 2, MoTe 2, NiS 2, NiSe 2 , SnS 2 , SnSe 2 , TiS 2 , TiSe 2 , TiTe 2 , TiTe 2 , WS 2 , WSe 2 , ZrS 2 , ZrSe 2 or ZrTe 2 .
  • FIG. 3 is an explanatory view showing the relationship between the film thickness of the layer sandwiched between the semiconductor layer and the metal layer and the resistance of the connection structure in the electrical connection structure shown in FIGS. 1 to 2B.
  • FIG. 3 a schematic view of an energy diagram of the electrical connection structure 101 using only the insulating layer 121 is shown as “A”, and a schematic view of the energy diagram of the electrical connection structure 102 using only the two-dimensional material layer 123 is shown. It shows as “B” and the schematic diagram of the energy diagram of the electrical connection structure 100 which concerns on this embodiment is shown as "C.”
  • the semiconductor layer 110 and the metal layer have the film thickness shown in (1). Because 130 is directly bonded, FLP occurs at the bonding interface between the semiconductor layer 110 and the metal layer 130. Therefore, at the film thickness shown in (1), the resistance between the semiconductor layer 110 and the metal layer 130 is increased by the Schottky barrier.
  • the film thickness of the layer interposed between the semiconductor layer 110 and the metal layer 130 is a film thickness suitable for solving the FLP at the bonding interface of the semiconductor layer 110 and the metal layer 130. . Therefore, since the wave function of the electrons leaked out of the metal layer 130 does not reach the semiconductor layer 110, FLP does not occur. In addition, since the film thickness of the layer sandwiched between the semiconductor layer 110 and the metal layer 130 is sufficiently thin, the tunnel distance between the semiconductor layer 110 and the metal layer 130 can be short and a tunnel current can flow. Thereby, the resistance between the semiconductor layer 110 and the metal layer 130 may be reduced.
  • the film thickness of the layer interposed between the semiconductor layer 110 and the metal layer 130 is a film suitable for solving the FLP at the bonding interface between the semiconductor layer 110 and the metal layer 130. It is thick. Therefore, since the wave function of the electrons leaked out of the metal layer 130 does not reach the semiconductor layer 110, FLP does not occur.
  • the layer sandwiched between the semiconductor layer 110 and the metal layer 130 is the insulating layer 121 (in the case of “A”), the tunnel distance becomes longer as the film thickness of the insulating layer 121 increases, and the tunnel resistance becomes higher. As a result, the resistance between the semiconductor layer 110 and the metal layer 130 becomes high.
  • the two-dimensional material layer 123 when the two-dimensional material layer 123 is included in the layer sandwiched between the semiconductor layer 110 and the metal layer 130 (in the case of “B” or “C”), the two-dimensional material layer 123 The band gap of the dimensional material layer 123 is reduced, and the tunnel barrier of the two dimensional material layer 123 is lowered.
  • the probability that electrons tunnel through an extremely thin film such as the two-dimensional material layer 123 is exponentially proportional to the product of the tunnel distance and the height of the tunnel barrier. Therefore, when the two-dimensional material layer 123 is used (in the case of “B” or “C”), the tunnel accompanying the increase in the film thickness as compared with the case where only the insulating layer 121 is used (in the case of “A”). Since the increase in resistance is moderate, the increase in resistance between the semiconductor layer 110 and the metal layer 130 can be suppressed.
  • the tunnel barrier may be formed by an increase in film thickness as compared with the case where only the insulating layer 121 is provided between the semiconductor layer 110 and the metal layer 130.
  • a tunnel current can flow between the semiconductor layer 110 and the metal layer 130 even with a thicker film thickness.
  • the film thickness of the layer interposed between the semiconductor layer 110 and the metal layer 130 is sufficiently large, and the tunnel distance becomes long. Therefore, either of the insulating layer 121 or the two-dimensional material layer 123 Even in the case, the tunnel resistance will be high. Therefore, the resistance between the semiconductor layer 110 and the metal layer 130 is increased.
  • a decrease in Schottky resistance accompanying the elimination of FLP between the semiconductor layer 110 and the metal layer 130, and a film of a layer sandwiched between the semiconductor layer 110 and the metal layer 130 A low resistance state can be achieved by balancing the increase in tunnel resistance due to the increase in thickness.
  • the decrease in Schottky resistance due to the elimination of FLP between the semiconductor layer 110 and the metal layer 130 is indicated by “Sch”
  • An increase in tunnel resistance with an increase in thickness is indicated by “Tins”
  • an increase in tunnel resistance with an increase in film thickness of the two-dimensional material layer 123 sandwiched between the semiconductor layer 110 and the metal layer 130 is indicated by “Ttmd”.
  • the action mechanism of the resistance reduction between the semiconductor layer 110 and the metal layer 130 in the electrical connection structure 100 according to the present embodiment is between the semiconductor layer 110 and the metal layer 130 as indicated by “C” in FIG. 3. This is the same as “B” in which only the two-dimensional material layer 123 is interposed. However, when only the two-dimensional material layer 123 is formed between the semiconductor layer 110 and the metal layer 130, the two-dimensional structure can be obtained in consideration of the strength of bonding between the two-dimensional material layer 123 and the semiconductor layer 110 and the metal layer 130. May not be properly formed and the resistance may not be reduced.
  • the semiconductor layer 110 and the metal layer can be more stably. It is possible to reduce the resistance between 130.
  • FIG. 4 shows the result of actually confirming the relationship between the film thickness of the layer sandwiched between the semiconductor layer and the metal layer schematically shown in the graph of FIG. 3 and the resistance of the connection structure by simulation.
  • the simulation result of the metal-insulator-semiconductor junction structure is indicated by “A”
  • the simulation result of the metal-two-dimensional material layer (TMD) -semiconductor junction is indicated by “B”.
  • the horizontal axis of the graph in FIG. 4 indicates the thickness of the insulating film or the two-dimensional material layer on a relative scale
  • the vertical axis of the graph in FIG. 4 indicates the resistivity on a relative scale in logarithmic notation .
  • connection structure in which the metal-two-dimensional material layer (TMD) -semiconductor is joined also by the simulation is an insulating film or a two-dimensional material layer than the connection structure in which the metal-insulating film-semiconductor is joined. It is confirmed that the increase in the resistance accompanying the increase in the film thickness is small. Therefore, the connection structure of a metal and a semiconductor in which a two-dimensional material is interposed has a larger thickness of the two-dimensional material layer than the connection structure of a metal and a semiconductor in which an insulating film is interposed, It can be seen that the resistance can be reduced.
  • the semiconductor device according to the present embodiment includes various field effect transistors (FETs) including the electrical connection structure of the semiconductor layer 110 and the metal layer 130 described in the first embodiment, a diode, a bipolar transistor, and solid-state imaging. It is various semiconductor devices, such as a device, a storage device, or an arithmetic device.
  • FETs field effect transistors
  • the semiconductor device includes various types of planar type FET, Fin type FET, or GAA (Gate-All-Around) type FET including the electrical connection structure described in the first embodiment. It may be a transistor, a rectifying diode, various diodes such as a photodiode or a light emitting diode, a pnp type or npn type bipolar transistor, an image sensor, or the like.
  • FIG. 5 is a longitudinal sectional view schematically showing the configuration of the semiconductor device according to the first structural example.
  • a layer 251, a two-dimensional material layer 253, an electrode 260, and an interlayer insulating film 243 are provided.
  • the electrical connection structure 100 according to the first embodiment is formed by the source region 210S or the drain region 210D formed in the semiconductor substrate 200, the insulating layer 251, the two-dimensional material layer 253, and the electrode 260. Be done.
  • the “first conductivity type” described below represents either “p-type” or “n-type”, and the “second conductivity type” is different from the “first conductivity type”. It represents either p-type or n-type. That is, when the “first conductivity type” is “p-type”, the “second conductivity type” is "n-type”. When the “first conductivity type” is “n-type”, the “second conductivity type” is “p-type”.
  • the semiconductor substrate 200 is a substrate composed of an elemental semiconductor or a compound semiconductor.
  • the semiconductor substrate 200 may be, for example, a substrate composed of a group IV semiconductor such as Si or Ge.
  • the semiconductor substrate 200 is a substrate composed of a group III-V compound such as GaAs, GaN or InP, a group IV compound semiconductor such as SiC or SiGe, or a group II-VI semiconductor such as ZnSe, CdS or ZnO. May be
  • the semiconductor substrate 200 may be activated by doping a first conductive type impurity (for example, a p-type impurity such as boron (B) or aluminum (Al)).
  • a first conductive type impurity for example, a p-type impurity such as boron (B) or aluminum (Al)
  • the gate insulating film 231 is provided on the semiconductor substrate 200 with an insulating material.
  • the gate insulating film 231, for example, may be formed of an inorganic insulating material such as SiO x or SiN x, or may be formed of a high dielectric material such as HfO x. Further, the gate insulating film 231 may be a single layer film or a laminated film formed of a plurality of materials.
  • the gate electrode 230 is provided on the gate insulating film 231 using a conductive material.
  • the gate electrode 230 may be formed of poly-Si, or may be formed of a metal material such as W, Cu, Ti, Al, Pt or Au, or a metal compound such as TiN or TaN.
  • the sidewalls 241 are sidewalls formed of an insulating material on the side surfaces of the gate insulating film 231 and the gate electrode 230 protruding from the surface of the semiconductor substrate 200.
  • the sidewall 241 can be formed by forming an insulating film over the entire surface of the semiconductor substrate 200 on which the gate electrode 230 is formed, and then performing etching with vertical anisotropy.
  • the sidewalls 241 may be formed of an inorganic insulating material such as SiO x or SiN x .
  • the side wall 241 functions as a mask for shielding the impurity of the second conductivity type when the impurity of the second conductivity type is doped to the semiconductor substrate 200.
  • the source region 210S and the drain region 210D can be formed in a self-aligned manner.
  • the source region 210S and the drain region 210D are regions doped with the second conductivity type, and are provided on both sides of the semiconductor substrate 200 facing each other with the gate electrode 230 interposed therebetween.
  • the source region 210S and the drain region 210D are formed, for example, by doping a predetermined region of the semiconductor substrate 200 with an impurity of the second conductivity type (for example, an n-type impurity such as phosphorus (P) or arsenic (As)). can do.
  • an impurity of the second conductivity type for example, an n-type impurity such as phosphorus (P) or arsenic (As)
  • LDD Ligtly Doped Drain
  • the interlayer insulating film 243 is provided with an insulating material on the semiconductor substrate 200 so as to embed a region other than the region where the gate electrode 230 is provided.
  • the interlayer insulating film 243 electrically insulates the semiconductor substrate 200 from the wiring connected to the gate electrode 230 and the electrode 260, thereby enabling three-dimensional wiring connection in the semiconductor device.
  • the interlayer insulating film 243 may be formed of, for example, an inorganic insulating material such as SiO x or SiN x .
  • the insulating layer 251 is formed of an insulating oxide material as described above.
  • the insulating layer 251 is provided over the semiconductor substrate 200 along the inner wall of the opening provided in the interlayer insulating film 243 in order to electrically connect the source region 210S or the drain region 210D and the electrode 260. It may be done.
  • the two-dimensional material layer 253 is formed of a two-dimensional material as described above.
  • the two-dimensional material layer 253 is formed on the insulating layer 251 along the inner wall of the opening provided in the interlayer insulating film 243 to electrically connect the source region 210S or the drain region 210D and the electrode 260. It may be provided.
  • the electrode 260 is an electrode for extracting a signal or current from the source region 210S or the drain region 210D.
  • the electrode 260 may be formed by filling the opening provided in the interlayer insulating film 243 with a metal material in order to expose the source region 210S or the drain region 210D.
  • the electrode 260 may be formed of, for example, a metal material such as W, Cu, Ti, Al, Pt or Au, or a metal compound such as TiN or TaN.
  • the laminated structure of the source region 210S or the drain region 210D of the semiconductor substrate 200, the insulating layer 251, the two-dimensional material layer 253, and the electrode 260 is the first embodiment.
  • Such an electrical connection structure 100 can be formed.
  • FIGS. 6A to 6E are schematic vertical cross-sectional views for explaining the steps of manufacturing the semiconductor device according to the first structural example.
  • a field effect transistor is formed using a known method, and filling with an interlayer insulating film 243 is performed.
  • the sidewall 241 is formed.
  • impurities of the second conductivity type are doped into the semiconductor substrate 200, whereby the source region 210S and the drain region 210D are formed.
  • the interlayer insulating film 243 is formed on the source region 210S and the drain region 210D so as to fill the region other than the region where the gate electrode 230 is provided.
  • an opening 245 is formed in the interlayer insulating film 243 so as to expose the source region 210S and the drain region 210D.
  • the opening 245 is formed in part of the interlayer insulating film 243 by performing dry etching using the patterned mask.
  • the insulating layer 251 and the two-dimensional material layer 253 are sequentially formed over the entire surface of the interlayer insulating film 243 including the opening 245 and the gate electrode 230.
  • ALD atomic layer deposition
  • the insulating layer 251 and the two-dimensional material layer 253 can be uniformly formed with a thin film of several nm.
  • CVD chemical vapor deposition
  • they may be formed using a physical vapor deposition method or the like.
  • an electrode 260 is formed. Specifically, a metal material is deposited on the two-dimensional material layer 253 so as to fill the opening 245 provided in the interlayer insulating film 243, whereby the electrode 260 is formed.
  • planarization of the surface of the semiconductor device is performed using CMP (Chemical Mechanical Polishing) or the like. Specifically, the surface of the semiconductor device is planarized by polishing the electrode 260, the two-dimensional material layer 253, and the insulating layer 251 until the gate electrode 230 is exposed using CMP.
  • CMP Chemical Mechanical Polishing
  • the semiconductor device according to the present embodiment can be manufactured by the above steps. Note that, after the wiring step is performed after FIG. 6E, electrical connection between the gate electrode 230 and the electrode 260 and various wirings is formed.
  • FIG. 7A is a longitudinal sectional view showing a modified example of the semiconductor device according to the first structural example
  • FIG. 7B is a longitudinal sectional view showing another modified example of the semiconductor device according to the first structural example. .
  • a raised source region 211S and a raised drain region 211D may be formed on the surfaces of the source region 210S and the drain region 210D.
  • the raised source region 211S and the raised drain region 211D are formed, for example, by epitaxially growing a semiconductor material such as Si or SiGe on the surfaces of the source region 210S and the drain region 210D.
  • the stacked structure of the raised source region 211S or the raised drain region 211D, the insulating layer 251, the two-dimensional material layer 253, and the electrode 260 is the electrical connection according to the first embodiment. It may be formed in structure 100.
  • the embedded source region 213S and the embedded drain region 213D may be formed in the semiconductor substrate 200 instead of the source region 210S and the drain region 210D.
  • the embedded source region 213S and the embedded drain region 213D are embedded with a semiconductor material such as Si or SiGe. And the semiconductor material is epitaxially grown.
  • the electrical connection structure 100 has a stacked structure of the embedded source region 213S or the embedded drain region 213D, the insulating layer 251, the two-dimensional material layer 253, and the electrode 260. Can be formed by
  • FIG. 8 is a longitudinal sectional view schematically showing the configuration of a semiconductor device according to a second structural example.
  • the semiconductor device includes a semiconductor substrate 200, a gate insulating film 231, a gate electrode 230, sidewalls 241, a source region 210S, a drain region 210D, and insulation.
  • a layer 251, a two-dimensional material layer 253, an electrode 260, and an interlayer insulating film 243 are provided.
  • the electrical connection structure 100 according to the first embodiment is formed by the source region 210S or the drain region 210D formed in the semiconductor substrate 200, the insulating layer 251, the two-dimensional material layer 253, and the electrode 260. Be done.
  • the semiconductor device according to the second structural example is different from the semiconductor device according to the first structural example only in the region where the insulating layer 251 and the two-dimensional material layer 253 are formed, and the other configurations are the same. It is substantially the same as the structural example of 1. Therefore, here, the region where the insulating layer 251 and the two-dimensional material layer 253 are formed will be described, and the description of the other components will be omitted.
  • the insulating layer 251 and the two-dimensional material layer 253 are provided on the source region 210S and the drain region 210D of the semiconductor substrate 200.
  • the insulating layer 251 and the two-dimensional material layer 253 are formed in advance on the semiconductor substrate 200, and the insulating layer 251 and the two-dimensional material layer 253 are exposed.
  • the electrode 260 is formed to fill the opening 245.
  • the semiconductor device according to the first structural example after the opening 245 is formed to expose the semiconductor substrate 200, the insulating layer 251 and the two-dimensional material layer 253 are formed inside the opening 245 to fill the opening.
  • the electrode 260 is formed on the
  • the source region 210S or the drain region 210D of the semiconductor substrate 200, the insulating layer 251, the two-dimensional material layer 253, and the electrode A laminated structure with 260 may be formed in the electrical connection structure 100 according to the first embodiment.
  • FIGS. 9A to 9C are schematic vertical cross-sectional views for explaining the respective steps of manufacturing the semiconductor device according to the second structural example.
  • a field effect transistor is formed using a well-known method, and film-forming of the insulating layer 251 and the two-dimensional material layer 253 is performed.
  • the sidewall 241 is formed.
  • impurities of the second conductivity type are doped into the semiconductor substrate 200, whereby the source region 210S and the drain region 210D are formed.
  • the insulating layer 251 and the two-dimensional material layer 253 are sequentially formed over the source region 210S and the drain region 210D.
  • the insulating layer 251 and the two-dimensional material layer 253 may be formed using CVD, PVD, or the like.
  • an opening 245 is formed in the interlayer insulating film 243 so as to expose the two-dimensional material layer 253.
  • the interlayer insulating film 243 is formed on the two-dimensional material layer 253 so as to fill the region other than the region where the gate electrode 230 is provided.
  • dry etching is performed using the patterned mask, whereby an opening 245 is formed in part of the interlayer insulating film 243 so as to expose the two-dimensional material layer 253.
  • a so-called self aligned contact (SAC) process may be applied to the formation of the opening 245.
  • an electrode 260 is formed. Specifically, a metal material is deposited on the two-dimensional material layer 253 so as to fill the opening 245 provided in the interlayer insulating film 243, whereby the electrode 260 is formed. Thereafter, the surface of the semiconductor device is planarized using CMP or the like. Specifically, the surface of the semiconductor device is planarized by polishing the electrode 260 until the gate electrode 230 is exposed using CMP.
  • the semiconductor device according to the present embodiment can be manufactured by the above steps. Note that after the wiring step is performed after FIG. 9C, electrical connection between the gate electrode 230 and the electrode 260 and various wirings is formed.
  • the etching for forming the opening 245 in the semiconductor device according to the first structural example, unlike the second structural example, in the etching for forming the opening 245, the etching does not have to be precisely controlled, and the two-dimensional material layer 253 is damaged. I have not. Therefore, according to the first structure example, since it is not necessary to consider the etching selectivity and the like, the range of material selection of the insulating layer 251, the two-dimensional material layer 253, and the interlayer insulating film 243 can be expanded.
  • the insulating layer 251 and the two-dimensional material layer 253 may not be formed at the bottom of the opening 245. Therefore, according to the second structural example, since it is not necessary to form a thin film inside the opening 245 having a high aspect ratio, the aspect ratio of the electrode 260 can be increased.
  • the semiconductor device according to the second embodiment of the present disclosure can be applied to semiconductor elements in a circuit mounted in various electronic devices.
  • examples of electronic devices to which the semiconductor device according to the present embodiment can be applied will be described with reference to FIGS. 10A to 10C.
  • 10A to 10C are external views showing an example of an electronic device to which the semiconductor device according to the present embodiment can be applied.
  • the semiconductor device according to the present embodiment can be applied to a semiconductor element in a circuit mounted on an electronic device such as a smartphone.
  • the smartphone 900 includes a display unit 901 for displaying various information, and an operation unit 903 configured of a button or the like for receiving an operation input by the user.
  • the semiconductor device according to the present embodiment may be applied to the semiconductor element in the control circuit that controls various operations of the smartphone 900.
  • the semiconductor device according to this embodiment can be applied to a semiconductor element in a circuit mounted in an electronic device such as a digital camera.
  • the digital camera 910 includes a main body (camera body) 911, an interchangeable lens unit 913, a grip 915 gripped by the user at the time of photographing, A monitor unit 917 for displaying information and an EVF (Electronic View Finder) 919 for displaying a through image observed by the user at the time of shooting are provided.
  • 10B is an external view of the digital camera 910 as viewed from the front (ie, the object side)
  • FIG. 10C is an external view of the digital camera 910 as viewed from the rear (ie, the photographer side).
  • the semiconductor device according to the present embodiment may be applied to the semiconductor element in the control circuit that controls various operations of the digital camera 910.
  • the electronic device to which the semiconductor device according to the present embodiment is applied is not limited to the above example.
  • the semiconductor device according to the present embodiment can be applied to a semiconductor element in a circuit mounted in an electronic device of any field.
  • an electronic device for example, a glasses-type wearable device, an HMD (Head Mounted Display), a television device, an electronic book, a PDA (Personal Digital Assistant), a notebook personal computer, a video camera, a game device, etc. are illustrated. be able to.
  • the two-dimensional material layer is formed of a material represented by the chemical formula MX 2, Said M is Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Sn, Hf, Ta, W, Re, Os, Ir, Either Pt, Au, Hg or Pb,
  • MX is Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Sn, Hf, Ta, W, Re, Os, Ir, Either Pt, Au, Hg or Pb.
  • the material represented by the chemical formula MX 2 is CrS 2 , CrSe 2 , CrTe 2 , HfS 2 , HfSe 2 , HfTe 2 , HfTe 2 , MoS 2 , MoSe 2 , MoTe 2 , NiS 2 , NiSe 2 , SnS 2 , SnSe 2 ,
  • the electrical connection structure according to (7) which is any of TiS 2 , TiSe 2 , TiTe 2 , WS 2 , WSe 2 , ZrS 2 , ZrSe 2 or ZrTe 2 .
  • a contact structure for electrically connecting the semiconductor layer and the metal layer is A semiconductor device comprising: an insulating layer provided on the side of the semiconductor layer; and a two-dimensional material layer provided on the side of the metal layer, and an intermediate layer interposed between the semiconductor layer and the metal layer.
  • a contact structure for electrically connecting the semiconductor layer and the metal layer; The contact structure is An electronic device, comprising: an insulating layer provided on the side of the semiconductor layer; and a two-dimensional material layer provided on the side of the metal layer, and an intermediate layer interposed between the semiconductor layer and the metal layer.

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Abstract

【課題】金属及び半導体の間の低抵抗の電気的接続を安定して形成する。 【解決手段】半導体層と、金属層と、前記半導体層側に設けられた絶縁層、及び前記金属層側に設けられた二次元材料層を含み、前記半導体層及び前記金属層に挟持される中間層と、を備える、電気的接続構造。

Description

電気的接続構造、半導体装置及び電子機器
　本開示は、電気的接続構造、半導体装置及び電子機器に関する。
　近年、固体撮像装置及び集積回路などの半導体装置の微細化が進んでいる。このため、電極又は配線などの金属と、ウェルなどの半導体とを電気的に接続するコンタクト構造についても接続面積の縮小が進んでいる。
　そこで、金属及び半導体などの異種の材料間の接触抵抗を低減するために、例えば、金属－絶縁膜－半導体（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＩＳ）コンタクト技術が提案されている。ＭＩＳコンタクト技術では、金属及び半導体の間に極薄膜の絶縁膜を設けることで、金属及び半導体の直接接合で生じるショットキー抵抗を低減することができる。
　一方で、下記の特許文献１に記載されるように、近年、グラフェンなどの二次元材料が注目されている。二次元材料は、二次元構造の単位層が積層された層状構造を有し、該層状構造によって特異的な性質を有するため、半導体装置に対するブレイクスルーを起こし得る次世代材料として注目されている。
特開２０１５－９０９８４号公報
　ここで、上述したＭＩＳコンタクト技術では、金属及び半導体の間の絶縁膜の膜厚が過度に厚い場合、トンネル抵抗によって電流損失が発生してしまう。また、金属及び半導体の間の絶縁膜の膜厚が過度に薄い場合、ショットキー抵抗の低減効果を得ることができなくなる。すなわち、上述したＭＩＳコンタクト技術では、絶縁膜の膜厚ばらつきによる抵抗ばらつきが大きいため、金属及び半導体の接触抵抗を安定して低減することが困難であった。
　そこで、金属及び半導体の接続構造において、より低抵抗かつ安定した接続構造が求められていた。このような接続構造は、近年得られた次世代材料の知見を適用することで、実現することができる可能性がある。
　よって、本開示では、金属及び半導体の間の低抵抗な接続構造を安定して形成することが可能な、新規かつ改良された電気的接続構造、該接続構造を有する半導体装置及び電子機器を提案する。
　本開示によれば、半導体層と、金属層と、前記半導体層側に設けられた絶縁層、及び前記金属層側に設けられた二次元材料層を含み、前記半導体層及び前記金属層に挟持される中間層と、を備える、電気的接続構造が提供される。
　また、本開示によれば、半導体層及び金属層を電気的に接続するコンタクト構造を備え、前記コンタクト構造は、前記半導体層側に設けられた絶縁層、及び前記金属層側に設けられた二次元材料層を含み、前記半導体層及び前記金属層に挟持される中間層を含む、半導体装置が提供される。
　半導体層及び金属層を電気的に接続するコンタクト構造を備え、前記コンタクト構造は、前記半導体層側に設けられた絶縁層、及び前記金属層側に設けられた二次元材料層を含み、前記半導体層及び前記金属層に挟持される中間層を含む、電子機器が提供される。
　本開示によれば、金属及び半導体の間の接触抵抗を低くすることができる中間層の膜厚範囲をより厚膜側に拡大することができる。したがって、本開示によれば、中間層を成膜する際のプロセスマージンをより大きくすることが可能である。
　以上説明したように本開示によれば、金属及び半導体の間の低抵抗な接続構造を安定して形成することが可能である。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の第１の実施形態に係る電気的接続構造の構成を説明する模式的な断面図である。 絶縁層のみを介した電気的接続構造を模式的に示す縦断面図である。 二次元材料層のみを介した電気的接続構造を模式的に示す縦断面図である。 図１～図２Ｂで示す電気的接続構造において、半導体層及び金属層に挟持される層の膜厚と、接続構造の抵抗との関係を示した説明図である。 図３のグラフで模式的に示した半導体層及び金属層に挟持される層の膜厚と、接続構造の抵抗との関係を実際にシミュレーションによって確認した結果を示すグラフ図である。 本開示の第２の実施形態の半導体装置の第１の構造例を模式的に示す縦断面図である。 同構造例に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同構造例に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同構造例に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同構造例に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同構造例に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同構造例に係る半導体装置の一変形例を示す縦断面図である。 同構造例に係る半導体装置の他の変形例を示す縦断面図である。 本開示の第２の実施形態に係る半導体装置の第２の構造例を模式的に示す縦断面図である。 同構造例に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同構造例に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同構造例に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 本開示の第２の実施形態に係る半導体装置が適用され得る電子機器の一例を示す外観図である。 同実施形態に係る半導体装置が適用され得る電子機器の他の例を示す外観図である。 同実施形態に係る半導体装置が適用され得る電子機器の他の例を示す外観図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板又は層が積層される方向を上方向と表すことがある。
　なお、説明は以下の順序で行うものとする。
　１．第１の実施形態
　　１．１．本実施形態の構成
　　１．２．本実施形態の作用機序
　２．第２の実施形態
　　２．１．第１の構造例
　　２．２．第２の構造例
　３．適用例
　＜１．第１の実施形態＞
　（１．１．本実施形態の構成）
　まず、図１を参照して、本開示の第１の実施形態に係る電気的接続構造の構成について説明する。図１は、本開示の第１の実施形態に係る電気的接続構造の構成を説明する模式的な断面図である。
　図１に示すように、本実施形態に係る電気的接続構造１００は、半導体層１１０と、金属層１３０とを、絶縁層１２１及び二次元材料層１２３を含む中間層１２０を介して電気的に接続する接続構造である。
　半導体層１１０は、例えば、半導体装置において、増幅、整流、スイッチング、発光又は光電変換などの機能を実現する機能層である。半導体層１１０は、単体で半導体となる元素半導体、又は複数の原子がイオン結合により結合することで半導体となる化合物半導体のいずれかで形成されてもよい。また、半導体層１１０には、導電型不純物が導入されていてもよい。例えば、半導体層１１０には、ホウ素（Ｂ）若しくはアルミニウム（Ａｌ）などのｐ型不純物、又はリン（Ｐ）若しくはヒ素（Ａｓ）などのｎ型不純物が導入されていてもよい。なお、半導体層１１０に導電型不純物が導入される場合、導電型不純物の濃度は、高濃度又は低濃度のいずれであってもよい。
　元素半導体としては、例えば、Ｓｉ又はＧｅなどのＩＶ族半導体を例示することができる。化合物半導体としては、例えば、ＧａＡｓ、ＧａＮ若しくはＩｎＰなどのＩＩＩ－Ｖ族化合物、ＳｉＣ若しくはＳｉＧｅなどのＩＶ族化合物半導体、又はＺｎＳｅ、ＣｄＳ若しくはＺｎＯなどのＩＩ－ＶＩ族半導体を例示することができる。
　金属層１３０は、例えば、半導体装置において、電流又は信号を伝達する配線又は電極として機能する。金属層１３０は、例えば、単一の金属材料で形成されてもよく、複数の金属材料による積層構造にて形成されてもよい。金属層１３０を構成する金属材料としては、例えば、Ｗ、Ｃｕ、Ｔｉ、Ａｌ、Ｐｔ若しくはＡｕなどの金属材料、又はＴｉＮ若しくはＴａＮなどの金属化合物を用いることができる。
　本実施形態に係る電気的接続構造１００は、異種の材料で形成された半導体層１１０と、金属層１３０との間で、抵抗が低減された適切な接続構造を形成するものである。本実施形態によれば、任意の半導体材料で形成された半導体層１１０と、任意の金属材料で形成された金属層１３０とを低抵抗で電気的に接続することが可能である。
　中間層１２０は、半導体層１１０及び金属層１３０に挟持された極薄膜の層である。
　ここで、半導体層１１０及び金属層１３０を直接接合した場合、半導体層１１０及び金属層１３０の接合界面では、金属層１３０の電子の波動関数が半導体層１１０に染み出すことで、フェルミレベルピニング（Ｆｅｒｍｉ　Ｌｅｖｅｌ　Ｐｉｎｎｉｎｇ：ＦＬＰ）と呼ばれる金属材料の見かけの仕事関数が増大する現象が生じる。このため、半導体層１１０及び金属層１３０を直接接合させた場合、ショットキー障壁によって、半導体層１１０及び金属層１３０の間の抵抗が高くなってしまう。
　本実施形態に係る電気的接続構造１００では、半導体層１１０及び金属層１３０の間に中間層１２０を設けることによって、ＦＬＰの発生を抑制し、半導体層１１０及び金属層１３０の間の抵抗を低減することができる。
　本実施形態では、中間層１２０は、半導体層１１０側に設けられた絶縁層１２１と、金属層１３０側に設けられた二次元材料層１２３とを含んで構成される。具体的には、中間層１２０は、半導体層１１０側から金属層１３０側に向かって、絶縁層１２１及び二次元材料層１２３を順に積層することで形成されてもよい。このような構成によれば、本実施形態に係る電気的接続構造１００では、極薄膜にて形成される中間層１２０の膜厚がばらついた場合でも、半導体層１１０及び金属層１３０の間の抵抗を安定して低減することが可能である。
　中間層１２０のうち、絶縁層１２１は半導体層１１０と接する側に設けられ、二次元材料層１２３は金属層１３０と接する側に設けられる。具体的には、絶縁層１２１は、半導体層１１０の上に設けられ、二次元材料層１２３は、絶縁層１２１の上に設けられる。さらに、二次元材料層１２３の上に金属層１３０が設けられる。
　絶縁層１２１は、半導体層１１０と二次元材料層１２３との接合を高めるために設けられる。二次元材料層１２３を構成する二次元材料は、半導体よりも絶縁体との方が結合しやすい。そのため、二次元材料層１２３は、半導体層１１０の上よりも、絶縁層１２１の上の方がより容易に形成され得る。
　なお、絶縁層１２１は、二次元材料層１２３と、金属層１３０との間に設けられもよい。このような場合、絶縁層１２１は、二次元材料層１２３と、金属層１３０との接合を強めることができる。
　絶縁層１２１は、絶縁性の酸化物材料で形成されてもよい。例えば、絶縁層１２１は、遷移金属、卑金属若しくは半金属又はこれらの混合物の酸化物で形成されてもよい。遷移金属酸化物としては、例えば、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３又はＴａ２Ｏ５などを例示することができる。卑金属酸化物又は半金属酸化物としては、例えば、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＳｉＯ２、ＧｅＯ２などを例示することができる。遷移金属、卑金属又は半金属の混合物の酸化物としては、例えば、ＨｆＳｉＯなどを例示することができる。
　絶縁層１２１を遷移金属酸化物で形成した場合、遷移金属酸化物は、バンドギャップの大きさが比較的小さいため、絶縁層１２１は、トンネル電流をさらに増加させ、より抵抗を低減することができる。また、遷移金属酸化物は、半導体層１１０と接しても熱的に安定であるため、絶縁層１２１は、半導体層１１０及び金属層１３０の接続構造をより安定化させることができる。
　絶縁層１２１の膜厚は、例えば、０．１ｎｍ以上３．０ｎｍ以下であってもよい。絶縁層１２１の膜厚が０．１ｎｍ未満の場合、絶縁層１２１を膜形態として形成することが困難となる。また、絶縁層１２１の膜厚が３．０ｎｍ超の場合、中間層１２０の全体膜厚が厚くなることでトンネル抵抗が高くなり、半導体層１１０及び金属層１３０の間の抵抗が高くなってしまう。電気的接続構造１００をより安定して低抵抗化するためには、絶縁層１２１の膜厚は、例えば、０．５ｎｍ以上１．０ｎｍ以下としてもよい。
　二次元材料層１２３は、二次元構造の単位層が積層された層状構造を有する二次元材料にて形成される。二次元材料は、積層される単位層の増加（すなわち、膜厚の増加）に伴って、バンドギャップの大きさが小さくなるという特性を有する。このような特性を有する二次元材料で形成された二次元材料層１２３を含むことにより、中間層１２０は、膜厚の増加に伴うトンネル抵抗の増加を緩和することができる。したがって、二次元材料層１２３を含むことによって、中間層１２０は、半導体層１１０及び金属層１３０との間の低抵抗状態を実現する膜厚範囲の上限を拡大することができる。
　二次元材料層１２３を形成する二次元材料は、二次元構造の単位層が積層された層状構造を有する材料である。二次元材料層１２３を形成する二次元材料は、具体的には、単原子層状物質若しくは該単原子層状物質に類似する化合物、又は遷移金属ダイカルコゲナイドなどを例示することができる。
　単原子層状物質、若しくは該単原子層状物質に類似する化合物は、例えば、グラフェン、黒リン（Ｂｌａｃｋ　Ｐｈｏｓｐｈｏｒｕｓ）、シリセン（Ｓｉｌｉｃｅｎｅ）又は六方晶窒化ホウ素（ｈＢＮ）などである。これらの物質又は化合物では、共有結合からなる二次元結晶構造の単層が互いにファンデルワールス力にて積層結合した構造を有する。
　遷移金属ダイカルコゲナイドは、具体的には、化学式ＭＸ２で表される材料である。ここで、Ｍは、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ又はＰｂなどの遷移金属元素であり、Ｘは、Ｓ、Ｓｅ又はＴｅなどのカルコゲナイド元素である。より具体的には、二次元材料層１２３を形成する二次元材料は、ＣｒＳ２、ＣｒＳｅ２、ＣｒＴｅ２、ＨｆＳ２、ＨｆＳｅ２、ＨｆＴｅ２、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＮｉＳ２、ＮｉＳｅ２、ＳｎＳ２、ＳｎＳｅ２、ＴｉＳ２、ＴｉＳｅ２、ＴｉＴｅ２、ＷＳ２、ＷＳｅ２、ＺｒＳ２、ＺｒＳｅ２又はＺｒＴｅ２のいずれかであってもよい。
　二次元材料層１２３が上記の遷移金属ダイカルコゲナイドで形成される場合、遷移金属ダイカルコゲナイドは、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）又はＰＶＤ（Ｐｈｉｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等を用いて成膜することが可能であるため、半導体層１１０及び金属層１３０の接続構造をより容易に形成することができる。
　また、二次元材料層１２３が遷移金属ダイカルコゲナイドで形成される場合、半導体層１１０及び金属層１３０を形成する材料の特性を考慮することで、より適切な電気的接続構造を形成するように、二次元材料層１２３の材料を選択することが可能である。
　例えば、ＸがＳ、Ｓｅ、Ｔｅの順で変化するに伴い、化学式ＭＸ２で表される遷移金属ダイカルコゲナイドのコンダクションバンド（ｃｏｎｄｕｃｔｉｏｎ　ｂａｎｄ）は、より浅いエネルギー領域にシフトする。したがって、半導体層１１０及び金属層１３０を形成する材料のフェルミ準位が深い場合（例えば、金属材料としては、Ｐｔ、Ｎｉ、Ａｕ等である場合）、二次元材料層１２３を形成する遷移金属ダイカルコゲナイドは、ＭＳ２（すなわち、Ｘ＝Ｓ）で表される材料を用いてもよい。このような場合、半導体層１１０及び金属層１３０を形成する材料のフェルミ準位と、二次元材料層１２３を形成する遷移金属ダイカルコゲナイドのコンダクションバンドが存在するエネルギー領域の準位とをより近づけることができる。
　上述したように、二次元材料は、積層される単位層の増加に伴って、バンドギャップの大きさが小さくなる特性を有する。しかしながら、二次元材料層１２３の単位層の積層数が１０層超である場合、中間層１２０の全体膜厚が厚くなることで、バンドギャップの縮小による抵抗の低減を超えてトンネル抵抗が高くなり、半導体層１１０及び金属層１３０の間の抵抗が高くなってしまう。したがって、二次元材料層１２３の単位層の積層数の上限は１０層とし、二次元材料層１２３の単位層の積層数の範囲は、１層以上１０層以下としてもよい。なお、二次元材料層１２３の単位層とは、二次元材料の二次元構造を形成する原子の１繰り返しサイクルを表す。
　また、二次元材料層１２３の膜厚は、０．５ｎｍ以上５．０ｎｍ以下であってもよい。二次元材料層１２３の膜厚が０．５ｎｍ未満の場合、二次元材料層１２３が過度に薄膜となるため、二次元材料層１２３の単位層が形成されない可能性がある。また、二次元材料層１２３の膜厚が５．０ｎｍ超の場合、中間層１２０の全体膜厚が厚くなることでトンネル抵抗が高くなり、半導体層１１０及び金属層１３０の間の抵抗が高くなる可能性がある。
　さらに、中間層１２０の総膜厚は、０．６ｎｍ以上５．０ｎｍ以下であってもよい。中間層１２０の膜厚が０．６ｎｍ未満の場合、金属層１３０の電子の波動関数が半導体層１１０側に染み出すことを防げず、ＦＬＰを解くことができない可能性がある。また、中間層１２０の膜厚が５．０ｎｍ超の場合、中間層１２０の全体膜厚が厚くなることでトンネル抵抗が高くなり、半導体層１１０及び金属層１３０の間の抵抗が高くなる可能性がある。
　このような構成によれば、本実施形態に係る電気的接続構造１００では、半導体層１１０及び金属層１３０という異種の材料を、より低抵抗で電気的に接続することが可能である。
　また、本実施形態に係る電気的接続構造１００では、半導体層１１０及び金属層１３０に挟持される中間層１２０は、より厚い膜厚でもトンネル抵抗を増加させずに低抵抗状態を維持することができる。したがって、電気的接続構造１００は、中間層１２０の膜厚ばらつきによって抵抗状態が変化してしまうことを防止することができると共に、中間層１２０を形成する際のプロセスマージンを増加させることができる。
　具体的には、中間層１２０の最適膜厚の範囲を１ｎｍ～２ｎｍ程度拡大することができるため、中間層１２０を形成する際のプロセスマージンをより大きくすることができる。例えば、上述したように、中間層１２０の膜厚が０．６ｎｍ～５．０ｎｍである場合、本実施形態によれば、中間層１２０の膜厚のマージンを４０％～１００％程度拡大することが可能である。
　よって、本実施形態に係る電気的接続構造１００によれば、半導体層１１０及び金属層１３０をより安定して電気的に接続することができる。
　（１．２．本実施形態の作用機序）
　続いて、半導体層１１０及び金属層１３０を低抵抗で電気的に接続可能とする作用機序について、他の構造例に係る接続構造を参照して説明する。
　図２Ａは、半導体層１１０及び金属層１３０を絶縁層のみを介して接続する電気的接続構造を模式的に示す縦断面図であり、図２Ｂは、半導体層１１０及び金属層１３０を二次元材料層のみを介して接続する電気的接続構造を模式的に示す縦断面図である。
　まず、図２Ａに示すように、電気的接続構造１０１は、半導体層１１０及び金属層１３０の間に絶縁層１２１のみを挟持させた、いわゆるＭＩＳコンタクト構造である。
　半導体層１１０及び金属層１３０については、図１で示した電気的接続構造１００と実質的に同様であるため、ここでの説明は省略する。
　絶縁層１２１は、遷移金属、卑金属若しくは半金属又はこれらの混合物の酸化物で形成されてもよい。遷移金属酸化物としては、例えば、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３又はＴａ２Ｏ５などを例示することができる。卑金属酸化物又は半金属酸化物としては、例えば、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＳｉＯ２、ＧｅＯ２などを例示することができる。遷移金属、卑金属又は半金属の混合物の酸化物としては、例えば、ＨｆＳｉＯなどを例示することができる。
　また、図２Ｂに示すように、電気的接続構造１０２は、半導体層１１０及び金属層１３０の間に二次元材料層１２３のみを挟持させたコンタクト構造である。
　半導体層１１０及び金属層１３０については、図１で示した電気的接続構造１００と実質的に同様であるため、ここでの説明は省略する。
　二次元材料層１２３は、二次元構造の単位層が積層された層状構造を有する二次元材料にて形成される。二次元材料層１２３を形成する二次元材料は、二次元構造の単位層が積層された層状構造を有する材料である。二次元材料層１２３を形成する二次元材料は、具体的には、単原子層状物質、若しくは該単原子層状物質に類似する化合物、又は遷移金属ダイカルコゲナイドなどであってもよい。
　遷移金属ダイカルコゲナイドは、具体的には、化学式ＭＸ２で表される材料である。ここで、Ｍは、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ又はＰｂなどの遷移金属元素であり、Ｘは、Ｓ、Ｓｅ又はＴｅなどのカルコゲナイド元素である。より具体的には、二次元材料層１２３を形成する二次元材料は、ＣｒＳ２、ＣｒＳｅ２、ＣｒＴｅ２、ＨｆＳ２、ＨｆＳｅ２、ＨｆＴｅ２、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＮｉＳ２、ＮｉＳｅ２、ＳｎＳ２、ＳｎＳｅ２、ＴｉＳ２、ＴｉＳｅ２、ＴｉＴｅ２、ＷＳ２、ＷＳｅ２、ＺｒＳ２、ＺｒＳｅ２又はＺｒＴｅ２のいずれかであってもよい。
　ここで、図３を参照して、本実施形態に係る電気的接続構造１００、上述した電気的接続構造１０１及び電気的接続構造１０２の各々について、半導体層１１０及び金属層１３０に挟持される層の膜厚と、接続構造の抵抗との関係を説明する。図３は、図１～図２Ｂで示す電気的接続構造において、半導体層及び金属層に挟持される層の膜厚と、接続構造の抵抗との関係を示した説明図である。
　図３では、絶縁層１２１のみを用いた電気的接続構造１０１のエネルギーダイアグラムの模式図を「Ａ」として示し、二次元材料層１２３のみを用いた電気的接続構造１０２のエネルギーダイアグラムの模式図を「Ｂ」として示し、本実施形態に係る電気的接続構造１００のエネルギーダイアグラムの模式図を「Ｃ」として示す。
　図３に示すように、半導体層１１０及び金属層１３０に挟持される層が絶縁層１２１のみである場合（「Ａ」の場合）、（１）で示す膜厚では、半導体層１１０及び金属層１３０が直接接合されるため、半導体層１１０及び金属層１３０の接合界面でＦＬＰが生じる。したがって、（１）で示す膜厚では、半導体層１１０及び金属層１３０の間の抵抗は、ショットキー障壁によって高くなる。
　（２）で示す膜厚では、半導体層１１０及び金属層１３０の間に介在する層の膜厚が薄いため、半導体層１１０及び金属層１３０の接合界面でのＦＬＰを十分に解くことができない。したがって、半導体層１１０及び金属層１３０の間の抵抗は、ショットキー障壁によって比較的高いままである。
　（３）で示す膜厚では、半導体層１１０及び金属層１３０の間に介在する層の膜厚は、半導体層１１０及び金属層１３０の接合界面でのＦＬＰを解くために適切な膜厚である。したがって、金属層１３０から染み出した電子の波動関数が半導体層１１０に届かなくなるため、ＦＬＰが生じない。また、半導体層１１０及び金属層１３０に挟持される層の膜厚が十分薄いため、半導体層１１０及び金属層１３０の間のトンネル距離が短くトンネル電流を流すことができる。これにより、半導体層１１０及び金属層１３０の間の抵抗が低減され得る。
　ここで、（４）に示す膜厚では、半導体層１１０及び金属層１３０の間に介在する層の膜厚は、半導体層１１０及び金属層１３０の接合界面でのＦＬＰを解くために適切な膜厚である。したがって、金属層１３０から染み出した電子の波動関数が半導体層１１０に届かなくなるため、ＦＬＰが生じない。しかしながら、半導体層１１０及び金属層１３０に挟持される層が絶縁層１２１である場合（「Ａ」の場合）、絶縁層１２１の膜厚増加に伴ってトンネル距離が長くなり、トンネル抵抗が高くなってしまうため、半導体層１１０及び金属層１３０の間の抵抗は高くなってしまう。
　一方で、半導体層１１０及び金属層１３０に挟持される層に二次元材料層１２３が含まれる場合（「Ｂ」又は「Ｃ」の場合）、二次元材料層１２３の膜厚増加に伴って二次元材料層１２３のバンドギャップが小さくなり、二次元材料層１２３のトンネル障壁が低下する。二次元材料層１２３等の極薄膜を電子がトンネルする確率は、トンネル距離とトンネル障壁の高さの積に指数関数的に比例する。そのため、二次元材料層１２３を用いた場合（「Ｂ」又は「Ｃ」の場合）は、絶縁層１２１のみを用いた場合（「Ａ」の場合）と比較して、膜厚増加に伴うトンネル抵抗の増加が穏やかになるため、半導体層１１０及び金属層１３０の間の抵抗増加を抑制することができる。
　したがって、半導体層１１０及び金属層１３０の間に二次元材料層１２３を設ける場合、半導体層１１０及び金属層１３０の間に絶縁層１２１のみを設ける場合と比較して、膜厚の増加によってトンネル障壁が低下するため、電気的接続構造では、より厚い膜厚でも半導体層１１０及び金属層１３０の間にトンネル電流を流すことができる。
　なお、（５）に示す膜厚では、半導体層１１０及び金属層１３０の間に介在する層の膜厚が十分に厚く、トンネル距離が長くなるため、絶縁層１２１又は二次元材料層１２３のいずれの場合でも、トンネル抵抗が高くなってしまう。そのため、半導体層１１０及び金属層１３０の間の抵抗は高くなってしまう。
　すなわち、半導体層１１０及び金属層１３０の接続構造は、半導体層１１０及び金属層１３０の間のＦＬＰの解消に伴うショットキー抵抗の低下と、半導体層１１０及び金属層１３０に挟持される層の膜厚増加によるトンネル抵抗の増加とをバランスさせることで、低抵抗状態とすることができる。
　図３に示すグラフでは、半導体層１１０及び金属層１３０の間のＦＬＰの解消に伴うショットキー抵抗の低下を「Ｓｃｈ」で示し、半導体層１１０及び金属層１３０に挟持される絶縁層１２１の膜厚増加に伴うトンネル抵抗の増加を「Ｔｉｎｓ」で示し、半導体層１１０及び金属層１３０に挟持される二次元材料層１２３の膜厚増加に伴うトンネル抵抗の増加を「Ｔｔｍｄ」で示す。
　図３を参照すると、「Ｔｔｍｄ」は、「Ｔｉｎｓ」よりも膜厚増加に伴う抵抗の増加が緩やかであるため、「Ｓｃｈ」と「Ｔｔｍｄ」とを足し合わせたグラフＢは、「Ｓｃｈ」と「Ｔｉｎｓ」とを足し合わせたグラフＡよりも膜厚の増加に伴う抵抗の増加が緩やかになる。したがって、二次元材料層１２３は、絶縁層１２１よりも、半導体層１１０及び金属層１３０の間に介在した際に接続構造が低抵抗状態となる膜厚範囲が広くなる。
　本実施形態に係る電気的接続構造１００における半導体層１１０及び金属層１３０の間の抵抗低減の作用機序は、図３の「Ｃ」で示すように、半導体層１１０及び金属層１３０の間に二次元材料層１２３のみを介在させた「Ｂ」と同様である。ただし、二次元材料層１２３と、半導体層１１０及び金属層１３０との接合の強さを考慮すると、半導体層１１０及び金属層１３０の間に二次元材料層１２３のみを形成する場合、二次元構造が適切に形成されず、抵抗が低減されない可能性がある。本実施形態に係る電気的接続構造１００では、半導体層１１０及び金属層１３０の間に中間層１２０として絶縁層１２１及び二次元材料層１２３を設けることによって、より安定して半導体層１１０及び金属層１３０の間の抵抗を低減することが可能となる。
　図４では、図３のグラフで模式的に示した半導体層及び金属層に挟持される層の膜厚と、接続構造の抵抗との関係を実際にシミュレーションによって確認した結果を示す。図４では、金属－絶縁膜－半導体を接合した接続構造のシミュレーション結果を「Ａ」で示し、金属－二次元材料層（ＴＭＤ）－半導体を接合した接続構造のシミュレーション結果を「Ｂ」で示す。また、図４のグラフの横軸は、絶縁膜又は二次元材料層の膜厚を相対目盛で示しており、図４のグラフの縦軸は、抵抗率を対数表記の相対目盛で示している。
　図４で示すように、シミュレーションによっても、金属－二次元材料層（ＴＭＤ）－半導体を接合した接続構造は、金属－絶縁膜－半導体を接合した接続構造よりも、絶縁膜又は二次元材料層の膜厚増加に伴う抵抗の増加が少ないことが確認される。したがって、二次元材料を介在させた金属及び半導体の接続構造は、絶縁膜を介在させた金属及び半導体の接続構造と比較して、二次元材料層の膜厚がより厚い場合であっても、低抵抗化可能であることがわかる。
　＜２．第２の実施形態＞
　続いて、図５～図９Ｃを参照して、本開示の第２の実施形態に係る半導体装置について説明する。本実施形態に係る半導体装置は、第１の実施形態で説明した半導体層１１０及び金属層１３０の電気的接続構造を含む各種電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）、ダイオード、バイポーラトランジスタ、固体撮像装置、記憶装置又は演算装置などの種々の半導体装置である。
　例えば、本実施形態に係る半導体装置は、第１の実施形態で説明した電気的接続構造を含むプレナー（Ｐｌａｎａｒ）型ＦＥＴ、Ｆｉｎ型ＦＥＴ、若しくはＧＡＡ（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）型ＦＥＴなどの各種トランジスタ、整流ダイオード、フォトダイオード若しくは発光ダイオードなどの各種ダイオード、ｐｎｐ型若しくはｎｐｎ型のバイポーラトランジスタ、又はイメージセンサなどであってもよい。
　以下では、本実施形態に係る半導体装置としてプレナー型ＦＥＴを例示して、第１の構造例及び第２の構造例の各々について説明する。
　（２．１．第１の構造例）
　まず、図５を参照して、第１の構造例に係る半導体装置について説明する。図５は、第１の構造例に係る半導体装置の構成を模式的に示す縦断面図である。
　図５に示すように、第１の構造例に係る半導体装置は、半導体基板２００と、ゲート絶縁膜２３１と、ゲート電極２３０と、サイドウォール２４１と、ソース領域２１０Ｓと、ドレイン領域２１０Ｄと、絶縁層２５１と、二次元材料層２５３と、電極２６０と、層間絶縁膜２４３とを備える。ここで、半導体基板２００に形成されたソース領域２１０Ｓ又はドレイン領域２１０Ｄと、絶縁層２５１と、二次元材料層２５３と、電極２６０とによって、第１の実施形態に係る電気的接続構造１００が形成される。
　なお、以下で説明する「第１導電型」とは、「ｐ型」または「ｎ型」のいずれか一方を表し、「第２導電型」とは、「第１導電型」とは異なる「ｐ型」または「ｎ型」のいずれか他方を表す。すなわち、「第１導電型」が「ｐ型」である場合、「第２導電型」は「ｎ型」である。「第１導電型」が「ｎ型」である場合、「第２導電型」は「ｐ型」である。
　半導体基板２００は、元素半導体又は化合物半導体にて構成される基板である。半導体基板２００は、例えば、Ｓｉ又はＧｅなどのＩＶ族半導体で構成される基板であってもよい。または、半導体基板２００は、ＧａＡｓ、ＧａＮ若しくはＩｎＰなどのＩＩＩ－Ｖ族化合物、ＳｉＣ若しくはＳｉＧｅなどのＩＶ族化合物半導体、又はＺｎＳｅ、ＣｄＳ若しくはＺｎＯなどのＩＩ－ＶＩ族半導体で構成される基板であってもよい。半導体基板２００は、第１導電型の不純物（例えば、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物）がドーピングされることで、活性化されていてもよい。
　ゲート絶縁膜２３１は、半導体基板２００の上に絶縁性材料で設けられる。ゲート絶縁膜２３１は、例えば、ＳｉＯｘ又はＳｉＮｘなどの無機絶縁材料で形成されてもよく、ＨｆＯｘ等の高誘電体材料で形成されてもよい。また、ゲート絶縁膜２３１は、単層膜であってもよく、複数の材料からなる積層膜であってもよい。
　ゲート電極２３０は、ゲート絶縁膜２３１の上に導電材料で設けられる。ゲート電極２３０は、ｐｏｌｙ－Ｓｉで形成されてもよく、Ｗ、Ｃｕ、Ｔｉ、Ａｌ、Ｐｔ若しくはＡｕなどの金属材料、又はＴｉＮ若しくはＴａＮなどの金属化合物で形成されてもよい。
　サイドウォール２４１は、半導体基板２００の表面から突出するゲート絶縁膜２３１及びゲート電極２３０の側面に絶縁材料で形成される側壁である。具体的には、サイドウォール２４１は、ゲート電極２３０が形成された半導体基板２００の全面に亘って絶縁膜を成膜した後、垂直異方性を有するエッチングを行うことで形成され得る。例えば、サイドウォール２４１は、ＳｉＯｘ又はＳｉＮｘなどの無機絶縁材料で形成されてもよい。
　サイドウォール２４１は、第２導電型の不純物を半導体基板２００にドーピングする際に、第２導電型の不純物を遮蔽するマスクとして機能する。サイドウォール２４１を用いることで、ソース領域２１０Ｓ及びドレイン領域２１０Ｄを自己整合的に形成することが可能である。
　ソース領域２１０Ｓ及びドレイン領域２１０Ｄは、第２導電型にドーピングされた領域であり、ゲート電極２３０を挟んで対向する半導体基板２００の両側に設けられる。ソース領域２１０Ｓ及びドレイン領域２１０Ｄは、例えば、半導体基板２００の所定の領域に、第２導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）をドーピングすることで形成することができる。
　なお、ソース領域２１０Ｓ及びドレイン領域２１０Ｄと、ゲート電極２３０が設けられた領域との間には、第２導電型の不純物が低濃度で導入されたＬＤＤ（Ｌｉｇｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域が形成されてもよい。
　層間絶縁膜２４３は、ゲート電極２３０が設けられた領域以外の領域を埋め込むように、半導体基板２００の上に絶縁材料で設けられる。層間絶縁膜２４３は、ゲート電極２３０及び電極２６０に接続する配線と、半導体基板２００とを電気的に絶縁することで、半導体装置における立体的な配線接続を可能とする。層間絶縁膜２４３は、例えば、ＳｉＯｘ又はＳｉＮｘなどの無機絶縁材料で形成されてもよい。
　絶縁層２５１は、上述したように、絶縁性の酸化物材料で形成される。例えば、絶縁層２５１は、ソース領域２１０Ｓ又はドレイン領域２１０Ｄと、電極２６０とを電気的に接続するために、層間絶縁膜２４３に設けられた開口の内壁に沿って、半導体基板２００の上に設けられてもよい。
　二次元材料層２５３は、上述したように、二次元材料で形成される。例えば、二次元材料層２５３は、ソース領域２１０Ｓ又はドレイン領域２１０Ｄと、電極２６０とを電気的に接続するために層間絶縁膜２４３に設けられた開口の内壁に沿って、絶縁層２５１の上に設けられてもよい。
　電極２６０は、ソース領域２１０Ｓ又はドレイン領域２１０Ｄから信号又は電流を取り出すための電極である。具体的には、電極２６０は、ソース領域２１０Ｓ又はドレイン領域２１０Ｄを露出させるために、層間絶縁膜２４３に設けられた開口を金属材料で埋め込むことで形成されてもよい。電極２６０は、例えば、Ｗ、Ｃｕ、Ｔｉ、Ａｌ、Ｐｔ若しくはＡｕなどの金属材料、又はＴｉＮ若しくはＴａＮなどの金属化合物で形成されてもよい。
　第１の構造例に係る半導体装置では、半導体基板２００のソース領域２１０Ｓ又はドレイン領域２１０Ｄと、絶縁層２５１と、二次元材料層２５３と、電極２６０との積層構造が、第１の実施形態に係る電気的接続構造１００にて形成され得る。
　続いて、図６Ａ～図６Ｅを参照して、第１の構造例に係る半導体装置の製造方法について説明する。図６Ａ～図６Ｅは、第１の構造例に係る半導体装置を製造する各工程を説明する模式的な縦断面図である。
　まず、図６Ａに示すように、公知の方法を用いて電界効果トランジスタが形成され、層間絶縁膜２４３による埋め込みが行われる。例えば、第１導電型にドーピングされた半導体基板２００の上に、ゲート絶縁膜２３１及びゲート電極２３０を成膜した後、サイドウォール２４１が形成される。その後、ゲート電極２３０及びサイドウォール２４１をマスクとして、第２導電型の不純物を半導体基板２００にドーピングすることで、ソース領域２１０Ｓ及びドレイン領域２１０Ｄが形成される。さらに、ゲート電極２３０が設けられた領域以外の領域を埋め込むように、ソース領域２１０Ｓ及びドレイン領域２１０Ｄの上に層間絶縁膜２４３が形成される。
　続いて、図６Ｂに示すように、ソース領域２１０Ｓ及びドレイン領域２１０Ｄを露出させるように、層間絶縁膜２４３に開口２４５が形成される。具体的には、パターニングされたマスクを用いてドライエッチングを行うことで、層間絶縁膜２４３の一部に開口２４５が形成される。
　その後、図６Ｃに示すように、開口２４５を含む層間絶縁膜２４３、及びゲート電極２３０の全面に亘って、絶縁層２５１及び二次元材料層２５３が順に成膜される。具体的には、原子堆積法（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）を用いることで、数ｎｍの薄膜にて絶縁層２５１及び二次元材料層２５３を一様に形成することができる。ただし、開口２４５の底部に露出したソース領域２１０Ｓ及びドレイン領域２１０Ｄに均一な薄膜を形成可能であれば、絶縁層２５１及び二次元材料層２５３は、化学気相蒸着法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｏｎ：ＣＶＤ）又は物理気相蒸着法（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）などを用いて形成されてもよい。
　次に、図６Ｄに示すように、電極２６０が形成される。具体的には、層間絶縁膜２４３に設けられた開口２４５を埋め込むように、二次元材料層２５３の上に金属材料が成膜されることで、電極２６０が形成される。
　その後、図６Ｅに示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等を用いて、半導体装置の表面の平坦化が行われる。具体的には、ＣＭＰを用いて、ゲート電極２３０が露出するまで電極２６０、二次元材料層２５３及び絶縁層２５１を研磨することで、半導体装置の表面の平坦化が行われる。
　以上の工程により、本実施形態に係る半導体装置を製造することができる。なお、図６Ｅの後、配線工程が行われることで、ゲート電極２３０及び電極２６０と、各種配線との電気的な接続が形成される。
　さらに、図７Ａ及び図７Ｂを参照して、第１の構造例に係る半導体装置の変形例について説明する。図７Ａは、第１の構造例に係る半導体装置の一変形例を示す縦断面図であり、図７Ｂは、第１の構造例に係る半導体装置の他の変形例を示す縦断面図である。
　例えば、図７Ａに示すように、半導体装置において、ソース領域２１０Ｓ及びドレイン領域２１０Ｄの表面には、ライズドソース領域２１１Ｓ及びライズドドレイン領域２１１Ｄが形成されてもよい。ライズドソース領域２１１Ｓ及びライズドドレイン領域２１１Ｄは、例えば、ソース領域２１０Ｓ及びドレイン領域２１０Ｄの表面において、Ｓｉ又はＳｉＧｅなどの半導体材料をエピタキシャル成長させることで形成される。ライズドソース領域２１１Ｓ及びライズドドレイン領域２１１Ｄを形成することによって、図７Ａに示す半導体装置では、ゲート長の微細化による短チャネル効果を抑制することができる。
　このような半導体装置では、ライズドソース領域２１１Ｓ又はライズドドレイン領域２１１Ｄと、絶縁層２５１と、二次元材料層２５３と、電極２６０との積層構造が、第１の実施形態に係る電気的接続構造１００にて形成され得る。
　または、例えば、図７Ｂに示すように、半導体装置において、ソース領域２１０Ｓ及びドレイン領域２１０Ｄに替えて、半導体基板２００には、エンベデッドソース領域２１３Ｓ及びエンベデッドドレイン領域２１３Ｄが形成されてもよい。エンベデッドソース領域２１３Ｓ及びエンベデッドドレイン領域２１３Ｄは、例えば、半導体基板２００のソース領域２１０Ｓ及びドレイン領域２１０Ｄに対応する領域をエッチングによって除去した後、除去された領域をＳｉ又はＳｉＧｅなどの半導体材料にて埋め込み、該半導体材料をエピタキシャル成長させることで形成される。エンベデッドソース領域２１３Ｓ及びエンベデッドドレイン領域２１３Ｄを形成することによって、図７Ｂに示す半導体装置では、ゲート長の微細化による短チャネル効果を抑制することができる。
　このような半導体装置では、エンベデッドソース領域２１３Ｓ又はエンベデッドドレイン領域２１３Ｄと、絶縁層２５１と、二次元材料層２５３と、電極２６０との積層構造が、第１の実施形態に係る電気的接続構造１００にて形成され得る。
　（２．２．第２の構造例）
　次に、図８を参照して、第２の構造例に係る半導体装置について説明する。図８は、第２の構造例に係る半導体装置の構成を模式的に示す縦断面図である。
　図８に示すように、第２の構造例に係る半導体装置は、半導体基板２００と、ゲート絶縁膜２３１と、ゲート電極２３０と、サイドウォール２４１と、ソース領域２１０Ｓと、ドレイン領域２１０Ｄと、絶縁層２５１と、二次元材料層２５３と、電極２６０と、層間絶縁膜２４３とを備える。ここで、半導体基板２００に形成されたソース領域２１０Ｓ又はドレイン領域２１０Ｄと、絶縁層２５１と、二次元材料層２５３と、電極２６０とによって、第１の実施形態に係る電気的接続構造１００が形成される。
　第２の構造例に係る半導体装置は、第１の構造例に係る半導体装置と比較して、絶縁層２５１及び二次元材料層２５３が形成される領域のみが異なり、その他の構成については、第１の構造例と実質的に同様である。そのため、ここでは、絶縁層２５１及び二次元材料層２５３が形成される領域について説明し、その他の構成についての説明は省略する。
　図８に示すように、絶縁層２５１及び二次元材料層２５３は、半導体基板２００のソース領域２１０Ｓ及びドレイン領域２１０Ｄの上に設けられる。
　すなわち、第２の構造例に係る半導体装置では、絶縁層２５１及び二次元材料層２５３は、あらかじめ半導体基板２００の上に形成されており、絶縁層２５１及び二次元材料層２５３を露出させるように開口２４５が形成された後、開口２４５を埋め込むように電極２６０が形成される。一方、第１の構造例に係る半導体装置では、半導体基板２００を露出させるように開口２４５が形成された後、開口２４５内部に絶縁層２５１及び二次元材料層２５３が形成され、開口を埋め込むように電極２６０が形成される。
　第２の構造例に係る半導体装置でも、第１の構造例に係る半導体装置と同様に、半導体基板２００のソース領域２１０Ｓ又はドレイン領域２１０Ｄと、絶縁層２５１と、二次元材料層２５３と、電極２６０との積層構造が、第１の実施形態に係る電気的接続構造１００にて形成され得る。
　続いて、図９Ａ～図９Ｃを参照して、第２の構造例に係る半導体装置の製造方法について説明する。図９Ａ～図９Ｃは、第２の構造例に係る半導体装置を製造する各工程を説明する模式的な縦断面図である。
　図９Ａに示すように、公知の方法を用いて電界効果トランジスタが形成され、絶縁層２５１及び二次元材料層２５３の成膜が行われる。例えば、第１導電型にドーピングされた半導体基板２００の上に、ゲート絶縁膜２３１及びゲート電極２３０を成膜した後、サイドウォール２４１が形成される。その後、ゲート電極２３０及びサイドウォール２４１をマスクとして、第２導電型の不純物を半導体基板２００にドーピングすることで、ソース領域２１０Ｓ及びドレイン領域２１０Ｄが形成される。さらに、ＡＬＤを用いることで、ソース領域２１０Ｓ及びドレイン領域２１０Ｄの上に絶縁層２５１及び二次元材料層２５３が順に成膜される。なお、絶縁層２５１及び二次元材料層２５３は、ＣＶＤ又はＰＶＤなどを用いて形成されてもよい。
　続いて、図９Ｂに示すように、ソース領域２１０Ｓ及びドレイン領域２１０Ｄ上に層間絶縁膜２４３が成膜された後、二次元材料層２５３を露出させるように、層間絶縁膜２４３に開口２４５が形成される。具体的には、まず、ゲート電極２３０が設けられた領域以外の領域を埋め込むように、二次元材料層２５３の上に層間絶縁膜２４３が形成される。その後、パターニングされたマスクを用いてドライエッチングを行うことで、二次元材料層２５３を露出させるように、層間絶縁膜２４３の一部に開口２４５が形成される。なお、開口２４５の形成には、いわゆるセルフアラインコンタクト（Ｓｅｌｆ　Ａｌｉｇｎｅｄ　Ｃｏｎｔａｃｔ：ＳＡＣ）プロセスを適用してもよい。
　その後、図９Ｃに示すように、電極２６０が形成される。具体的には、層間絶縁膜２４３に設けられた開口２４５を埋め込むように、二次元材料層２５３の上に金属材料が成膜されることで、電極２６０が形成される。その後、ＣＭＰ等を用いて、半導体装置の表面の平坦化が行われる。具体的には、ＣＭＰを用いて、ゲート電極２３０が露出するまで電極２６０を研磨することで、半導体装置の表面の平坦化が行われる。
　以上の工程により、本実施形態に係る半導体装置を製造することができる。なお、図９Ｃの後、配線工程が行われることで、ゲート電極２３０及び電極２６０と、各種配線との電気的な接続が形成される。
　第１の構造例に係る半導体装置では、第２の構造例とは異なり、開口２４５を形成する際のエッチングにおいて、エッチングを精密に制御しなくともよく、かつ二次元材料層２５３にダメージを与えることがない。そのため、第１の構造例によれば、エッチング選択比等を考慮する必要がないため、絶縁層２５１、二次元材料層２５３及び層間絶縁膜２４３の材料選択の幅を広げることができる。
　一方、第２の構造例に係る半導体装置では、第１の構造例とは異なり、開口２４５の底部に絶縁層２５１及び二次元材料層２５３を成膜しなくともよい。そのため、第２の構造例によれば、アスペクト比が高い開口２４５の内部に薄膜を成膜する必要がないため、電極２６０のアスペクト比を高くすることが可能である。
　＜３．適用例＞
　本開示の第２の実施形態に係る半導体装置は、種々の電子機器に搭載される回路内の半導体素子に適用することができる。ここで、図１０Ａ～図１０Ｃを参照して、本実施形態に係る半導体装置が適用され得る電子機器の例について説明する。図１０Ａ～図１０Ｃは、本実施形態に係る半導体装置が適用され得る電子機器の一例を示す外観図である。
　例えば、本実施形態に係る半導体装置は、スマートフォンなどの電子機器に搭載される回路内の半導体素子に適用することができる。具体的には、図１０Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００の各種動作を制御する制御回路内の半導体素子には、本実施形態に係る半導体装置が適用されてもよい。
　例えば、本実施形態に係る半導体装置は、デジタルカメラなどの電子機器に搭載される回路内の半導体素子に適用することができる。具体的には、図１０Ｂ及び図１０Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ　Ｖｉｅｗ　Ｆｉｎｄｅｒ）９１９と、を備える。なお、図１０Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図１０Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０の各種動作を制御する制御回路内の半導体素子には、本実施形態に係る半導体装置が適用されてもよい。
　なお、本実施形態に係る半導体装置が適用される電子機器は、上記例示に限定されない。本実施形態に係る半導体装置は、あらゆる分野の電子機器に搭載される回路内の半導体素子に適用することが可能である。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ　Ｍｏｕｎｔｅｄ　Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　半導体層と、
　金属層と、
　前記半導体層側に設けられた絶縁層、及び前記金属層側に設けられた二次元材料層を含み、前記半導体層及び前記金属層に挟持される中間層と、
を備える、電気的接続構造。
（２）
　前記二次元材料層は、二次元構造の単位層が積層された層状構造を有する二次元材料にて形成される、前記（１）に記載の電気的接続構造。
（３）
　前記二次元材料層の前記単位層の積層数は、１層以上１０層以下である、前記（２）に記載の電気的接続構造。
（４）
　前記二次元材料層の膜厚は、０．５ｎｍ以上５．０ｎｍ以下である、前記（１）～３にいずれか一項に記載の電気的接続構造。
（５）
　前記絶縁層の膜厚は、０．１ｎｍ以上３．０ｎｍ以下である、前記（１）～４にいずれか一項に記載の電気的接続構造。
（６）
　前記中間層の総膜厚は、０．６ｎｍ以上５．０ｎｍ以下である、前記（１）～５にいずれか一項に記載の電気的接続構造。
（７）
　前記二次元材料層は、化学式ＭＸ２で表される材料にて形成され、
　前記Ｍは、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ又はＰｂのいずれかであり、
　前記Ｘは、Ｓ、Ｓｅ又はＴｅのいずれかである、前記（１）～６にいずれか一項に記載の電気的接続構造。
（８）
　前記化学式ＭＸ２で表される材料は、ＣｒＳ２、ＣｒＳｅ２、ＣｒＴｅ２、ＨｆＳ２、ＨｆＳｅ２、ＨｆＴｅ２、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＮｉＳ２、ＮｉＳｅ２、ＳｎＳ２、ＳｎＳｅ２、ＴｉＳ２、ＴｉＳｅ２、ＴｉＴｅ２、ＷＳ２、ＷＳｅ２、ＺｒＳ２、ＺｒＳｅ２又はＺｒＴｅ２のいずれかである、前記（７）に記載の電気的接続構造。
（９）
　前記絶縁層は、酸化物にて形成される、前記（１）～（８）のいずれか一項に記載の電気的接続構造。
（１０）
　前記酸化物は、遷移金属酸化物である、前記（９）に記載の電気的接続構造。
（１１）
　半導体層及び金属層を電気的に接続するコンタクト構造を備え、
　前記コンタクト構造は、
　前記半導体層側に設けられた絶縁層、及び前記金属層側に設けられた二次元材料層を含み、前記半導体層及び前記金属層に挟持される中間層を含む、半導体装置。
（１２）
　半導体層及び金属層を電気的に接続するコンタクト構造を備え、
　前記コンタクト構造は、
　前記半導体層側に設けられた絶縁層、及び前記金属層側に設けられた二次元材料層を含み、前記半導体層及び前記金属層に挟持される中間層を含む、電子機器。
　１００　　電気的接続構造
　１１０　　半導体層
　１２０　　中間層
　１２１　　絶縁層
　１２３　　二次元材料層
　１３０　　金属層
　２００　　半導体基板
　２１０Ｄ　　ドレイン領域
　２１０Ｓ　　ソース領域
　２１１Ｄ　　ライズドドレイン領域
　２１１Ｓ　　ライズドソース領域
　２１３Ｄ　　エンベデッドドレイン領域
　２１３Ｓ　　エンベデッドソース領域
　２３０　　ゲート電極
　２３１　　ゲート絶縁膜
　２４１　　サイドウォール
　２４３　　層間絶縁膜
　２５１　　絶縁層
　２５３　　二次元材料層
　２６０　　電極

Claims (12)

  1. 　半導体層と、
    　金属層と、
    　前記半導体層側に設けられた絶縁層、及び前記金属層側に設けられた二次元材料層を含み、前記半導体層及び前記金属層に挟持される中間層と、
    を備える、電気的接続構造。
  2. 　前記二次元材料層は、二次元構造の単位層が積層された層状構造を有する二次元材料にて形成される、請求項１に記載の電気的接続構造。
  3. 　前記二次元材料層の前記単位層の積層数は、１層以上１０層以下である、請求項２に記載の電気的接続構造。
  4. 　前記二次元材料層の膜厚は、０．５ｎｍ以上５．０ｎｍ以下である、請求項１に記載の電気的接続構造。
  5. 　前記絶縁層の膜厚は、０．１ｎｍ以上３．０ｎｍ以下である、請求項１に記載の電気的接続構造。
  6. 　前記中間層の総膜厚は、０．６ｎｍ以上５．０ｎｍ以下である、請求項１に記載の電気的接続構造。
  7. 　前記二次元材料層は、化学式ＭＸ２で表される材料にて形成され、
    　前記Ｍは、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ又はＰｂのいずれかであり、
    　前記Ｘは、Ｓ、Ｓｅ又はＴｅのいずれかである、請求項１に記載の電気的接続構造。
  8. 　前記化学式ＭＸ２で表される材料は、ＣｒＳ２、ＣｒＳｅ２、ＣｒＴｅ２、ＨｆＳ２、ＨｆＳｅ２、ＨｆＴｅ２、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＮｉＳ２、ＮｉＳｅ２、ＳｎＳ２、ＳｎＳｅ２、ＴｉＳ２、ＴｉＳｅ２、ＴｉＴｅ２、ＷＳ２、ＷＳｅ２、ＺｒＳ２、ＺｒＳｅ２又はＺｒＴｅ２のいずれかである、請求項７に記載の電気的接続構造。
  9. 　前記絶縁層は、酸化物にて形成される、請求項１に記載の電気的接続構造。
  10. 　前記酸化物は、遷移金属酸化物である、請求項９に記載の電気的接続構造。
  11. 　半導体層及び金属層を電気的に接続するコンタクト構造を備え、
    　前記コンタクト構造は、
    　前記半導体層側に設けられた絶縁層、及び前記金属層側に設けられた二次元材料層を含み、前記半導体層及び前記金属層に挟持される中間層を含む、半導体装置。
  12. 　半導体層及び金属層を電気的に接続するコンタクト構造を備え、
    　前記コンタクト構造は、
    　前記半導体層側に設けられた絶縁層、及び前記金属層側に設けられた二次元材料層を含み、前記半導体層及び前記金属層に挟持される中間層を含む、電子機器。
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