KR20200046840A - 실리신 전자 소자 - Google Patents

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silysine
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material layer
electronic device
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오영택
정진욱
권혁신
서원택
전인수
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Abstract

실리신(silicene) 물질층을 포함하는 실리신 전자 소자가 개시된다. 개시된 실리신 전자 소자의 실리신 물질층은 실리콘 원자들이 이차원 벌집 구조를 지니며, 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 도핑되며, p형 도펀트 또는 n형 도펀트 중 적어도 하나가 도핑된 영역을 포함하며, 실리신의 전자친화도보다 낮은 일함수를 갖는 물질로 형성된 전극물질층이 실리신 물질층 상에 마련된다.

Description

실리신 전자 소자{Silicene electronic device }
본 개시는 실리신 물질층을 포함하는 실리신 전자 소자에 관한 것이다.
실리신(Silicene)이란 실리콘의 동소체(allotrope)로써 실리콘(silicon) 원자가 그래핀(graphene)과 같이 2차원 벌집 구조를 지닌 물질이다. 그래핀과 같은 구조를 가지기 때문에 밴드구조가 거의 흡사하고 전자수송이 디락(Dirac) 방정식에 의해서 결정된다. 실리신의 이동도(mobility)도 106cm2/Vs정도로 매우 높은 값을 지닐 것으로 예상되며, 실리신 물질층을 포함하는 전자 소자(이하, '실리신 전자 소자'라 함)는 종래의 실리콘 소자(Si device)들의 물리적 한계를 해결할 수 있을 것으로 기대되고 있다. 나아가 그래핀은 기존의 실리콘 공정을 그대로 사용할 수 없지만, 실리신은 실리콘으로 이루어져 있기 때문에, 실리신 전자 소자의 제조에 기존의 실리콘 공정을 그래도 사용할 수 있다는 장점이 있다.
한편, 종래의 실리콘 기반의 전자 소자에 있어서, 전극을 옴성 접합(ohmic contact)으로 형성하는 것은 전자 소자의 열발생 방지, 전력 소모 감소의 측면, 및 디바이스의 스위칭 속도 면에서 중요한 역할을 한다. 금속과 반도체의 접합(Metal-semiconductor contact)은 거의 쇼트키 접합(Schottky contact)이 되어 배리어(barrier)가 형성된다. 이러한 쇼트키 접합(Schottky contact)을 옴성 접합(ohmic contact)으로 변화시키는 방법에 대해서 많은 연구가 있어 왔다. 쇼트키 접합을 옴성 접합으로 변화시키기 위해서는 쇼트키 배리어 폭(Schottky barrier width, SBW)을 줄이거나 쇼트키 배리어 높이(Scottky barrier height, SBH)를 줄이는 방법을 사용하여 왔다. 가령, 종래에는 주입(implantation) 방법을 사용하여 높은 농도의 도펀트(dopant)를 쇼트키 접합 부위에 도핑하여 SBW를 줄임으로써 옴성 접합을 얻었다.
그런데, 실리신 전자 소자의 경우, 실리신이 단일층 또는 이중층으로 이루어진 매우 얇은 층이므로 종래의 방법으로 옴성 접합을 형성하는 것이 용이하지 않다.
본 실시예에서는 실리신 전자 소자, 예를 들어 실리신 물질층을 포함하는 트랜지스터와 같은 스위칭 소자를 제공한다. 본 실시예가 해결하려는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들을 더 포함할 수 있다.
본 발명의 한 측면에 따르는 실리신 전자 소자는, 실리콘 원자들이 이차원 벌집 구조를 지니며, 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 도핑되며, p형 도펀트 또는 n형 도펀트 중 적어도 하나가 도핑된 영역을 포함하는 실리신 물질층; 및 실리신 물질층 상에 마련되며, 실리신의 전자친화도보다 낮은 일함수를 갖는 물질로 형성된 전극물질층;을 포함한다.
전극물질층은 전자화물(electride)을 포함할 수 있다.
전자화물(electride)은 C12A7 전자화물, 2차원 전자화물, Y5Si3 전자화물을 포함할 수 있다.
2차원 전자화물은 이방성 2차원 전자화물 또는 다결정성 전자화물일 수 있다. 2차원 전자화물은 예를 들어, Ca2N, Y2C, Gd2C 를 포함할 수 있다.
전극물질층은 Mg, Ca, Y, La, 및 Er으로 이루어진 군에서 선택된 적어도 어느 한 물질을 포함할 수 있다.
실리신 물질층과 전극물질층 사이에 중간층이 더 마련될 수 있다. 중간층은 실리신 물질층의 표면에 형성되는 패시베이션층 또는 절연층일 수 있다. 패시베이션층은 Se 또는 S을 포함할 수 있다. 절연층은 BN, SiO2, 또는 SiN 으로 형성될 수 있다. 절연층은 실리신 물질층의 상부면에 전역에 걸쳐 형성될 수 있다.
중간층과 전극물질층 사이에 그래핀층이 더 마련될 수 있다.
전극물질층을 보호하는 전극물질 보호층이 더 마련될 수 있다. 전극물질 보호층은 금속층일 수 있다. 전극물질 보호층은 전극물질층의 면적보다 더 넓은 면적을 덮고 있어 전극물질층의 옆면이 전극물질 보호층으로부터 드러나지 않도록 할 수 있다.
실리신 물질층은 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 전체적으로 도핑되며, p형 도펀트가 도핑된 영역 및 n형 도펀트가 도핑된 영역이 각각 형성될 수 있다.
n형 도펀트가 도핑된 영역에서 n형 도펀트의 도핑 농도는 1012~1018 cm-3의 범위에 있을 수 있다.
p형 도펀트가 도핑된 영역에서 게이트 영역의 p형 도펀트의 도핑 농도는 1012~1018 cm-3의 범위에 있을 수 있다.
실리신 물질층은 p형 도펀트가 도핑된 p 영역과 p 영역의 양쪽에 각각 n형 도펀트가 도핑된 n+영역을 포함하며, 게이트 전극이 p 영역상에 p 영역의 폭과 같거나 그보다 큰 폭으로 형성되며, 소스 및 드레인이 n+영역상에 형성될 수 있다
게이트 전극과 실리신 물질층 사이에는 게이트 절연층과, 실리신 물질층과 게이트 절연층 사이에 게이트 중간층이 더 마련될 수 있다.
게이트 중간층은 BN, SiO2, SiN 중 어느 한 물질로 형성될 수 있다. 게이트 중간층은 실리신 물질층의 상부면에 전역에 걸쳐 형성되어, 중간층(절연층)과 함께 일체로 형성될 수도 있을 것이다.
실리신 물질층의 하부면에 하부 중간층이 더 마련될 수 있다.
하부 중간층은 BN, SiO2, SiN 중 어느 한 물질로 형성될 수 있다.
실리신 물질층 하부에 형성된 하부 게이트 절연층 및 하부 게이트 전극이 더 마련될 수 있다.
하부 게이트 전극은 실리신 물질층의 n형 도펀트 및 p형 도펀트가 도핑된 영역에 대응되는 폭과 같거나 그보다 큰 폭을 지니도록 형성될 수 있다.
본 발명의 한 측면에 따르는 실리신 전자 소자는, 실리콘 원자들이 이차원 벌집 구조를 지니며, 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 도핑되며, p형 도펀트 또는 n형 도펀트 중 적어도 하나가 저농도로 도핑된 저농도 도핑 영역과, p형 도펀트 또는 n형 도펀트 중 적어도 하나가 고농도로 도핑된 고농도 도핑 영역을 포함하는 실리신 물질층; 및 고농도 도핑 영역에 형성되는 전극물질층;을 포함할 수 있다.
실리신 물질층은 단일층 또는 이중층으로 형성되며, 고농도 도핑 영역은 도펀트가 치환 또는 흡착으로 도핑될 수 있다.
실리신 물질층은 단일층 또는 이중층으로 형성되는 제1 영역과 다중층으로 형성되는 제2 영역을 포함하며, 고농도 도핑 영역은 제2 영역에 형성될 수 있다.
저농도 도핑 영역의 도핑 농도는 1012~1018 cm-3의 범위에 있으며, 고농도 도핑 영역에서의 도핑 농도는 1018~1021 cm-3의 범위에 있을 수 있다.
실리신 물질층은 p형 도펀트가 도핑된 p 영역과 p 영역의 양쪽에 각각 n형 도펀트가 도핑된 n+영역을 포함하며, 고농도 도핑 영역은 n+ 영역의 일부 영역에 형성되는 n+++영역일 수 있다.
개시된 실시예에 의한 실리신 전자 소자는 전극의 옴성 접합 형성에 새로운 방안을 제공할 수 있다. 가령, 나노미터 수준의 실리신 FET(Field Effect Transistor)의 소스 및 드레인에 옴성 접합을 형성하는 새로운 방안을 제공할 수 있다.
개시된 실시예에 의한 실리신 전자 소자는 주입 공정을 간소화하여 공정 단순화에 기여할 수 있다.
개시된 실시예에 의한 실리신 전자 소자는 주입 공정이 간소화 되므로 접합 영역의 추가적인 도핑 없는 공정(dopant-free process) 을 제공할 수 있다.
도 1은 일 실시예에 따른 실리신 물질층을 포함하는 실리신 전자 소자의 단면을 나타낸 도면이다.
도 2는 도 1에 도시된 실리신 전자 소자의 평면도이다.
도 3은 도 1의 실리신 전자 소자에서의 실리신 물질층을 나타낸 도면이다.
도 4a는 재구성된 Si(001)의 [011] 방향에서 본 측면도이다.
도 4b는 Si(001)의 표면을 Se으로 패시베이션한 경우를 도시한다.
도 5는 다른 실시예에 따른 실리신 물질층을 포함하는 실리신 전자 소자의 단면을 나타낸 도면이다.
도 6은 또 다른 실시예에 따른 실리신 물질층을 포함하는 실리신 전자 소자의 단면을 나타낸 도면이다.
도 7은 또 다른 실시예에 따른 실리신 물질층을 포함하는 실리신 전자 소자의 단면을 나타낸 도면이다.
도 8은 도 7의 실리신 전자 소자에서의 실리신 물질층을 나타낸 도면이다.
도 9는 또 다른 실시예에 따른 실리신 물질층을 포함하는 실리신 전자 소자의 단면을 나타낸 도면이다.
도 10은 도 9의 실리신 전자 소자에서의 실리신 물질층을 나타낸 도면이다.
도 11은 또 다른 실시예에 따른 실리신 물질층을 포함하는 실리신 전자 소자의 단면을 나타낸 도면이다.
도 12는 도 11에 도시된 실리신 전자 소자의 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, 도면에서 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 본 발명에 대해 구체적으로 설명하기로 한다.
본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.
아래에서는 첨부한 도면을 참고하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략한다.
도 1은 일 실시예에 따른 실리신 물질층(110)을 포함하는 실리신 전자 소자(100)의 단면을 나타낸 도면이다. 도 2는 도 1에 나타낸 전자 소자의 평면도를 나타낸 도면이다. 여기서는 실리신 물질층(110)을 채널로 형성하고, 상부 및 하부 게이트(165, 175)가 마련된 트랜지스터 구조를 나타내었다.
도 1 및 도 2를 참조하면, 본 실시예의 실리신 전자 소자(100)는 실리신 물질층(110), 실리신 물질층(110) 상에 형성된 중간층(120), 중간층(120) 상에 형성된 그래핀층(130), 그래핀층(130) 상에 형성된 전극물질층(140), 전극물질층(140) 상에 형성된 전극물질 보호층(150)을 포함할 수 있다.
실리신 물질층(110)은 트랜지스터 소자의 채널(channel)일 수 있다. 도 3을 참조하면, 실리신 물질층(110)은 실리콘 원자들이 이차원적으로 벌집 구조를 지닌 층일 수 있다. 그리고 실리신 물질층(110)은 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 실리신에 1차 도핑될 수 있다. 예를 들어, 실리신 물질층(110)은 리튬(Li), 나트륨(Na), 칼륨(K)과 같은 1족 물질, 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca)과 같은 2족 물질, 플로오르(F), 염소(Cl), 브롬(Br)과 같은 17족 물질 등이 실리신에 1차 도핑될 수 있다. 실리신 물질층(110)에 1족, 2족, 16족 또는 17족 물질과 같은 1차 도핑 물질이 도핑되는 경우 실리신 물질층(110)의 밴드갭이 오픈되고 밴드갭이 조절될 수 있다. 실리신 물질층(110)에 대한 1차 도핑 물질의 도핑 농도가 증가할 수록 실리신 물질층(110)의 밴드갭은 증가할 수 있다.
실리신 물질층(110)에 1차 도핑이 된 상태에서, p형 도펀트 물질 또는 n형 도펀트 물질을 이용하여 2차 도핑을 실시할 수 있다. 예를 들어 주입(implantation) 방식으로 도핑을 하는 경우, p형 도펀트 물질로는 보론(B) 또는 알루미늄(Al) 등일 수 있으며, n형 도펀트 물질로는 인(P) 등이 사용될 수 있다. 나아가, 치환(substitution)이나 흡착(adsorption) 방식으로 도핑될 수도 있다. 치환시, p형 도펀트 물질로는 보론(B), 알루미늄(Al), 등일 수 있으며, n형 도펀트 물질로는 질소(N), 인(P), 등이 사용될 수 있다. 흡착시, p형 도펀트 물질로는 보론(N)등일 수 있으며, n형 도펀트 물질로는 보론(B), 알루미늄(Al), 등이 사용될 수 있다. 다만, 2차 도핑 물질은 이에 한정되는 것이 아니라, 반도체 공정에서 일반적으로 사용되는 p형 도펀트 물질 또는 n형 도펀트 물질이 사용될 수 있다. 도 3의 부재번호 111, 112 및 113은 2차 도핑 물질이 도핑된 영역을 나타낸 것으로, 예를 들어 부재번호 111 및 113은 실리신 물질층(110)에 n형 도펀트 물질이 도핑된 n+ 영역일 수 있으며, 부재번호 112는 p형 도펀트 물질이 도핑된 p 영역일 수 있다. 다른 예로서, 부재번호 111 및 113은 실리신 물질층(110)에 p형 도펀트 물질이 도핑된 p+ 영역일 수 있으며, 부재번호 112는 n형 도펀트 물질이 도핑된 n 영역일 수 있다. 이와같이 본 실시예에 따른 실리신 물질층(110)은 NPN 또는 PNP 도핑 영역을 지닐 수 있으며, 다만 이에 한정되지 않으며 실리신 물질층(110)은 p형 도핑 영역 또는 n형 도핑 영역 중 적어도 어느 하나를 포함할 수도 있다.
이처럼 본 개시에 따른 실리신 물질층(110)은 실리콘 원자들이 육각형 벌집 구조로 형성된 이차원 구조를 지닐 수 있으며, 단일층(mono layer) 또는 이중층(bi-layer)으로 형성된 것일 수 있다. 실리신 물질층(110)은 1차 도핑 물질 및 2차 도핑 물질이 모두 도핑된 2중 도핑된 영역을 포함할 수 있다. 1차 도핑 물질 및 2차 도핑 물질은 주입 방식에 의해 각각 1012~1021/cm3 및 1012~1018/cm2의 도핑 농도를 지니도록 도핑될 수 있으며, 1차 도핑 물질과 2차 도핑 물질은 실리신 물질층(100)의 육각형 그물 구조를 지닌 실리콘 원자와 각각 치환되거나 실리콘 원자들 사이에 포함된 침입(interstitial)형 도펀트로 존재할 수 있다. 통상적인 전자 소자에 사용되는 실리콘 물질층은 벌크(bulk)로 수많은 실리콘층들이 다층 구조를 지니며 형성된다. 이에 반해 본 실시예에 따른 실리신 물질층(100)은 그래핀과 같은 육각형 이차원 구조를 지니며 높은 이동도를 지닐 수 있으며, 도핑 물질에 의해 밴드갭 특성을 용이하게 조절할 수 있다.
다시 도 1 및 도 2를 참조하면, 중간층(120)은 영역 111 및 113에 마련되는 제1 및 제2 중간층(121, 122)을 포함할 수 있다. 중간층(120)은 실리신 물질층(110)을 보호하거나 다른 물질층과의 반응을 하는 것을 방지하기 위하여 마련될 수 있다. 중간층(120)은 실리신 물질층(110)의 영역 111 및 113의 표면을 Se이나 S으로 패시베이션(passivation)함으로써 형성할 수 있다. 예시적으로, 도 4a는 재구성된 Si(001)의 [011] 방향에서 본 측면도이며, 도 4b는 Si(001)의 표면을 Se으로 패시베이션한 경우를 도시한다. 패시베이션된 중간층(120)은 얇게 형성될 수 있으며, 예를 들어 단층 내지 5원자층의 두께 범위로 형성될 수 있다. 이와 같이 실리신 물질층(110)의 표면을 패시베이션함으로써, 실리신 물질층(110)의 표면에 존재할 수 있는 댕글린 본드(dangling bond)를 제거할 수 있다. 다른 예로서, 중간층(120)은 BN, SiO2, SiN, TiO2와 같은 절연물질로 되도록 얇게 형성시킬 수 있으며, 예를 들어 단층 내지 5원자층의 두께 범위로 형성될 수 있다. 가령, BN은 실리신과의 접합으로 인해 실리신의 특성을 변화시키지 않는다. 후술하는 바와 같이 낮은 일함수를 갖는 전극물질층(140)을 사용함에 따라 실리콘 표면의 계면 상태들(interface states)을 통해 일정 수준으로 페르미레벨이 고정되는 페르미 레벨 피닝(Fermi-level pinning) 현상이 발생될 염려가 있는데, 본 실시예는 중간층(120)을 실리신 물질층(110)과 전극물질층(140) 사이에 끼워 넣음으로써 실리신 물질층(110)의 표면에서의 계면 상태 형성을 방지하고 페르미 레벨 피닝 현상을 억제할 수 있다. 후술하는 바와 같이, 전극물질층(140)이 안정된 특성을 보이거나 실리사이드와 같은 경우, 중간층(120)은 생략될 수도 있다.
전극물질층(140)은 제1 및 제2 중간층(121, 122) 상에 형성된 제1 및 제2 전극물질층(141, 142)을 포함한다. 제1 및 제2 전극물질층(141, 142)는 각기 소스 및 드레인으로 이해될 수 있다.
전극물질층(140)은 실리신의 전자친화도(electron affinity)보다 낮은 일함수를 갖는 물질(이하, 낮은 일함수 물질, low work function material)로 형성된다. 실리콘(Si)의 전자친화도는 대략 4.05 eV이므로, 전극물질층(140)은 대략 4 eV보다 낮은 일함수를 갖는 물질로 형성될 수 있다. 가령, 전극물질층(140)은 대략 2.5ev 보다 크고 3.5 eV보다 낮은 일함수 물질로 형성될 수 있다.
예를 들어, 전극물질층(140)은 12CaO7Al2O3 (C12A7) 전자화물, 2차원 전자화물, Y5Si3 전자화물과 같은 전자화물로 형성될 수 있다.
전극물질층(140)으로 C12A7 전자화물을 사용하는 경우, C12A7 전자화물의 제조 과정에서 TiO2 절연층이 생기므로, 이를 중간층(120)으로 활용할 수 있다. 또한, C12A7 전자화물은 단일 결정(single crystal)을 만들 수 있어, 스퍼터링과 같은 방법으로 증착이 가능하다.
2차원 전자화물은 이방성 2차원 전자화물 또는 다결정성 전자화물을 포함할 수 있다. 이러한 2차원 전자화물은 Ca2N, Y2C, Gd2C 를 포함한다. 이방성 2차원 전자화물은 응용 채널 방향으로 이동도가 높고 채널이 형성되어 있는 방향의 일함수가 더 낮으므로, 채널 방향으로 접촉(contact)을 형성함으로써 더 좋은 옴성 접촉을 얻을 수도 있다. 다결정성 전자화물의 경우도 더 낮은 일함수를 얻을 수 있어, 더 좋은 옴성 접촉을 얻을 수도 있다
전극물질층(140)로 Y5Si3 전자화물을 사용하는 경우에, Y5Si3 자체가 이미 실리사이드(silicide)이기 때문에 전극물질층(140)(즉, Y5Si3)이 실리신 물질층(110)에 접촉되더라도 추가적으로 실리사이드를 형성하지 않고, 따라서 쇼트키 배리어가 생기지 않는다. 따라서, 이러한 경우 중간층(120)과 그래핀층(130)은 생략될 수 있다. 또한, Y5Si3는 수분과 공기 중에서 안정된 특성을 보이므로, 후술하는 전극물질 보호층(150)이 생략될 수도 있다.
다른 예로서, 전극물질층(140)은 Mg, Ca, Y, La, 및 Er으로 이루어진 군에서 선택된 적어도 어느 한 물질로 형성될 수 있다.
하기의 표 1은 물질들의 일함수를 보여준다.
물질 일함수 (eV)
C12A7 2.4
Ca2N 2.6
Y2C 2.84
Gd2C 2.85
Ca 2.87
Y 3.1
Gd 3.1
La 3.5
Mg 3.66
Hf 3.9
Al 4.28
Ti 4.33
Ni 5.15
전술한 바와 같이, 실리신 물질층(110)이 실리신의 단일층 또는 이중층으로 형성됨에 따라, 주입 방식으로는 p형 도펀트 물질이나 n형 도펀트 물질의 도핑 농도가 1012~1018/cm3의 범위에서 제한될 수 있는데, 이와 같은 도핑 농도에서 Al, Ti, Ni와 같은 금속을 접합하면 쇼트키 배리어를 형성한다. 쇼트키 배리어와, 일함수, 전자친화도의 관계는 다음과 같다. 하기 수학식 1에서 볼 수 있듯이, 전극물질층(140)을 형성하는 물질의 일함수가 실리신의 전자친화도보다 낮게 되면, 실질적으로 쇼트키 배리어가 사라지게 되며, 이에 따라 전극물질층(140)은 실리신 물질층(110)과 옴성 접합을 하게 된다.
Figure pat00001
여기서, ΦB는 쇼트키 배리어를 나타내며, ΦM는 일함수를 나타내며, χ는 전자친화도를 나타낸다.
또한, 실리신 전자 소자(100)의 사이즈가 nm 수준이 되면 주입 농도가 균일하지 않아 옴성 접촉 형성이 어려워지게 되는데, 실리신보다 낮은 일함수를 갖는 물질을 이용하여 옴성 접합을 형성함으로써, 고농도 도핑영역(가령, N+++ 영역)을 필요로 하지 아니하므로, 주입 공정이 간소화되어 접합 영역의 추가적인 도핑 없는 공정(dopant-free process)을 제공할 수 있다.
나아가, 실리신 물질층을 채널층으로 하는 Fin FET을 구현하고자 하는 경우, 실리신의 매우 얇은 두께로 말미암아 사실상 주입 방식으로 도핑하는 것이 어렵게 되는데, 낮은 일함수를 갖는 물질을 이용하여 옴성 접합을 형성함으로써, Fin FET 제조를 용이하게 한다.
그래핀층(130)은 제1 및 제2 중간층(121, 122) 상에 형성된 제1 및 제2 그래핀층(130)을 포함할 수 있다. 그래핀층(130)은 단일층일 수 있다. 이러한 그래핀층(130)은 산화를 방지할 뿐만 아니라, 추가로 일함수를 더 낮출 수도 있다. 하기의 표 2는 Ca2N(001), MLG/Ca2N(001), 및 BLG/Ca2N(001)에 대한 일함수를 보여준다. 하기의 표 2를 참조하면, 그래핀층(130)이 전극물질층(140)과 이층 구조를 가짐에 따라 일함수가 더 낮음을 볼 수 있다.
물질 일함수 (eV)
Ca2N 3.39, 3.43, 3.5
MLG/Ca2N 2.95
BLG/Ca2N 3.47
MLG 3.94, 4.26
BLG 3.97, 4.28
또한, 그래핀은 실리신과 같은 2D 물질이므로 그래핀층(130)은 실리신 물질층(110) 상에 형성이 용이하다. 물론, 전극물질층(140)이 안정적이거나 충분히 일함수가 낮은 경우, 그래핀층(130)은 생략될 수 있다.
전극물질 보호층(150)은 전극물질층(140) 상에 형성된다. 전극물질 보호층(150)은 제1 및 제2 전극물질층(141, 142)을 각기 덮는 제1 및 제2 전극물질 보호층(151, 152)를 포함할 수 있다. 전극물질 보호층(150)은 전극물질층(140)의 산화를 방지한다. 이러한 전극물질 보호층(150)은 금속으로 형성될 수 있다. 전극물질 보호층(150)은 전극물질층(140)의 면적보다 더 넓은 면적에 금속을 증착함으로서, 전극물질층(140)의 측면이 드러나지 않도록 할 수 있다. 다른 예로서, 전극물질층(140)이 Y5Si3과 같이 안정된 특성을 보이는 경우, 전극물질 보호층(150)은 전극물질층(140)의 상부면에만 금속을 증착하거나, 전극물질 보호층(150)이 생략될 수도 있다.
제1 전극물질층(141)과 제2 전극물질층(142)이 형성된 영역들 사이의 영역에는 상부 게이트 중간층(161), 상부 게이트 절연층(163) 및 상부 게이트 전극(165)이 형성될 수 있다. 실리신 물질층(110) 하부에는 하부 중간층(171), 하부 게이트 절연층(173) 및 하부 게이트 전극(175)이 형성될 수 있다.
상부 게이트 중간층(161) 및 하부 중간층(171)은 실리신 물질층(110)을 보호하거나 다른 물질층과의 반응을 하는 것을 방지하기 위하여 선택적으로 형성된 것이다. 상부 게이트 중간층(161) 및 하부 중간층(171)은 실리신 물질층(110)과 반응성이 낮은 물질로 형성될 수 있으며, 예를 들어 보론 나아트라이드(BN), SiO2, SiN와 같은 절연물질로 되도록 얇게 형성시킬 수 있으며, 예를 들어 단층 내지 5원자층의 두께 범위로 형성될 수 있다.
상부 및 하부 게이트 절연층(163, 173)은 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 지닌 고유전 물질(high-k) 물질로 형성될 수 있다. 예를 들어 상부 및 하부 게이트 절연층(163, 173)은 SiO2와 같은 실리콘 산화물, Si3N4와 같은 실리콘 질화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물 등으로 형성될 수 있다.
상부 및 하부 게이트 전극(165, 175)은 전도성 물질로 형성될 수 있으며, 금속, 전도성 금속 산화물, 전도성 금속 질화물, 전도성 폴리머 등 전자 소자에 전극 물질로 사용되는 물질이면 제한없이 사용될 수 있다. 상부 게이트 전극(165)은 실리신 물질층(110)의 중앙 부위에 대응되는 영역 상에 형성될 수 있으며, 예를 들어 실리신 물질층(110)이 NPN 도핑 영역을 포함하는 경우, 상부 게이트 전극(165)은 p형 도핑 영역인 영역 112에 대응되는 영역 상에 형성될 수 있다. 실리신 물질층(110)이 NPN 도핑 영역을 포함하는 경우, 상부 게이트 전극(165)은 p형 도핑 영역 112의 폭과 동일하거나 조금 큰 폭을 지니도록 형성될 수 있다. 그리고, 실리신 물질층(110)이 PNP 도핑 영역을 포함하는 경우, 상부 게이트 전극(165)은 n형 도핑 영역의 폭과 동일하거나 조금 큰 폭을 지니도록 형성될 수 있다. 하부 게이트 전극(175)은 상부 게이트 전극(165)보다 넓은 폭을 지니도록 형성될 수 있다. 즉, 상부 게이트 전극(165)은 실리신 물질층(110)이 NPN형 또는 PNP형으로 도핑된 경우, 중앙 도핑 영역인 영역 112와 실질적으로 동일하거나 비슷한 폭으로 형성되는데 비해 하부 게이트 전극(175)은 실리신 물질층(110)의 NPN형 또는 PNP형 도핑 영역에 모두 대응되는 폭을 지니도록 형성될 수 있다.
앞서 실리신 물질층(110)의 밴드갭을 오픈시키기 위하여 알칼리 금속과 같은 물질로 1차 도핑을 하게 되는데, 이론적으로, 알칼리 금속의 도핑은 실리신의 밴드갭(band gap)의 위치가 페르미 레벨 보다 낮은 곳에 존재할 수 있다. 이에 하부 게이트 전극(175)에 전압을 걸어서 실리신 물질층(110)의 전체적인 케미컬 포텐셜(chemical potential)을 움직임으로써 페르미 레벨이 밴드갭 사이에 오게 하여 반도체의 특징을 지니도록 할 수 있다. 한편, 상부 게이트 전극(165)에 전이 인가되면 채널이 형성된다.
도 5는 다른 실시예에 따른 실리신 물질층을 포함하는 실리신 전자 소자(200)의 단면을 나타낸 도면이다.
도 5를 참조하면, 본 실시예의 실리신 전자 소자(200)는 실리신 물질층(110)의 상부에만 게이트 전극(265)이 마련된다는 점을 제외하고는, 도 1 내지 도 5를 참조하여 설명한 실시예의 실리신 전자 소자(100)와 실질적으로 동일하므로, 차이점을 중심으로 설명하기로 한다.
실리신 전자 소자(200)는 하부 구조체(273) 상에 형성된 실리신 물질층(110), 실리신 물질층(110) 상에 형성된 중간층(120), 중간층(120) 상에 형성된 그래핀층(130), 그래핀층(130) 상에 형성된 전극물질층(140), 전극물질층(140) 상에 형성된 전극물질 보호층(150)을 포함할 수 있다. 중간층(120)은 영역 111 및 113에 마련되는 제1 및 제2 중간층(121, 122)을 포함할 수 있다. 전극물질층(140)은 제1 및 제2 중간층(121, 122) 상에 형성된 제1 및 제2 전극물질층(141, 142)을 포함한다. 제1 및 제2 전극물질층(141, 142)는 각기 소스 및 드레인으로 이해될 수 있다. 제1 전극물질층(141)과 제2 전극물질층(142)이 형성된 영역들 사이의 영역에는 게이트 중간층(261), 게이트 절연층(263) 및 게이트 전극(265)이 형성될 수 있다. 하부 구조체(273)와 실리신 물질층(110) 사이에는 하부 중간층(271)이 형성될 수 있다.
하부 구조체(273)는 일반적인 전자 소자의 기판으로 사용되는 물질층일 수 있으며, 또한 게이트 중간층(261)과 같은 물질로 형성된 물질층일 수 있다.
게이트 중간층(261) 및 하부 중간층(271)은 실리신 물질층(110)을 보호하거나 다른 물질층과의 반응을 하는 것을 방지하기 위하여 선택적으로 형성된 것이다. 게이트 중간층(261) 및 하부 중간층(271)은 실리신 물질층(110)과 반응성이 낮은 물질로 형성될 수 있으며, 예를 들어 보론 나아트라이드(BN), SiO2, SiN와 같은 절연물질로 되도록 얇게 형성시킬 수 있으며, 예를 들어 단층 내지 5원자층의 두께 범위로 형성될 수 있다. 만일 하부 구조체(273)가 게이트 중간층(261)과 같은 물질로 형성된 물질층인 경우, 하부 중간층(271)은 생략될 수 있다.
게이트 절연층(263)은 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 지닌 고유전 물질(high-k) 물질로 형성될 수 있다. 예를 들어 게이트 절연층(263)은 SiO2와 같은 실리콘 산화물, Si3N4와 같은 실리콘 질화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물 등으로 형성될 수 있다.
게이트 전극(265)은 전도성 물질로 형성될 수 있으며, 금속, 전도성 금속 산화물, 전도성 금속 질화물, 전도성 폴리머 등 전자 소자에 전극 물질로 사용되는 물질이면 제한없이 사용될 수 있다. 게이트 전극(265)은 실리신 물질층(110)의 중앙 부위에 대응되는 영역 상에 형성될 수 있으며, 예를 들어 실리신 물질층(110)이 NPN 도핑 영역을 포함하는 경우, 게이트 전극(265)은 p형 도핑 영역인 영역 112에 대응되는 영역 상에 형성될 수 있다. 실리신 물질층(110)이 NPN 도핑 영역을 포함하는 경우, 게이트 전극(265)은 p형 도핑 영역 112의 폭과 동일하거나 조금 큰 폭을 지니도록 형성될 수 있다. 그리고, 실리신 물질층(110)이 PNP 도핑 영역을 포함하는 경우, 게이트 전극(265)은 n형 도핑 영역의 폭과 동일하거나 조금 큰 폭을 지니도록 형성될 수 있다. 게이트 전극(265)은 실리신 물질층(110)의 케미컬 포텐셜(chemical potential)을 조절할 수 있으며, 특히 실리신 물질층(110)이 PNP 도핑 영역 또는 NPN 도핑 영역을 포함하는 경우 n형 도핑 영역 또는 p형 도핑 영역인 영역 112의 케미컬 포텐셜의 케미컬 포텐셜을 조절할 수 있다.
도 6은 또 다른 실시예에 따른 실리신 물질층을 포함하는 실리신 전자 소자(300)의 단면을 나타낸 도면이다.
도 6을 참조하면, 본 실시예의 실리신 전자 소자(300)는 실리신 물질층(110)의 상부 전역에 결쳐 상부 중간층(320)이 형성된다는 점을 제외하고는, 도 1 내지 도 5를 참조하여 설명한 실시예의 실리신 전자 소자(100)와 실질적으로 동일하므로, 차이점을 중심으로 설명하기로 한다.
상부 중간층(320)은 실리신 물질층(110)의 상부 전 영역에 걸쳐 형성되며, 실리신 물질층(110)을 보호하거나 다른 물질층과의 반응을 하는 것을 방지하기 위하여 마련될 수 있다. 상부 중간층(320)은 BN, SiO2, SiN와 같은 절연물질로 되도록 얇게 형성시킬 수 있으며, 예를 들어 단층 내지 5원자층의 두께 범위로 형성될 수 있다. 가령, BN은 실리신과의 접합으로 인해 실리신의 특성을 변화시키지 않는다. 상부 중간층(320)은 실리신 물질층(110)을 보호하며, 나아가 실리신 물질층(110)과 전극물질층(140) 사이에 위치함으로써 실리신 물질층(110)의 표면에서의 계면 상태 형성을 방지할 수 있게 된다.
도 7은 또 다른 실시예에 따른 실리신 물질층을 포함하는 실리신 전자 소자(400)의 단면을 나타낸 도면이며, 도 8은 도 7의 실리신 전자 소자(400)에서의 실리신 물질층을 나타낸 도면이다.
도 7 및 도 8을 참조하면, 본 실시예의 실리신 전자 소자(400)는 실리신 물질층(410), 실리신 물질층(410) 상에 형성된 제1 및 제2 전극물질층(420, 430)을 포함할 수 있다. 제1 전극물질층(420)과 제2 전극물질층(430)이 형성된 영역들 사이의 영역에는 상부 게이트 중간층(161), 상부 게이트 절연층(163) 및 상부 게이트 전극(165)이 형성될 수 있다. 실리신 물질층(410) 하부에는 하부 중간층(171), 하부 게이트 절연층(173) 및 하부 게이트 전극(175)이 형성될 수 있다.
실리신 물질층(410)은 트랜지스터 소자의 채널(channel)일 수 있다. 전술한 바와 같이, 실리신 물질층(410)은 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 1차 도핑됨으로써 실리신 물질층(410)의 밴드갭이 오픈되어 조절될 수 있다. 그리고, 실리신 물질층(410)에 1차 도핑이 된 상태에서, p형 도펀트 물질 또는 n형 도펀트 물질을 이용하여 주입 방식으로 2차 도핑을 실시할 수 있다. p형 도펀트 물질로는 보론(B) 또는 알루미늄(Al) 등일 수 있으며, n형 도펀트 물질로는 인(P) 등이 사용될 수 있다. 2차 도핑 결과, 2차 도핑 물질은 1012~1018/cm2의 도핑 농도를 지니도록 도핑될 수 있다. 나아가, 치환이나 흡착 방식으로 2차 도핑된 영역의 일부 영역에 3차 도핑을 수행함으로써, 3차 도핑된 영역에서의 p형 도펀트 물질 또는 n형 도펀트 물질의 도핑 농도를 1018~1021 cm-3으로 끌어 올린다. 치환시, p형 도펀트 물질로는 보론(B), 알루미늄(Al), 등일 수 있으며, n형 도펀트 물질로는 질소(N), 인(P), 등이 사용될 수 있다. 흡착시, p형 도펀트 물질로는 보론(N)등일 수 있으며, n형 도펀트 물질로는 보론(B), 알루미늄(Al), 등이 사용될 수 있다. 다만, 2차 및 3차 도핑 물질은 이에 한정되는 것이 아니라, 반도체 공정에서 일반적으로 사용되는 p형 도펀트 물질 또는 n형 도펀트 물질이 사용될 수 있다.
도 8의 부재번호 411 및 415는 3차 도핑된 고농도 도핑 영역을 나타내며, 412, 413 및 414는 2차 도핑된 저농도 도핑 영역을 나타낸다. 예를 들어, 부재번호 411 및 415은 실리신 물질층(410)에 n형 도펀트 물질이 고농도 도핑된 n+++ 영역일 수 있으며, 부재번호 412 및 414는 n형 도펀트 물질이 도핑된 n+ 영역일 수 있으며, 부재번호 413은 p형 도펀트 물질이 도핑된 p 영역일 수 있다. 다른 예로서, 부재번호 411 및 415은 실리신 물질층(410)에 p형 도펀트 물질이 고농도 도핑된 p+++ 영역일 수 있으며, 부재번호 412 및 414는 p형 도펀트 물질이 도핑된 p+ 영역일 수 있으며, 부재번호 413은 n형 도펀트 물질이 도핑된 n 영역일 수 있다.
제1 및 제2 전극물질층(420, 430)은 각각 실리신 물질층(410)의 고농도 도핑 영역(411, 415) 상에 형성한다. 예를 들어, 부재번호 411, 412, 413, 414, 415가 각기 n+++영역, n+영역, p영역, n+영역, n+++영역인 경우, 제1 전극물질층(420)은 n+영역(412)의 일부 영역과 n+++영역(411)에 위치할 수 있으며, 상부 게이트 중간층(161)은 n+영역(412, 414)의 일부 영역과 p영역(413)에 위치할 수 있으며, 제2 전극물질층(430)은 n+영역(414)의 일부 영역과 n+++영역(415)에 위치할 수 있다. 제1 및 제2 전극물질층(420, 430)은 종래의 소스나 드레인에 사용된 금속 물질을 사용할 수 있다. 제1 전극물질층(420)의 면적은 고농도 도핑 영역(411)의 면적과 같거나 그보다 넓을 수 있으며, 제2 전극물질층(430)의 면적은 고농도 도핑 영역(415)의 면적과 같거나 그보다 넓을 수 있다. 제1 및 제2 전극물질층(441, 442)는 각기 소스 및 드레인으로 이해될 수 있다.
상기와 같이 본 실시예의 실리신 물질층(410)은 치환이나 흡착 방식을 이용함으로써 1018~1021 cm-3의 고농도 도핑 영역을 형성함으로써, 종래의 소스나 드레인에 사용된 전극 물질을 그대로 사용하더라도 쇼트키 배리어 높이를 낮추어 오믹 접촉을 형성할 수 있게 된다.
도 9는 또 다른 실시예에 따른 실리신 물질층을 포함하는 실리신 전자 소자(500)의 단면을 나타낸 도면이며, 도 10은 도 9의 실리신 전자 소자(500)에서의 실리신 물질층을 나타낸 도면이다.
도 9 및 도 10을 참조하면, 본 실시예의 실리신 전자 소자(500)는 실리신 물질층(510), 실리신 물질층(510) 상에 형성된 제1 및 제2 전극물질층(520, 530)을 포함할 수 있다. 제1 전극물질층(520)과 제2 전극물질층(530)이 형성된 영역들 사이의 영역에는 상부 게이트 중간층(161), 상부 게이트 절연층(163) 및 상부 게이트 전극(165)이 형성될 수 있다. 실리신 물질층(510) 하부에는 하부 중간층(171), 하부 게이트 절연층(173) 및 하부 게이트 전극(175)이 형성될 수 있다.
실리신 물질층(510)은 트랜지스터 소자의 채널(channel)일 수 있다. 실리신 물질층(510)은 실리콘 원자들이 육각형 벌집 구조로 형성된 이차원 구조를 지닐 수 있으며, 일부 영역을 제외한 나머지 영역은 단일층 또는 이중층로 형성된다. 실리신 물질층(510)의 일부 영역은 실리신을 다중층(multilayer)으로 형성한다. 실리신 다중층은 예를 들어 3층 이상으로 이루어질 수 있다.
전술한 바와 같이, 실리신 물질층(510)은 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 1차 도핑됨으로써 실리신 물질층(510)의 밴드갭이 오픈되어 조절될 수 있다. 그리고, 실리신 물질층(510)에 1차 도핑이 된 상태에서, p형 도펀트 물질 또는 n형 도펀트 물질을 이용하여 주입 방식으로 2차 도핑을 실시할 수 있다. p형 도펀트 물질로는 보론(B) 또는 알루미늄(Al) 등일 수 있으며, n형 도펀트 물질로는 인(P) 등이 사용될 수 있다. 다만, 2차 도핑 물질은 이에 한정되는 것이 아니라, 반도체 공정에서 일반적으로 사용되는 p형 도펀트 물질 또는 n형 도펀트 물질이 사용될 수 있다.
도 10에서 부재번호 511 및 515는 실리신 다중층이 형성된 영역을 나타내며, 512, 513 및 515는 실리신 단일층 또는 실리신 이중층이 형성된 영역을 나타낸다. 실리신 단일층 또는 실리신 이중층으로 형성된 영역의 경우, 주입 방식으로 2차 도핑을 실시하는 경우, 실리신의 매우 얇은 두께로 말미암아 2차 도핑 물질의 도핑 농도는 1012~1018/cm2 정도로 한정적이다. 한편, 실리신 다중층이 형성된 영역의 경우, 2차 도핑 물질의 도핑 농도는 1018~1021 cm-3으로 끌어 올리 수 있다. 따라서, 도 10에서 부재번호 511 및 515의 영역은 고농도 도핑 영역을 나타내며, 512, 513 및 515는 저농도 도핑된 영역을 나타낸다. 예를 들어, 부재번호 511 및 515은 실리신 물질층(510)에 n형 도펀트 물질이 고농도 도핑된 n+++ 영역일 수 있으며, 부재번호 512 및 514는 n형 도펀트 물질이 도핑된 n+ 영역일 수 있으며, 부재번호 513은 p형 도펀트 물질이 도핑된 p 영역일 수 있다. 다른 예로서, 부재번호 511 및 515은 실리신 물질층(510)에 p형 도펀트 물질이 고농도 도핑된 p+++ 영역일 수 있으며, 부재번호 512 및 514는 p형 도펀트 물질이 도핑된 p+ 영역일 수 있으며, 부재번호 513은 n형 도펀트 물질이 도핑된 n 영역일 수 있다.
제1 및 제2 전극물질층(520, 530)은 각각 실리신 물질층(510)의 고농도 도핑 영역(511, 515) 상에 형성한다. 예를 들어, 부재번호 511, 512, 513, 514, 515가 각기 n+++영역, n+영역, p영역, n+영역, n+++영역인 경우, 제1 전극물질층(520)은 n+영역(512)의 일부 영역과 n+++영역(511)에 위치할 수 있으며, 상부 게이트 중간층(161)은 n+영역(512, 514)의 일부 영역과 p영역(513)에 위치할 수 있으며, 제2 전극물질층(530)은 n+영역(514)의 일부 영역과 n+++영역(515)에 위치할 수 있다.
제1 및 제2 전극물질층(520, 530)은 금속, 전도성 금속 산화물, 전도성 금속 질화물, 전도성 폴리머 등 전자 소자에 전극 물질로 사용되는 물질이면 제한없이 사용될 수 있다. 제1 전극물질층(520)의 면적은 고농도 도핑 영역(511)의 면적과 같거나 그보다 넓을 수 있으며, 제2 전극물질층(530)의 면적은 고농도 도핑 영역(515)의 면적과 같거나 그보다 넓을 수 있다. 제1 및 제2 전극물질층(541, 542)는 각기 소스 및 드레인으로 이해될 수 있다.
상기와 같이 본 실시예의 실리신 물질층(510)은 옴성 접촉을 하고자 하는 영역을 실리신 다중층으로 형성함으로써 주입 방식으로도 1018~1021 cm-3의 고농도 도핑을 달성할 수 있고, 종래의 소스나 드레인에 사용된 전극 물질을 그대로 사용하더라도 쇼트키 배리어 높이를 낮추어 오믹 접촉을 형성할 수 있게 된다.
도 11은 또 다른 실시예에 따른 실리신 물질층(610)을 포함하는 실리신 전자 소자(600)의 단면을 나타낸 도면이며, 도 12는 도 11에 도시된 실리신 전자 소자(600)의 평면도이다.
도 11 및 도 12를 참조하면, 본 실시예의 실리신 전자 소자(600)는 하부 구조체(673) 상에 형성된 실리신 물질층(610), 중간층(620), 그래핀층(630), 전극물질층(640), 전극물질 보호층(650)을 포함할 수 있다.
하부 구조체(673)는 일반적인 전자 소자의 기판으로 사용되는 물질층일 수 있으며, 또한 게이트 중간층(661)과 같은 물질로 형성된 물질층일 수 있다.
실리신 물질층(610)은 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 1차 도핑됨으로써 실리신 물질층(510)의 밴드갭이 오픈되어 조절될 수 있다. 그리고, 실리신 물질층(610)의 일 영역에는 p형 도펀트 물질 또는 n형 도펀트 물질이 2차 도핑될 수 있다. 예를 들어, 실리신 물질층(610)의 제1 도핑 영역(611)은 p형 도펀트 물질 또는 n형 도펀트 물질 중 어느 하나가 도핑된 영역이며, 제2 도핑 영역(613)은 제1 도핑 영역(611)과 다른 극성을 지닌 도펀트 물질이 도핑된 영역일 수 있다. 예를 들어, 제1 도핑 영역(611)이 p형 도핑 영역인 경우, 제2 도핑 영역(613)은 n형 도핑 영역일 수 있으며, 제1 도핑 영역(611)이 n형 도핑 영역인 경우, 제2 도핑 영역(613)은 p형 도핑 영역일 수 있다.
중간층(620)은 영역 611 및 613에 마련되는 제1 및 제2 중간층(621, 622)을 포함할 수 있다. 중간층(620)은 실리신 물질층(610)을 보호하거나 다른 물질층과의 반응을 하는 것을 방지하기 위하여 마련될 수 있다. 중간층(620)은 실리신 물질층(110)의 영역 111 및 113의 표면을 Se이나 S으로 패시베이션(passivation)함으로써 형성하거나 BN, SiO2, SiN와 같은 절연물질로 되도록 형성시킬 수 있으며, 예를 들어 단층 내지 5원자층의 두께 범위로 형성될 수 있다.
그래핀층(630)은 제1 및 제2 중간층(621, 622) 상에 형성된 제1 및 제2 그래핀층(630)을 포함할 수 있다. 그래핀층(630)은 단일층일 수 있다. 이러한 그래핀층(630)은 산화를 방지할 뿐만 아니라, 추가로 일함수를 더 낮출 수도 있다. 또한, 그래핀은 실리신과 같은 2D 물질이므로 그래핀층(630)은 실리신 물질층(610) 상에 형성이 용이하다.
전극물질층6140)은 제1 및 제2 그래핀층(630) 상에 형성된 제1 및 제2 전극물질층(641, 642)을 포함한다. 제1 및 제2 전극물질층(641, 642)는 각기 소스 및 드레인으로 이해될 수 있다. 전극물질층(640)은 실리신의 전자친화도(electron affinity)보다 낮은 일함수를 갖는 물질로 형성된다. 실리콘(Si)의 전자친화도는 대략 4.05 eV이므로, 전극물질층(640)은 대략 4 eV보다 낮은 일함수를 갖는 물질로 형성될 수 있다. 예를 들어, 전극물질층(140)은 C12A7 전자화물, 2차원 전자화물, Y5Si3 전자화물과 같은 전자화물로 형성될 수 있다. 다른 예로서, 전극물질층(140)은 Mg, Ca, Y, La, 및 Er으로 이루어진 군에서 선택된 적어도 어느 한 물질로 형성될 수 있다.
전극물질층(640) 상에 형성된 전극물질 보호층(650)을 포함할 수 있다. 전극물질 보호층(650)은 제1 및 제2 전극물질층(641, 642)을 각기 덮는 제1 및 제2 전극물질 보호층(651, 652)를 포함할 수 있다.
중간층(620), 그래핀층(630), 전극물질 보호층(650) 중 일부 혹은 전부는 전술한 실시예들에서와 같이 전극물질에 따라 생략될 수도 있다.
도 11 및 도 12에 나타낸 실리신 전자 소자(600)는 실리신 물질층(610)이 제1 도핑 영역(611) 및 제2 도핑 영역(613)을 포함하며 그 사이에는 중간 영역(612)이 형성될 수 있다. 이러한 구조의 전자 소자는 다이오드 형태의 전자 소자일 수 있다.
전술한 본 발명인 실리신 전자 소자는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
100, 200, 300, 400, 500, 600: 실리신 전자 소자
110, 410, 510, 610: 실리신 물질층
120, 620: 중간층
130, 630: 그래핀층
140, 420, 430, 520, 530, 640: 전극물질층
150, 650: 전극물질 보호층
161, 261: 게이트 중간층
163, 263: 게이트 절연층
165, 265: 게이트 전극
171, 671: 하부 중간층
173: 하부 게이트 절연층
175: 하부 게이트 전극
273, 673: 하부 구조체
320: 상부 중간층
420, 430: 전극

Claims (30)

  1. 실리콘(silicon) 원자들이 이차원 벌집 구조를 지니며, 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 도핑되며, p형 도펀트 또는 n형 도펀트 중 적어도 하나가 도핑된 영역을 포함하는 실리신(silicene) 물질층; 및
    상기 실리신 물질층 상에 마련되며, 실리신의 전자친화도보다 낮은 일함수를 갖는 물질로 형성된 전극물질층;을 포함하는 실리신 전자 소자.
  2. 제1 항에 있어서,
    상기 전극물질층은 전자화물(electride)을 포함하는 실리신 전자 소자.
  3. 제2 항에 있어서,
    상기 전자화물은 C12A7 전자화물, 2차원 전자화물, Y5Si3 전자화물을 포함하는 실리신 전자 소자.
  4. 제3 항에 있어서,
    상기 2차원 전자화물은 이방성 2차원 전자화물 또는 다결정성 전자화물인 실리신 전자 소자.
  5. 제4 항에 있어서,
    상기 2차원 전자화물은 Ca2N, Y2C, Gd2C 를 포함하는 실리신 전자 소자.
  6. 제1 항에 있어서,
    상기 전극물질층은 Mg, Ca, Y, La, 및 Er으로 이루어진 군에서 선택된 적어도 어느 한 물질을 포함하는 실리신 전자 소자.
  7. 제1 항에 있어서,
    상기 실리신 물질층과 상기 전극물질층 사이에 마련된 중간층을 더 포함하는 실리신 전자 소자.
  8. 제7 항에 있어서,
    상기 중간층은 상기 실리신 물질층의 표면에 형성되는 패시베이션층 또는 절연층인 실리신 전자 소자.
  9. 제8 항에 있어서,
    상기 패시베이션층은 Se 또는 S을 포함하는 실리신 전자 소자.
  10. 제8 항에 있어서,
    상기 절연층은 BN, SiO2, 또는 SiN 으로 형성된 실리신 전자 소자.
  11. 제8 항에 있어서,
    상기 절연층은 상기 실리신 물질층의 상부면에 전역에 걸쳐 형성되는 실리신 전자 소자.
  12. 제7 항에 있어서,
    상기 중간층과 상기 전극물질층 사이에 마련된 그래핀층을 더 포함하는 실리신 전자 소자.
  13. 제1 항에 있어서,
    상기 전극물질층을 보호하는 전극물질 보호층을 더 포함하는 실리신 전자 소자.
  14. 제13 항에 있어서,
    상기 전극물질 보호층은 금속층인 실리신 전자 소자.
  15. 제14 항에 있어서,
    상기 전극물질 보호층은 상기 전극물질층의 면적보다 더 넓은 면적을 덮고 있어 상기 전극물질층의 옆면이 상기 전극물질 보호층으로부터 드러나지 않도록 하는 실리신 전자 소자.
  16. 제1 항에 있어서,
    상기 실리신 물질층은 상기 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 전체적으로 도핑되며, 상기 p형 도펀트가 도핑된 영역 및 n형 도펀트가 도핑된 영역이 각각 형성된 실리신 전자 소자.
  17. 제1 항에 있어서,
    상기 n형 도펀트가 도핑된 영역에서 n형 도펀트의 도핑 농도는 1012~1018 cm-3의 범위에 있는 실리신 전자 소자.
  18. 제1 항에 있어서,
    상기 p형 도펀트가 도핑된 영역에서 상기 게이트 영역의 p형 도펀트의 도핑 농도는 1012~1018 cm-3의 범위에 있는 실리신 전자 소자.
  19. 제1 항에 있어서,
    상기 실리신 물질층은 p형 도펀트가 도핑된 p 영역과 상기 p 영역의 양쪽에 각각 n형 도펀트가 도핑된 n+영역을 포함하며, 게이트 전극이 상기 p 영역상에 상기 p 영역의 폭과 같거나 그보다 큰 폭으로 형성되며, 소스 및 드레인이 n+영역상에 형성되는 실리신 전자 소자.
  20. 제19 항에 있어서,
    상기 게이트 전극과 상기 실리신 물질층 사이에는 게이트 절연층; 및
    상기 실리신 물질층과 상기 게이트 절연층 사이에 마련되는 게이트 중간층;을 더 포함하는 실리신 전자 소자.
  21. 제20 항에 있어서,
    상기 게이트 중간층은 BN, SiO2, SiN 중 어느 한 물질로 형성되는 실리신 전자 소자.
  22. 제1 항에 있어서,
    상기 실리신 물질층의 하부면에 마련되는 하부 중간층을 더 포함하는 실리신 전자 소자.
  23. 제22 항에 있어서,
    상기 하부 중간층은 BN, SiO2, SiN 중 어느 한 물질로 형성되는 실리신 전자 소자.
  24. 제22 항에 있어서,
    상기 실리신 물질층 하부에 형성된 하부 게이트 절연층 및 하부 게이트 전극을 더 포함하는 실리신 전자 소자.
  25. 제24 항에 있어서,
    상기 하부 게이트 전극은 상기 실리신 물질층의 n형 도펀트 및 p형 도펀트가 도핑된 영역에 대응되는 폭과 같거나 그보다 큰 폭을 지니도록 형성된 실리신 전자 소자.
  26. 실리콘 원자들이 이차원 벌집 구조를 지니며, 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 도핑되며, p형 도펀트 또는 n형 도펀트 중 적어도 하나가 저농도로 도핑된 저농도 도핑 영역과, p형 도펀트 또는 n형 도펀트 중 적어도 하나가 고농도로 도핑된 고농도 도핑 영역을 포함하는 실리신 물질층; 및
    상기 고농도 도핑 영역에 형성되는 전극물질층;을 포함하는 실리신 전자 소자.
  27. 제26 항에 있어서,
    상기 실리신 물질층은 단일층 또는 이중층으로 형성되며, 상기 고농도 도핑 영역은 도펀트가 치환 또는 흡착으로 도핑되는 실리신 전자 소자.
  28. 제26 항에 있어서,
    상기 실리신 물질층은 단일층 또는 이중층으로 형성되는 제1 영역과 다중층으로 형성되는 제2 영역을 포함하며, 상기 고농도 도핑 영역은 상기 제2 영역에 형성되는 실리신 전자 소자.
  29. 제26 항에 있어서,
    상기 저농도 도핑 영역의 도핑 농도는 1012~1018 cm-3의 범위에 있으며, 상기 고농도 도핑 영역에서의 도핑 농도는 1018~1021 cm-3의 범위에 있는 실리신 전자 소자.
  30. 제26 항에 있어서,
    상기 실리신 물질층은 p형 도펀트가 도핑된 p 영역과 상기 p 영역의 양쪽에 각각 n형 도펀트가 도핑된 n+영역을 포함하며, 상기 고농도 도핑 영역은 상기 n+영역의 일부 영역에 형성되는 n+++영역인 실리신 전자 소자.
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