KR102245295B1 - 실리신 물질층 및 이를 포함하는 전자 소자 - Google Patents
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Abstract
실리신 물질층 및 이를 포함하는 전자 소자를 개시한다. 개시된 실리신 물질층은 실리콘 원자들이 이차원 벌집 구조를 지니며 단일층 또는 이중층으로 형성된 것으로, 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 도핑되며, p형 도펀트 또는 n형 도펀트 중 적어도 하나가 도핑된 영역을 포함할 수 있다. 이러한 실리신 물질층을 포함하며 실리신 물질층 상에 중간층, 게이트 절연층 및 게이트 전극층이 형성될 수 있으며 박막 트랜지스터를 포함하는 전자 소자가 형성될 수 있다.
Description
본 개시는 실리신 물질층 및 이를 포함하는 스위칭 소자에 관한 것이다.
실리신(silicene)이란 실리콘의 동소체(allotrope)로써 실리콘 원자가 그래핀과 같이 2차원 벌집 구조를 지닌 물질이다. 그래핀과 같은 구조를 가지기 때문에 밴드구조가 거의 흡사하고 전자수송이 디락(Dirac) 방정식에 의해서 결정된다. 이동도(mobility)도 106cm2/Vs정도로 매우 높은 값을 지닐 것으로 예상되어지며, 종래의 실리콘 소자(Si device)들의 물리적 한계를 해결할 수 있을 것으로 기대되고 있다. 특히 그래핀은 기존의 실리콘 공정을 그대로 사용할 수 없지만, 실리신은 실리콘으로 이루어져 있기 때문에, 기존의 실리콘 공정을 그래도 사용할 수 있다는 장점이 있다.
본 실시예에서는 실리신 물질층 및 이를 포함하는 전자 소자, 예를 들어 트랜지스터와 같은 스위칭 소자를 제공한다. 본 실시예가 해결하려는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들을 더 포함할 수 있다.
본 발명의 실시예에서는,
실리콘 원자들이 이차원 벌집 구조를 지니며 단일층 또는 이중층으로 형성된 것으로,
제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 도핑되며,
p형 도펀트 또는 n형 도펀트 중 적어도 하나가 도핑된 영역을 포함하는 실리신 물질층을 제공한다.
상기 실리신 물질층은 상기 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 전체적으로 도핑되며,
상기 p형 도펀트가 도핑된 영역 및 n형 도펀트가 도핑된 영역이 각각 형성될 수 있다.
상기 실리신 물질층은 p형 도펀트가 도핑된 영역 양쪽에 각각 형성된 n형 도펀트가 도핑된 영역을 포함할 수 있다.
상기 실리신 물질층은 n형 도펀트가 도핑된 영역 양쪽에 각각 형성된 p형 도펀트가 도핑된 영역을 포함할 수 있다.
또한, 본 실시예에서는 실리신 물질층;
상기 실리신 물질층 상에 형성된 게이트 절연층 및 게이트 전극; 및
상기 실리신 물질층 양쪽에 형성된 소스 및 드레인을 포함하며,
상기 실리신 물질층은 실리콘 원자들이 이차원 벌집 구조를 지니며 단일층 또는 이중층으로 형성된 것으로,
제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 도핑되며,
p형 도펀트 또는 n형 도펀트 중 적어도 하나가 도핑된 영역을 포함하는 실리신 물질층을 포함하는 전자 소자를 개시한다.
상기 실리신 물질층은 p형 도펀트가 도핑된 영역 양쪽에 각각 형성된 n형 도펀트가 도핑된 영역을 포함할 수 있다.
상기 게이트 전극은 상기 실리신 물질층의 p형 도펀트가 도핑된 영역에 대응되는 폭을 지닌 것일 수 있다.
상기 실리신 물질층은 n형 도펀트가 도핑된 영역 양쪽에 각각 형성된 p형 도펀트가 도핑된 영역을 포함할 수 있다.
상기 게이트 전극은 상기 실리신 물질층의 n형 도펀트가 도핑된 영역에 대응되는 폭을 지닐 수 있다.
상기 실리신 물질층 및 상기 게이트 절연층 사이에 형성된 중간층;을 더 포함할 수 있다.
상기 실리신 물질층은 보론 질화물로 형성된 실리신 물질층을 포함할 수 있다.
상기 실리신 물질층 하부에 형성된 제 2중간층, 제 2게이트 절연층 및 하부 게이트 전극을 더 포함할 수 있다.
상기 하부 게이트 전극은 상기 실리신 물질층의 n형 도펀트 및 p형 도펀트가 도핑된 영역에 대응되는 폭을 지니도록 형성될 수 있다.
또한, 본 실시예에서는 실리신 물질층;
상기 실리신 물질층의 양쪽에 각각 형성된 제 1전극 및 제 2전극을 포함하며,
상기 실리신 물질층은 실리콘 원자들이 이차원 벌집 구조를 지니며 단일층 또는 이중층으로 형성된 것으로,
제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 도핑되며,
p형 도펀트 또는 n형 도펀트 중 적어도 하나가 도핑된 영역을 포함하는 실리신 물질층을 포함하는 전자 소자를 개시한다.
본 개시에 따르면, 밴드갭을 자유롭게 조절할 수 있는 실리신 물질층을 제공할 수 있다. 그리고, 실리신 물질층을 포함하는 전자 소자, 예를 들어 박막 트랜지스터와 같은 스위칭 소자를 제공할 수 있다. 종래의 실리콘을 포함하는 반도체 소자의 경우 다층 구조의 실리콘층이 사용되었으나, 본 개시에 따른 실리신 트랜지스터는 단층의 실리콘층이 필요하며, 전자 소자의 집적도를 향상시킬 수 있다.
도 1은 본 개시에 따른 실리신 물질층을 나타낸 도면이다.
도 2a는 일실시예에 따른 실리신 물질층을 포함하는 전자 소자의 단면을 나타낸 도면이다.
도 2b는 도 2a에 나타낸 전자 소자의 평면도를 나타낸 도면이다.
도 3은 다른 실시예에 따른 실리신 물질층을 포함하는 전자 소자의 단면을 나타낸 도면이다.
도 4는 또 다른 실시예에 따른 실리신 물질층을 포함하는 전자 소자를 나타낸 평면도이다.
도 5a 내지 도 5f는 일실시예에 다른 실리신 물질층을 포함하는 전자 소자의 제조 방법을 나타낸 도면이다.
도 2a는 일실시예에 따른 실리신 물질층을 포함하는 전자 소자의 단면을 나타낸 도면이다.
도 2b는 도 2a에 나타낸 전자 소자의 평면도를 나타낸 도면이다.
도 3은 다른 실시예에 따른 실리신 물질층을 포함하는 전자 소자의 단면을 나타낸 도면이다.
도 4는 또 다른 실시예에 따른 실리신 물질층을 포함하는 전자 소자를 나타낸 평면도이다.
도 5a 내지 도 5f는 일실시예에 다른 실리신 물질층을 포함하는 전자 소자의 제조 방법을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 개시에 따른 실리신 물질층 및 이를 포함하는 전자 소자에 대해 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것일 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 개시에 따른 실리신 물질층을 나타낸 도면이다.
도 1을 참조하면, 실리신 물질층(100)은 실리콘 원자들이 이차원적으로 벌집 구조를 지닌층일 수 있다. 그리고 실리신 물질층(100)은 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 1차 도핑될 수 있다. 예를 들어, 실리신 물질층(100)은 리튬(Li), 나트륨(Na), 칼륨(K)와 같은 1족 물질, 베릴륨(Be), 마그네슘(Mg), 칼륨(Ca)와 같은 2족 물질, 플로오르(F), 염소(Cl), 브롬(Br)과 같은 17족 물질 등이 1차 도핑될 수 있다. 실리신 물질층(100)에 1족, 2족, 16족 또는 17족 물질과 같은 1차 도핑 물질이 도핑되는 경우 실리신 물질층(100)의 밴드갭이 조절될 수 있다. 실리신 물질층(100)에 대한 1차 도핑 물질의 도핑 농도가 증가할 수록 실리신 물질층(100)의 밴드갭은 증가할 수 있다.
그리고, 실리신 물질층(100)에 1차 도핑이 된 상태에서, p형 도펀트 물질 또는 n형 도펀트 물질을 이용하여 2차 도핑을 실시할 수 있다. 예를 들어 p형 도펀트 물질로는 보론(B) 또는 알루미늄(Al) 등일 수 있으며, n형 도펀트 물질로는 인(P) 등이 사용될 수 있다. 다만, 2차 도핑 물질은 이에 한정되는 것이 아니라, 반도체 공정에서 일반적으로 사용되는 p형 도펀트 물질 또는 n형 도펀트 물질이 사용될 수 있다. 도 1의 부재번호 110, 120 및 130은 2차 도핑 물질이 도핑된 영역을 나타낸 것으로, 예를 들어 부재번호 110 및 130은 실리신 물질층(100)에 p형 도펀트 물질이 도핑된 영역일 수 있으며, 부재번호 120은 n형 도펀트 물질이 도핑된 영역일 수 있다. 선택적으로 부재번호 110 및 130은 실리신 물질층(100)에 n형 도펀트 물질이 도핑된 영역일 수 있으며, 부재번호 120은 p형 도펀트 물질이 도핑된 영역일 수 있다. 이와같이 본 실시예에 따른 실리신 물질층(100)은 NPN 또는 PNP 도핑 영역을 지닐 수 있으며, 다만 이에 한정되지 않으며 실리신 물질층(100)은 p형 도핑 영역 또는 n형 도핑 영역 중 적어도 어느 하나를 포함할 수 있다.
이처럼 본 개시에 따른 실리신 물질층(100)은 실리콘 원자들이 육각형 벌집 구조로 형성된 이차원 구조를 지닐 수 있으며, 단층(mono layer) 또는 2층(by-layer)으로 형성된 것일 수 있다. 실리신 물질층(100)은 1차 도핑 물질 및 2차 도핑 물질이 모두 도핑된 2중 도핑된 영역을 포함할 수 있다. 1차 도핑 물질 및 2차 도핑 물질은 각각 1012~1021/cm3 또는 108~1014/cm2의 도핑 농도를 지니도록 도핑될 수 있으며, 1차 도핑 물질과 2차 도핑 물질은 실리신 물질층(100)의 육각형 그물 구조를 지닌 실리콘 원자와 각각 치환되거나 실리콘 원자들 사이에 포함된 침입(interstitial)형 도펀트로 존재할 수 있다. 통상적인 전자 소자에 사용되는 실리콘 물질층은 벌크(bulk)로 수많은 실리콘층들이 다층 구조를 지니며 형성된다. 이에 반해 본 실시예에 따른 실리신 물질층(100)은 그래핀과 같은 육각형 이차원 구조를 지니며 높은 이동도를 지닐 수 있으며, 도핑 물질에 의해 밴드갭 특성을 용이하게 조절할 수 있다.
도 2a는 일실시예에 따른 실리신 물질층을 포함하는 전자 소자의 단면을 나타낸 도면이다. 도 2b는 도 2a에 나타낸 전자 소자의 평면도를 나타낸 도면이다. 여기서는 실리신 물질층을 채널로 형성한 트랜지스터 구조를 나타내었다.
도 2a 및 도 2b를 참조하면, 하부 구조체(20) 상에 형성된 실리신 물질층(22)과 실리신 물질층(22) 상에 형성된 중간층(24), 게이트 절연층(26) 및 게이트 전극층(28)을 포함할 수 있다. 그리고, 실리신 물질층(22)의 양측에는 소스(23a) 및 드레인(23b)이 각각 형성될 수 있다. 실리신 물질층(22)은 트랜지스터 소자의 채널(channel)일 수 있으며, 실리신 물질층(22)은 도 1에 관한 설명에서 나타낸 바와 같이 실리콘 원자들이 육각형 벌집 구조로 형성된 이차원 구조를 지닐 수 있으며, 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 1차 도핑될 수 있으며, p형 도펀트 물질 또는 n형 도펀트 물질이 2차 도핑될 수 있다. 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질은 실리신 물질층(22) 전 영역에 걸쳐 도핑될 수 있으며, p형 도펀트 또는 n형 도펀트 물질은 실리신 물질층(22)의 특정 영역에 대해서만 도핑될 수 있다. 예를 들어, 도 2a에서 실리신 물질층(22)은 전체적으로 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 도핑될 수 있다. 그리고, p형 도펀트 물질이 도핑된 영역(210, 230)과 n형 도펀트 물질이 도핑된 영역(220)을 포함할 수 있다. 이처럼 실리신 물질층(22)은 PNP형 도핑 영역을 지닐 수 있으며, 반대로 영역 210, 230에는 n형 도핑 물질을 도핑하고, 영역 220에는 p형 도핑 물질을 도핑하여 NPN형 도핑 영역을 지니도록 형성할 수 있다.
중간층(24)은 실리신 물질층(22)은 보호하거나 다른 물질층과의 반응을 하는 것을 방지하기 위하여 선택적으로 형성된 것이다. 중간층(24)은 실리신 물질층(22)과 반응성이 낮은 물질로 형성될 수 있으며, 예를 들어 헥사고날 보론 나아트라이드(hBN)로 형성될 수 있다. 중간층(24)의 두께는 되도록 얇게 형성시킬 수 있으며, 예를 들어 단층(monolayer) 내지 5원자층의 두께 범위로 형성될 수 있다.
게이트 절연층(26)은 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 지닌 고유전 물질(high-k) 물질로 형성될 수 있다. 예를 들어 게이트 절연층(26)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물 등으로 형성될 수 있다.
게이트 전극층(28), 소스(23a) 및 드레인(23b)은 전도성 물질로 형성될 수 있으며, 금속, 전도성 금속 산화물, 전도성 금속 질화물, 전도성 폴리머 등 전자 소자에 전극 물질로 사용되는 물질이면 제한없이 사용될 수 있다. 게이트 전극층(28), 소스(23a) 및 드레인(23b)은 동일한 전도성 물질로 형성될 수 있으며, 또한 서로 다른 물질로 형성될 수 있다. 게이트 전극층(28)은 실리신 물질층(22)의 중앙 부위에 대응되는 영역 상에 형성될 수 있으며, 예를 들어 실리신 물질층(22)이 NPN 도핑 영역을 포함하는 경우, 게이트 전극층(28)은 p형 도핑 영역인 영역 220에 대응되는 영역 상에 형성될 수 있다. 실리신 물질층(22)이 NPN 도핑 영역을 포함하는 경우, 게이트 전극층(28)은 p형 도핑 영역의 폭과 동일하거나 조금 큰 폭을 지니도록, 즉 실질적으로 p형 도핑 영역의 폭과 동일하게 형성될 수 있다. 그리고, 실리신 물질층(22)이 PNP 도핑 영역을 포함하는 경우, 게이트 전극층(28)은 n형 도핑 영역의 폭과 동일하거나 조금 큰 폭을 지니도록, 즉 실질적으로 n형 도핑 영역의 폭과 동일하게 형성될 수 있다. 게이트 전극층(28)은 실리신 물질층(22)의 케미컬 포텐셜(chemical potential)을 조절할 수 있으며, 특히 실리신 물질층(22)이 PNP 도핑 영역 또는 NPN 도핑 영역을 포함하는 경우 n형 도핑 영역 또는 p형 도핑 영역인 영역 220의 케미컬 포텐셜의 케미컬 포텐셜을 조절할 수 있다.
도 3은 다른 실시예에 따른 실리신 물질층을 포함하는 전자 소자의 단면을 나타낸 도면이다.
도 3을 참조하면, 실리신 물질층을 포함하는 전자 소자는 실리신 물질층(30)과 실리신 물질층(30) 상에 형성된 제 1중간층(32), 제 1게이트 절연층(34) 및 상부 게이트 전극층(36)을 포함할 수 있다. 그리고, 실리신 물질층(30)의 양측에는 소스(33a) 및 드레인(33b)이 각각 형성될 수 있다. 실리신 물질층(30) 하부에는 제 2중간층(340), 제 2게이트 절연층(350) 및 하부 게이트 전극층(360)이 형성될 수 있다.
실리신 물질층(30)은 트랜지스터 소자의 채널(channel)일 수 있으며, 실리신 물질층(30)은 실리콘 원자들이 육각형 벌집 구조로 형성된 이차원 구조를 지닐 수 있으며, 실리신 물질층(30)의 전 영역에 걸쳐 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 1차 도핑될 수 있으며, 실리신 물질층(30)의 일 영역에는 p형 도펀트 물질 또는 n형 도펀트 물질이 2차 도핑될 수 있다. 예를 들어, 도 3에서 실리신 물질층(30)은 전체적으로 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 도핑될 수 있다. 그리고, 영역 310, 320 및 330에는 p형 도펀트 물질 또는 n형 도펀트 물질 중 하나의 물질이 선택적으로 도핑될 수 있다. 예를 들어 영역 320에는 n형 도펀트 물질 또는 p형 도펀트 물질이 도핑될 수 있으며, 영역 310 및 330에는 영역 320과 다른 극성을 지닌 도펀트 물질이 도핑될 수 있다. 이에 따라 실리신 물질층(30)은 PNP형 도핑 영역을 지니거나, NPN형 도핑 영역을 지닐 수 있다.
제 1중간층(32) 및 제 2중간층(340)은 실리신 물질층(30)은 보호하거나 다른 물질층과의 반응을 하는 것을 방지하기 위하여 선택적으로 형성될 수 있다. 제 1중간층(32) 및 제 2중간층(340)은 예를 들어 보론 나아트라이드(BN)로 형성될 수 있다. 제 1중간층(32) 및 제 2중간층(340)은 단층(monolayer) 내지 5원자층의 두께 범위로 형성될 수 있다.
제 1게이트 절연층(34) 및 제 2게이트 절연층(350)은 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 지닌 고유전 물질(high-k) 물질로 형성될 수 있다. 예를 들어 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물 등으로 형성될 수 있다.
상부 게이트 전극층(36), 하부 게이트 전극층(360), 소스(33a) 및 드레인(33b)은 전도성 물질로 형성될 수 있으며, 금속, 전도성 금속 산화물, 전도성 금속 질화물, 전도성 폴리머 등 전자 소자에 전극 물질로 사용되는 물질이면 제한없이 사용될 수 있다. 상부 게이트 전극층(36), 하부 게이트 전극층(360), 소스(33a) 및 드레인(33b)은 동일한 전도성 물질로 형성될 수 있으며, 또한 서로 다른 물질로 형성될 수 있다.
상부 게이트 전극층(36)은 실리신 물질층(30)의 중앙 부위에 대응되는 영역 상에 형성될 수 있으며, 예를 들어 실리신 물질층(30)이 NPN 도핑 영역을 포함하는 경우, 상부 게이트 전극층(36)은 p형 도핑 영역인 영역 320에 대응되는 영역 상에 형성될 수 있다. 그리고 실리신 물질층(30)이 NPN 도핑 영역을 포함하는 경우, 상부 게이트 전극층(36)은 p형 도핑 영역의 폭과 동일하거나 조금 큰 폭을 지니도록, 즉 실질적으로 p형 도핑 영역의 폭과 동일하게 형성될 수 있다. 또한, 실리신 물질층(30)이 PNP 도핑 영역을 포함하는 경우, 상부 게이트 전극층(36)은 n형 도핑 영역의 폭과 동일하거나 조금 큰 폭을 지니도록, 즉 실질적으로 n형 도핑 영역의 폭과 동일하게 형성될 수 있다. 하부 게이트 전극층(360)은 상부 게이트 전극층(36)보다 넓은 폭을 지니도록 형성될 수 있다. 즉, 상부 게이트 전극층(36)은 실리신 물질층(30)이 NPN형 또는 PNP형으로 도핑된 경우, 중앙 도핑 영역인 영역 320과 실질적으로 동일하거나 비슷한 폭으로 형성되는데 비해 하부 게이트 전극층(260)은 실리신 물질층(30)의 NPN형 또는 PNP형 도핑 영역에 모두 대응되는 폭을 지니도록 형성될 수 있다. 실리신 물질층(30) 하부에 하부 게이트 전극층(360)을 형성함으로써, 실리신 물질층(30)의 전체적인 케미컬 포텐셜(chemical potential)을 조절할 수 있다.
도 4는 또 다른 실시예에 따른 실리신 물질층을 포함하는 전자 소자를 나타낸 평면도이다.
도 4를 참조하면, 실리신 물질층(40)과 실리신 물질층(40)의 양측에 형성된 제 1전극(42) 및 제 2전극(44)을 포함할 수 있다. 실리신 물질층(40)은 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 1차 도핑될 수 있다. 그리고, 실리신 물질층(40)의 일 영역에는 p형 도펀트 물질 또는 n형 도펀트 물질이 2차 도핑될 수 있다. 예를 들어, 실리신 물질층(40)의 영역 410은 p형 도펀트 물질 또는 n형 도펀트 물질 중 어느 하나가 도핑된 영역이며, 영역 430은 영역 410과 다른 극성을 지닌 도펀트 물질이 도핑된 영역일 수 있다. 예를 들어, 영역 410은 p형 도핑 영역인 경우, 영역 430은 n형 도핑 영역일 수 있으며, 영역 410이 n형 도핑 영역인 경우, 영역 430은 p형 도핑 영역일 수 있다. 제 1전극(42) 및 제 2전극(44)은 전도성 물질로 형성될 수 있으며, 금속, 전도성 금속 산화물, 전도성 금속 질화물 또는 전도성 폴리머로 형성될 수 있다. 도 4에 나타낸 전자 소자는 실리신 물질층(40)이 제 1도핑 영역(410) 및 제 2도핑 영역(430)을 포함하며 그 사이에는 중간 영역(420)이 형성될 수 있다. 이러한 구조의 전자 소자는 다이오드 형태의 전자 소자일 수 있다.
도 5a 내지 도 5f는 일실시예에 다른 실리신 물질층을 포함하는 전자 소자의 제조 방법을 나타낸 도면이다.
도 5a를 참조하면, 하부 구조체(50) 상에 실리신 물질층(52)을 형성한다. 하부 구조체는 일반적인 전자 소자의 기판으로 사용되는 물질층일 수 있으며, 또한 도 2a의 중간층(24)과 같은 물질로 형성된 물질층일 수 있다. 실리신 물질층(52)은 실리콘 원자들이 이차원 벌집 구조로 형성된 것으로, 단일층(monolayer) 또는 이중층(bilayer) 구조로 형성된 것일 수 있다. 이러한 실리신 물질층(52)은 챔버 내에서 섭씨 약 200도 내지 300도로 실리콘을 가열하여 하부 구조체(50) 상에 형성시키거나, Ag와 같은 물질 상에 실리신을 형성한 뒤 하부 구조체(50) 상에 전사하여 형성된 것일 수 있다.
도 5b를 참조하면, 실리신 물질층(52)에 대해 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질로 1차 도핑을 실시한다. 1차 도핑 공정은 실리신 물질층(52)의 전 범위에 걸쳐 실시할 수 있다.
도 5c를 참조하면, 1차 도핑된 실리신 물질층(52)의 특정 영역에 n형 도펀트 또는 p형 도펀트를 도핑하는 2차 도핑 공정을 실시한다. 예를 들어 실리신 물질층의 영역 510 및 530에는 n형 또는 p형 도펀트 중 어느 하나를 도핑할 수 있고, 영역 520에는 영역 510 및 530과 다른 극성의 도펀트 물질을 도핑할 수 있다. 참고로, 실리신 물질층(52)에 대한 도핑 공정은 1차 도핑 공정 이후 2차 도핑 공정을 실시하는 것으로 나타내었으나, 이는 한정적인 것이 아니라 순서를 바꾸어 도핑 공정을 실시할 수 있다. 즉, 실리신 물질층(52)의 특정 영역에 n형 도펀트 물질 또는 p형 도펀트 물질을 도핑한 뒤, 실리신 물질층(52) 전반적으로 제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질을 도핑할 수 있다.
도 5d를 참조하면, 실리신 물질층(52) 상에 중간층(54)을 형성할 수 있다. 중간층(54)은 실리신 물질층(52)은 보호하거나 다른 물질과 반응을 하는 것을 방지하기 위하여 선택적으로 형성될 수 있다. 중간층(54)은 실리신 물질층(52)과 반응성이 낮은 물질로 형성될 수 있으며, 예를 들어 보론 나아트라이드(BN)로 형성될 수 있다. 중간층(54)은 되도록 얇게 형성시킬 수 있으며, 예를 들어 단층(monolayer) 내지 5원자층의 두께 범위로 형성될 수 있다.
도 5e를 참조하면, 중간층(54) 상에 게이트 절연층(56)을 형성할 수 있다. 게이트 절연층(56)은 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 지닌 고유전 물질(high-k) 물질로 형성할 수 있다.
도 5f를 참조하면, 게이트 절연층(54) 상에 게이트 전극층(58)을 형성하고, 실리신 물질층(52) 양쪽에 소스(53a) 및 드레인(53b)을 형성할 수 있다. 게이트 전극층(58), 소스(53a) 및 드레인(53b)은 전도성 물질로 형성될 수 있으며, 금속, 전도성 금속 산화물, 전도성 금속 질화물, 전도성 폴리머 등으로 형성할 수 있다.
지금까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100, 22, 30, 40, 52: 실리신 물질층,
20: 하부 구조체, 24, 32, 54: 중간층
26, 34, 56: 게이트 절연층, 28, 36, 360, 58: 게이트 전극,
23a, 33a, 53a: 소스, 23b, 33b, 53b: 드레인
20: 하부 구조체, 24, 32, 54: 중간층
26, 34, 56: 게이트 절연층, 28, 36, 360, 58: 게이트 전극,
23a, 33a, 53a: 소스, 23b, 33b, 53b: 드레인
Claims (14)
- 실리콘 원자들이 이차원 벌집 구조를 지니며 단일층 또는 이중층으로 형성된 것으로,
제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 전체적으로 도핑되며,
p형 도펀트가 도핑된 영역 및 n형 도펀트가 도핑된 영역을 각각 포함하는 실리신 물질층. - 삭제
- 제 1항에 있어서,
상기 실리신 물질층은 상기 p형 도펀트가 도핑된 영역 양쪽에 각각 형성된 상기 n형 도펀트가 도핑된 영역을 포함하는 실리신 물질층. - 제 1항에 있어서,
상기 실리신 물질층은 상기 n형 도펀트가 도핑된 영역 양쪽에 각각 형성된 상기 p형 도펀트가 도핑된 영역을 포함하는 실리신 물질층. - 실리신 물질층;
상기 실리신 물질층 상에 형성된 게이트 절연층 및 게이트 전극; 및
상기 실리신 물질층 양쪽에 형성된 소스 및 드레인을 포함하며,
상기 실리신 물질층은 실리콘 원자들이 이차원 벌집 구조를 지니며 단일층 또는 이중층으로 형성된 것으로,
제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 전체적으로 도핑되며,
p형 도펀트가 도핑된 영역 및 n형 도펀트가 도핑된 영역을 각각 포함하는 실리신 물질층을 포함하는 전자 소자. - 제 5항에 있어서,
상기 실리신 물질층은 상기 p형 도펀트가 도핑된 영역 양쪽에 각각 형성된 상기 n형 도펀트가 도핑된 영역을 포함하는 실리신 물질층을 포함하는 전자 소자. - 제 6항에 있어서,
상기 게이트 전극은 상기 실리신 물질층의 상기 p형 도펀트가 도핑된 영역에 대응되는 폭을 지닌 실리신 물질층을 포함하는 전자 소자. - 제 5항에 있어서,
상기 실리신 물질층은 상기 n형 도펀트가 도핑된 영역 양쪽에 각각 형성된 상기 p형 도펀트가 도핑된 영역을 포함하는 실리신 물질층을 포함하는 전자 소자. - 제 8항에 있어서,
상기 게이트 전극은 상기 실리신 물질층의 상기 n형 도펀트가 도핑된 영역에 대응되는 폭을 지닌 실리신 물질층을 포함하는 전자 소자. - 제 5항에 있어서,
상기 실리신 물질층 및 상기 게이트 절연층 사이에 형성된 중간층;을 더 포함하는 실리신 물질층을 포함하는 전자 소자. - 제 10항에 있어서,
상기 중간층은 보론 질화물로 형성된 실리신 물질층을 포함하는 전자 소자. - 제 5항에 있어서,
상기 실리신 물질층 하부에 형성된 제 2중간층, 제 2게이트 절연층 및 하부 게이트 전극을 더 포함하는 실리신 물질층을 포함하는 전자 소자. - 제 12항에 있어서,
상기 하부 게이트 전극은 상기 실리신 물질층의 상기 n형 도펀트 및 상기 p형 도펀트가 도핑된 영역에 대응되는 폭을 지니도록 형성된 실리신 물질층을 포함하는 전자 소자. - 실리신 물질층;
상기 실리신 물질층의 양쪽에 각각 형성된 제 1전극 및 제 2전극을 포함하며,
상기 실리신 물질층은 실리콘 원자들이 이차원 그물 구조를 지니며 단일층 또는 이중층으로 형성된 것으로,
제 1족, 2족, 16족 및 17족 중 적어도 어느 하나의 물질이 전체적으로 도핑되며,
p형 도펀트가 도핑된 영역 및 n형 도펀트가 도핑된 영역을 각각 포함하는 실리신 물질층을 포함하는 전자 소자.
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