KR101830782B1 - 그래핀을 포함하는 전극 구조체 및 전계효과 트랜지스터 - Google Patents
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Abstract
그래핀을 포함하는 전극 구조체 및 전계효과 트랜지스터를 개시한다. 개시된 전극 구조체는 반도체층 상의 그래핀과, 상기 그래핀 상의 전극 메탈을 구비한다. 상기 그래핀은 상기 반도체층과 직접적으로 접촉하며, 상기 전극 메탈은 상기 그래핀과 직접 접촉한다.
Description
그래핀을 반도체 기판과 전극 메탈 사이에 개재하여 에너지 장벽을 감소시킨 그래핀을 포함하는 전극 구조체 및 반도체 소자에 관한 것이다.
2차원 육방정계 (2-dimensional hexagonal) 탄소구조를 가지는 그래핀은, 반도체를 대체할 수 있는 새로운 물질로 최근에 전세계적으로 활발히 연구가 진행되고 있다. 특히, 그래핀은 제로 갭 반도체(zero gap semiconductor)로 채널 폭을 10nm 이하로 그래핀 나노리본(graphene nanoribbon: GNR)을 제작하는 경우 크기 효과(size effect)에 의하여 밴드갭이 형성되어 상온에서 작동이 가능한 전계효과 트랜지스터를 제작할 수 있다.
반도체 소자에서 반도체층 바로 위에 금속을 사용하여 전극을 형성하는 경우, 금속-반도체 접합구조가 형성된다. 이러한 구조에서는 쇼트키 에너지 배리어(Schottky energy barrier)가 금속 및 반도체 사이에 형성되어, 소자 응용분야에서 구동전압을 증가시키는 요인이 될 수 있다. 특히, 소자 크기가 30nm 이하일 경우, 전체 저항에서 접촉 저항(contact resistance)이 차지하는 비율이 증가한다.
종래에는 접촉 저항을 감소시키기 위해서 반도체 계면 도핑, 이종 결합의 일함수 제어, 실리싸이드(silicide) 형성을 시도하였다.
본 발명의 일 실시예에 따른 그래핀을 포함하는 전극 구조체는, 반도체 및 금속의 중간 성질을 가진 그래핀을 반도체-금속 결합의 중간에 배치하여 반도체-금속 접합구조의 에너지 배리어를 감소시킨 전극 구조체를 제공한다.
본 발명의 다른 실시예에 따른 반도체 소자는 상기 전극 구조체를 구비한 전계효과 트랜지스터를 제공한다.
본 발명의 일 실시예에 따른 반도체 배리어를 구비한 그래핀 전계효과 트랜지스터는:
반도체층 상의 그래핀; 및
상기 그래핀 상의 전극 메탈;을 구비한다.
상기 반도체층은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체로 이루어진 그룹으로부터 선택된 하나로 이루어진다.
상기 그래핀은 단층 또는 2층의 그래핀으로 이루어질 수 있다.
상기 전극 메탈은 30nm 이하의 크기로 이루어질 수 있다.
상기 그래핀은 상기 반도체층과 직접적으로 접촉하며, 상기 전극 메탈은 상기 그래핀과 직접 접촉한다.
본 발명의 다른 실시예에 따른 전계효과 트랜지스터는: 제1불순물로 도핑된 반도체 기판;
상기 기판 상에서 서로 이격되게 배치된 제1 그래핀 및 제2 그래핀;
상기 제1 그래핀 및 제2 그래핀 상에 각각 형성된 소스 전극 및 드레인 전극;
상기 기판에서 상기 제1 그래핀 및 제2 그래핀의 하부에 각각 상기 제1불순물과 반대 극성의 제2불순물로 도핑된 소스 영역 및 드레인 영역;
상기 소스 전극 및 상기 드레인 전극 사이의 게이트 옥사이드; 및
상기 게이트 옥사이드 상의 게이트 전극;을 구비한다.
본 발명의 실시예에 따른 그래핀을 포함하는 전극 구조체는, 반도체-금속 결합의 중간에 그래핀을 배치하여 반도체-금속 결합에서의 에너지 배리어를 감소시킨다.
도 1은 본 발명의 일 실시예에 따른 그래핀을 포함하는 전극 구조체(100)를 보여주는 단면도이다.
도 2는 금속-반도체 사이의 에너지 장벽을 보여주는 에너지 밴드 다이어그램이다.
도 3은 본 발명의 실시예에 따른 전극 구조체의 에너지 장벽을 보여주는 에너지 밴드 다이어그램이다.
도 4는 본 발명의 다른 실시예에 따른 전계효과 트랜지스터(200)의 단면도이다.
도 2는 금속-반도체 사이의 에너지 장벽을 보여주는 에너지 밴드 다이어그램이다.
도 3은 본 발명의 실시예에 따른 전극 구조체의 에너지 장벽을 보여주는 에너지 밴드 다이어그램이다.
도 4는 본 발명의 다른 실시예에 따른 전계효과 트랜지스터(200)의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 그래핀을 포함하는 전극 구조체(100)를 보여주는 단면도이다.
도 1을 참조하면, 반도체 기판(110) 상에 그래핀(120)이 형성되며, 그래핀(120) 상에 전극 메탈(130)이 형성된다. 그래핀(120)은 반도체 기판(110)과 직접적으로 접촉된다. 전극 메탈(130)은 30nm 이하의 크기, 즉, 사각형상인 경우 장변, 원형인 경우 장경이 30nm 이하로 형성될 수 있다.
반도체 기판(110)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체 등으로 형성될 수 있다.
그래핀(120)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀을 반도체 기판(110) 상에 전사한 후 패터닝하여 형성될 수 있다. 또한, 미리 패터닝된 그래핀을 반도체 기판(110) 상에 배치할 수도 있다.
그래핀(120)은 한 층 또는 두 층으로된 그래핀일 수 있다. 그래핀(120)은 반금속(semi-metal) 성질을 가진 물질이며, 그래핀이 3층 이상의 구조를 가질 수록 이러한 반금속 성질이 감소된다.
그래핀(120) 상의 전극 메탈(130)은 일반 전극물질로 형성될 수 있다. 예컨대, 알루미늄, 금, 은, 팔라듐 등으로 형성될 수 있다. 전극 메탈(130)은 전자빔 증착 또는 스퍼터링 방법으로 기판(110) 상의 그래핀(120)을 덮도록 증착될 수 있다.
전극 구조체(100)는 작은 영역, 예컨대 나노스케일의 그래핀 및 전극 메탈을 가진 구조에서 접촉 저항(contact resistance)을 감소시키므로, 전극 영역을 작게 형성할 수 있으며, 따라서, 전자 소자 및 반도체 소자 등에서 널리 사용될 수 있다.
이하에서는 본 발명의 실시예에 따른 전극 구조체의 작용을 도면을 참조하여 설명한다.
도 2는 금속-반도체 사이의 에너지 장벽을 보여주는 에너지 밴드 다이어그램이다. 도 2는 n-type 반도체 기판 상에 그래핀 및 전극 메탈을 순차적으로 형성한 전극 구조체의 에너지 밴드 다이어그램이다.
도 2를 참조하면, 전자가 전극 메탈로부터 반도체층으로 이동하기 위해서는 쇼트키 에너지 장벽(q(φ m - χ))을 극복하여야 한다. 마찬가지로, n-typ 반도체의 전도대에 있는 전자가 전극 메탈 쪽으로 이동하려면 q(φ m - φ s ) 만큼의 에너지가 필요하다. 여기서, qφ m 은 전극 메탈의 일함수, χ는 전자 친화력, qφ s 는 반도체의 일함수를 가리킨다.
도 3은 본 발명의 실시예에 따른 전극 구조체의 에너지 장벽을 보여주는 에너지 밴드 다이어그램이다. 도 3은 n-type 반도체 위에 그래핀 및 전극 메탈이 순차적으로 형성된 전극 구조체의 에너지 밴드 다이어그램이다.
도 3을 참조하면, 그래핀은 밴드갭이 없으므로, 전극 메탈과 그래핀 사이의 페르미 레벨의 변화가 없다. 그러나. 그래핀 및 반도체 사이의 접합에서는 그래핀이 n-type 반도체로부터 전자를 받아서 페르미 레벨이 에너지 배리어가 작아지는 방향으로 일함수가 변한다. 즉, 그래핀이 n 도핑이 된다. 그래핀의 일함수가 반도체와 접합후 qφ d 만큼 감소하여 결국 쇼트키 에너지 장벽이 감소한다. 이는 전극 메탈과 반도체의 중간 성질을 가진 그래핀의 특성 때문이며, 이러한 현상은 반도체-금속 결합 소자에 모두 적용될 수 있다.
전자가 전극 메탈로부터 반도체층으로 이동하기 위해서는 쇼트키 에너지 장벽 qφ b =q(φ m - φ d - χ) 을 극복하여야 한다. 종래의 금속-반도체 구조의 전극에 비해서 qφ d 만큼의 에너지가 감소한다. 마찬가지로, n-typ 반도체의 전도대에 있는 전자가 전극 메탈 쪽으로 이동하려면 q(φ m - φ s - φ d ) 만큼의 에너지가 필요하므로 종래 금속-반도체 구조의 전극에 비해서 qφ d 만큼의 에너지가 감소한다. 여기서, qφ g 은 그래핀를 가리킨다.
도 3에서는 n-type 반도체를 사용하여 전자의 에너지 장벽을 설명하였지만, p-type 반도체를 사용하고 정공을 캐리어로 사용하는 경우의 에너지 장벽도 위에서 설명한 것과 마찬가지로 반도체-전극 사이의 에너지 장벽이 그래핀의 개재로 qφ d 만큼의 감소되며, 상세한 설명은 생략한다.
도 4는 본 발명의 다른 실시예에 따른 전계효과 트랜지스터(200)의 단면도이다.
도 4를 참조하면, 제1 불순물로 도핑된 반도체 기판(210)에 제1 불순물과 반대 극성의 제2 불순물로 도핑된 소스 영역(221) 및 드레인 영역(222)이 형성된다. 소스 영역(221) 및 드레인 영역(222)은 반도체 기판(210)에서 이격되게 형성된다. 제1 불순물 및 제2 불순물은 p형 불순물 및 n형 불순물 중 서로 다른 하나이다.
반도체 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체 등으로 형성될 수 있다.
반도체 기판(210) 상에는 절연층(미도시)이 형성된다. 절연층은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다. 기판(210) 상에서, 소스 영역(221) 및 드레인 영역(222)에 대응되는 절연층은 제거되며, 따라서, 소스 영역(221) 및 드레인 영역(222)이 노출된다.
노출된 소스 영역(221) 및 드레인 영역(222)에는 각각 제1 그래핀(231) 및 제2 그래핀(232)이 배치된다. 제1 그래핀(231) 및 제2 그래핀(232)은 반도체 기판(210)과 직접적으로 접촉된다. 제1 그래핀(231) 및 제2 그래핀(232)은 한 층 또는 두 층으로된 그래핀일 수 있다. 제1 그래핀(231) 및 제2 그래핀(232)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀을 전사하여 형성할 수 있다. 제1 그래핀(231) 및 제2 그래핀(232)은 기판(210) 상에 그래핀(미도시)을 전사한 후 패터닝하여 형성될 수 있다. 또한, 미리 패터닝된 그래핀을 반도체 기판(210) 상에 배치할 수도 있다.
제1 그래핀(231) 및 제2 그래핀(232) 상에는 각각 소스 전극(241) 및 드레인 전극(242)이 형성된다. 소스 전극(241) 및 드레인 전극(242)은 통상의 전극 메탈, 예컨대 알루미늄, 금, 백금, 은, 팔라듐 등으로 기판(210) 상의 제1 그래핀(231) 및 제2 그래핀(232) 위로 전자빔 증착 또는 스퍼터링으로 형성할 수 있다. 소스 전극(241) 및 드레인 전극(242)은 각각 30nm 이하의 크기, 즉, 사각형상인 경우 장변, 원형인 경우 장경이 30nm 이하로 형성될 수 있다.
소스 전극(241) 및 드레인 전극(242) 사이의 절연층은 게이트 절연층(250)으로 불릴 수 있다. 게이트 절연층(250) 상에는 게이트 전극(260)이 형성된다. 게이트 전극(260)은 소스 전극(241) 및 드레인 전극(242)과 동일한 물질로 형성될 수 있다.
본 발명의 다른 실시예에 따른 전계효과 트랜지스터는 기판에 직접 그래핀을 형성하고 그 위에 전극 메탈을 형성하여 반도체로 형성된 기판과 전극 메탈 사이에 그래핀을 배치함으로써 전극 구조체의 에너지 배리어를 감소시킨다. 이러한 전극 구조체의 작용은 전술한 실시예에서 상술하였으므로, 상세한 설명은 생략한다.
상기 전극 구조체를 채용한 전계효과 트랜지스터는 콘택 저항의 감소로 구동전압이 감소되며, 아울러, 콘택 저항의 감소로 전극 영역을 감소시킬 수 있으므로 트랜지스터의 소형화를 이룰 수 있다.
상기 실시예에서는 그래핀 전극 구조체를 구비한 전계효과 트랜지스터를 설명하였으나 본 발명은 이에 한정되지 않는다. 예컨대 반도체 기판을 사용하고 반도체 기판과 직접 접촉하는 그래핀을 포함하는 전극구조체를 가지는 반도체 소자에 적용할 수 있다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 전극 구조체 110; 반도체 기판
120: 그래핀 130: 전극 메탈
120: 그래핀 130: 전극 메탈
Claims (10)
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- 삭제
- 삭제
- 삭제
- 삭제
- 제1불순물로 도핑된 반도체 기판;
상기 기판의 표면 바로 위에서 상기 기판의 표면과 접촉되며 서로 이격되게 배치된 제1 그래핀 및 제2 그래핀;
상기 제1 그래핀 및 제2 그래핀 상에 각각 형성되며 금속으로 이루어진 소스 전극 및 드레인 전극;
상기 기판에서 상기 제1 그래핀 및 제2 그래핀의 하부에 각각 상기 제1불순물과 반대 극성의 제2불순물로 도핑된 소스 영역 및 드레인 영역;
상기 소스 전극 및 상기 드레인 전극 사이의 게이트 옥사이드; 및
상기 게이트 옥사이드 상의 게이트 전극;을 구비하며,
상기 소스 전극 및 상기 드레인 전극의 하부면은 상기 기판의 표면 보다 높게 배치된 전계효과 트랜지스터. - 제 6 항에 있어서,
상기 반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체를 포함하는 그룹으로부터 선택된 하나로 이루어진 전계효과 트랜지스터. - 제 6 항에 있어서,
상기 그래핀은 단층 또는 2층의 그래핀으로 이루어진 전계효과 트랜지스터. - 제 6 항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 각각 30nm 이하의 크기로 이루어진 전계효과 트랜지스터. - 제 6 항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 각각 상기 제1 그래핀 및 상기 제2 그래핀과 직접 접촉하는 전계효과 트랜지스터.
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