KR101906972B1 - 튜너블 배리어를 구비한 그래핀 스위칭 소자 - Google Patents
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- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 title claims abstract description 158
- 229910021389 graphene Inorganic materials 0.000 title claims abstract description 155
- 230000004888 barrier function Effects 0.000 title claims abstract description 64
- 239000000758 substrate Substances 0.000 claims abstract description 99
- 239000004065 semiconductor Substances 0.000 claims abstract description 76
- 239000002923 metal particle Substances 0.000 claims abstract description 56
- 239000010410 layer Substances 0.000 claims description 108
- 238000000034 method Methods 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 14
- 239000011810 insulating material Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 239000012044 organic layer Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 125000003277 amino group Chemical group 0.000 claims description 4
- 125000002887 hydroxy group Chemical group [H]O* 0.000 claims description 4
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims description 3
- 239000011368 organic material Substances 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910052688 Gadolinium Inorganic materials 0.000 description 4
- 230000009471 action Effects 0.000 description 4
- 229910052791 calcium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910052727 yttrium Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002074 nanoribbon Substances 0.000 description 2
- BBEAQIROQSPTKN-UHFFFAOYSA-N pyrene Chemical compound C1=CC=C2C=CC3=CC=CC4=CC=C1C2=C43 BBEAQIROQSPTKN-UHFFFAOYSA-N 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- WYTZZXDRDKSJID-UHFFFAOYSA-N (3-aminopropyl)triethoxysilane Chemical compound CCO[Si](OCC)(OCC)CCCN WYTZZXDRDKSJID-UHFFFAOYSA-N 0.000 description 1
- BKRIEFUMDWSFKX-UHFFFAOYSA-N 4-pyren-1-ylbutan-1-amine Chemical compound C1=C2C(CCCCN)=CC=C(C=C3)C2=C2C3=CC=CC2=C1 BKRIEFUMDWSFKX-UHFFFAOYSA-N 0.000 description 1
- MRENSFROWALQNU-UHFFFAOYSA-N 4-pyren-1-ylbutan-1-ol Chemical compound C1=C2C(CCCCO)=CC=C(C=C3)C2=C2C3=CC=CC2=C1 MRENSFROWALQNU-UHFFFAOYSA-N 0.000 description 1
- UFULAYFCSOUIOV-UHFFFAOYSA-O cysteaminium Chemical compound [NH3+]CCS UFULAYFCSOUIOV-UHFFFAOYSA-O 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- GVEPBJHOBDJJJI-UHFFFAOYSA-N fluoranthrene Natural products C1=CC(C2=CC=CC=C22)=C3C2=CC=CC3=C1 GVEPBJHOBDJJJI-UHFFFAOYSA-N 0.000 description 1
- 229960003151 mercaptamine Drugs 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000005476 size effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
튜너블 배리어를 구비한 그래핀 스위칭 소자가 개시된다. 개시된 스위칭 소자는 반도체 기판 상의 제1영역 및 제2영역에 각각 배치된 제1전극 및 절연층과, 상기 제1영역 및 상기 제2영역 사이에서 상기 반도체 기판의 표면에 형성된 복수의 메탈 입자와, 상기 복수의 메탈 입자 상에서 상기 절연층 상으로 연장된 그래핀층과, 상기 제2영역의 상기 그래핀층 상에서 상기 절연층과 마주보는 제2전극과, 상기 그래핀층 상에 순차적으로 형성된 게이트 옥사이드 및 게이트 전극을 구비한다. 상기 반도체 기판은 상기 그래핀층과 상기 제1전극 사이에 에너지 장벽을 형성한다.
Description
튜너블 반도체 배리어를 구비한 스위칭 소자에 관한 것으로, 더욱 상세하게는 튜너블 반도체 배리어의 크기를 변경하는 수단을 구비한 그래핀 스위칭 소자에 관한 것이다.
2차원 육방정계 (2-dimensional hexagonal) 탄소구조를 가지는 그래핀은, 반도체를 대체할 수 있는 새로운 물질로 최근에 전세계적으로 활발히 연구가 진행되고 있다. 특히, 그래핀은 제로 갭 반도체(zero gap semiconductor)로 채널 폭을 10nm 이하로 그래핀 나노리본(graphene nanoribbon: GNR)을 제작하는 경우 크기 효과(size effect)에 의하여 밴드갭이 형성되어 상온에서 작동이 가능한 전계효과 트랜지스터를 제작할 수 있다.
그러나, GNR을 이용한 그래핀 트랜지스터를 제작시 그래핀 트랜지스터의 온/오프 비(on/off ratio)는 좋아지지만 GNR의 불규칙한 에지(disordered edge)에 의해 GNR에서의 이동도(mobility)가 많이 떨어지고, 그래핀 트랜지스터의 on current 가 작다는 단점이 있다. 이러한 GNR의 대응책으로 최근 이층(bilayered) 그래핀에 수직방향의 전계를 걸어 밴드갭을 형성할 수 있다. 그러나, 이 방법은 대면적 CVD 방법으로 균일한 이층 구조의 그래핀을 성장시키기 어렵고, 랜덤 도메인(random domain) 때문에 실용화가 어렵다.
본 발명의 일 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자는 그래핀 나노리본 대신에 반도체 배리어를 사용하여 에너지 장벽을 형성하며, 메탈 입자를 반도체 배리어 및 그래핀층 사이에 배치하여 반도체 배리어의 크기를 변경하는 그래핀 스위칭 소자를 제공한다.
본 발명의 일 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자는:
반도체 상의 제1영역 및 제2영역에 각각 배치된 제1전극 및 절연층;
상기 제1영역 및 상기 제2영역 사이에서 상기 반도체 기판의 표면에 형성된 복수의 메탈 입자;
상기 복수의 메탈 입자 상에서 상기 절연층 상으로 연장된 그래핀층;
상기 제2영역의 상기 그래핀층 상에서 상기 절연층과 마주보는 제2전극;
상기 그래핀층을 덮는 게이트 옥사이드; 및
상기 게이트 옥사이드 상의 게이트 전극;을 구비하며,
상기 반도체 기판은 상기 그래핀층과 상기 제1전극 사이에 에너지 장벽을 형성한다.
상기 기판에서 상기 복수의 메탈 입자에 대응되게 형성된 복수의 홈과, 상기 복수의 홈을 채운 절연물질을 구비할 수 있다.
일 측면에 따르면, 상기 메탈 입자는 상기 절연물질에 임베드되어서 그 상면이 상기 그래핀층과 접촉한다.
다른 측면에 따르면, 상기 메탈 입자는 상기 절연물질 상에 배치되어서 그 상면이 상기 그래핀층과 접촉한다.
상기 메탈 입자 및 상기 그래핀층 사이에 배치된 유기막을 더 포함하는 그래핀 스위칭 소자.
상기 유기막은 아미노기, 수산기, 수소 이온으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 유기물로 이루어질 수 있다.
상기 메탈 입자는 대략 1nm ~ 10nm 크기를 가질 수 있다.
상기 메탈 입자는 대략 10nm ~ 30nm 간격으로 배치될 수 있다.
상기 반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, MoS2를 포함하는 그룹으로부터 선택된 반도체 물질로 이루어질 수 있다.
상기 제1전극은 상기 그래핀층과 이격된다.
상기 그래핀층과 상기 제1전극 사이의 갭은 1nm - 30nm일 수 있다.
상기 제1전극 및 제2전극은 금속 또는 폴리실리콘으로 이루어질 수 있다.
상기 스위칭 소자는 상기 기판의 불순물의 극성과 동일한 극성의 유니폴라 트랜지스터이다.
상기 게이트 전극에 인가되는 게이트 전압에 따라 상기 에너지 장벽이 변한다.
상기 그래핀층은 1층 내지 4층의 그래핀으로 이루어질 수 있다.
본 발명의 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자는 반도체 배리어로 전극 및 그래핀 사이에 에너지 장벽을 형성하므로, 그래핀 나노리본과 같은 폭의 제한을 받지 않으므로, 그래핀 패터닝 과정에서의 그래핀의 결함을 방지할 수 있다.
또한, 메탈 입자를 반도체 배리어 및 그래핀 사이에 형성함으로써 스위칭 소자의 동작전류를 낮추어서 구동전력을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자를 개괄적으로 보여주는 단면도이다.
도 2a 내지 도 2d는 도 1의 그래핀 스위칭 소자의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 3은 본 발명의 실시예에 따른 n형 그래핀 스위칭 소자의 I-V 특성 곡선이다.
도 4는 본 발명의 실시예에 따른 p형 그래핀 스위칭 소자의 I-V 특성 곡선이다.
도 5는 본 발명의 실시예에 따른 스위칭 소자에서의 메탈 입자의 작용을 설명하는 도면이다.
도 6은 다른 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자를 개괄적으로 보여주는 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자를 개괄적으로 보여주는 단면도이다.
도 2a 내지 도 2d는 도 1의 그래핀 스위칭 소자의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 3은 본 발명의 실시예에 따른 n형 그래핀 스위칭 소자의 I-V 특성 곡선이다.
도 4는 본 발명의 실시예에 따른 p형 그래핀 스위칭 소자의 I-V 특성 곡선이다.
도 5는 본 발명의 실시예에 따른 스위칭 소자에서의 메탈 입자의 작용을 설명하는 도면이다.
도 6은 다른 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자를 개괄적으로 보여주는 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자를 개괄적으로 보여주는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자(100)를 개괄적으로 보여주는 단면도이다.
도 1을 참조하면, 반도체 기판(110) 상의 제1영역에 제1전극(121)이 배치되며, 제1영역과 이격된 제2영역에 절연층(140)이 형성되어 있다. 기판(110) 상에서 제1영역과 제2영역 사이의 제3영역으로부터 연장되어서 절연층(140) 상으로 그래핀층(150)이 형성된다. 그래핀층(150)은 제1전극(121)과 이격되게 배치된다. 그래핀층(150) 및 제1전극(121) 사이의 이격 거리(d)는 대략 1nm - 30nm 두께로 형성될 수 있다. 그리고, 제2영역에서 그래핀층(150)을 사이에 두고 절연층(140)과 마주보게 제2전극(122)이 형성된다.
도 1에서는 절연층(140)이 기판(110)의 표면 상에 형성되어 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 기판(110)의 표면을 산화하여 절연층을 형성할 수도 있다.
기판(110)의 표면에는 복수의 홈(112)이 형성되어 있으며, 각 홈(112)에는 메탈 입자(130)가 그래핀층(150)과 접촉되게 배치된다. 홈(112)에는 메탈 입자(130)의 주위를 둘러싸는 절연물질(114)이 형성되어 메탈 입자(130)가 기판(110)과 접촉되는 것을 방지한다. 메탈 입자(130)는 Pt, Au, Pd, Co, Y, Gd, Ca, Ti 등으로 형성될 수 있다. 메탈 입자(130)는 대략 1nm - 10nm 크기를 가질 수 있다. 메탈 입자(130)는 대략 10nm - 30nm 간격으로 형성될 수 있다.
홈(112) 대신에 트렌치가 형성될 수 있으며, 이 경우, 메탈 입자(130)는 단면비가 1-10 정도의 크기로 형성될 수 있다.
기판(110) 상에는 그래핀층(150)의 일부를 덮는 게이트 옥사이드(160)가 형성되어 있다. 게이트 옥사이드(160) 상에는 게이트 전극(170)이 형성된다.
제1전극(121)과 제2전극(122)은 각각 소스 전극 및 드레인 전극 중 서로 다른 하나일 수 있다. 제1전극(121)과 제2전극(122)은 금속 또는 폴리실리콘으로 형성될 수 있다.
기판(110)은 반도체 기판이다. 기판(110)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, 2차원적 반도체로서 단일층인 MoS2 등으로 형성될 수 있다. 기판(110)은 n형 불순물 또는 p형 불순물 중 어느 하나로 도핑된다. 기판(110)은 도 1에서 보듯이 그래핀층(150)을 사이에 두고 게이트 전극(170)과 마주보도록 배치된다. 따라서, 게이트 전압에 의해 기판(110)의 에너지 밴드가 영향을 받는다.
게이트 옥사이드(160)는 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
그래핀층(150)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀이 전사된 후 패터닝되어 형성될 수 있다. 그래핀층(150)은 1층 내지 4층의 그래핀으로 이루어질 수 있다. 그래핀층(150)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다.
튜너블 배리어를 구비한 그래핀 스위칭 소자(100)는 기판(110)의 극성에 따라서 n형 트랜지스터 또는 p형 트랜지스터인 유니폴라 트랜지스터일 수 있다. 즉, 기판(110)이 n형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(100)는 n형 트랜지스터가 되며, 기판(110)이 p형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(100)는 p형 트랜지스터가 된다.
도 2a 내지 도 2d는 도 1의 그래핀 스위칭 소자(100)의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 2a 및 도 2b는 메탈 입자가 없는 튜너블 배리어를 포함하는 n형 그래핀 스위칭 소자의 작용을 설명하는 도면이다. 도 2a는 게이트 전압을 인가하기 전의 상태이며, 도 2b는 게이트 전압을 인가한 상태를 도시한 도면이다.
도 2a를 참조하면, 게이트 전극(170)에 게이트 전압이 인가되지 않은 상태에서, 반도체층(140)의 양측에 각각 그래핀층(150)과 제1전극(121)이 각각의 일함수에 상응하여 에너지 밴드 구조가 형성된다. 그래핀 스위칭 소자(100)는 n형 반도체 기판(110)을 포함하므로, 메인 캐리어는 전자가 된다. 제1전극(121) 및 그래핀층(150) 사이의 반도체 기판(110)은 이들 사이의 에너지 장벽(Eb)이 된다. 본 발명에서는 반도체 기판(110)을 반도체 배리어로도 칭한다. 그래핀층(150)과 반도체 기판(110) 사이의 에너지 장벽(Eb)에 의해 캐리어의 이동이 제한된다. 도 2a 및 도 2b에서, EF는 그래핀층(150)의 페르미 에너지 준위를 가리킨다.
도 2b를 참조하면, 제1전극(121) 및 제2전극(122)에 소정의 전압을 인가한 상태에서, 게이트 전극(170)에 소정의 포지티브 게이트 전압(+Vg)을 인가하면, 그래핀층(150)의 일함수가 변하여 그래핀층(150) 및 반도체 기판(110)의 에너지 장벽이 점선으로 도시된 것처럼 낮아진다. 따라서, 그래핀층(150)으로부터 전자가 용이하게 제1전극(121)으로 이동한다. 이는 게이트 전압에 의해 그래핀 스위칭 소자(100)에 전류가 흐르는 것을 의미하며, 따라서, 그래핀 스위칭 소자(100)는 전계효과 트랜지스터의 역할을 한다. 그래핀층(150)은 게이트 전압에 따라 일함수가 변하는 캐리어 통로가 된다.
한편, 에너지 장벽(Eb)의 감소로, 반도체 기판(110)의 터널링 효과에 의해 전자는 반도체 기판(110)을 통과하여 이동될 수도 있다.
게이트 전압이 증가함에 따라서 그래핀층(150)과 반도체 기판(110) 사이의 에너지 장벽(Eb)은 더 낮아진다. 따라서, 그래핀층(150)과 반도체 기판(110) 사이의 에너지 장벽(Eb)은 조절가능하다.
도 3은 본 발명의 실시예에 따른 n형 그래핀 스위칭 소자의 I-V 곡선이다.
도 3을 참조하면, 소스-드레인 전압이 포지티브일 때, 게이트 전압이 증가함에 따라 에너지 장벽(Eb)이 감소하면서 드레인 전류가 화살표 A 방향으로 증가한다.
한편, 도 2a 및 도 2b에서, n형 반도체 기판(110)을 포함한 그래핀 스위칭 소자(100)의 제1전극(121)에 네거티브 전압을 인가하면, 전자가 잘 흐르지만, 포지티브 전압을 인가하면 에너지 장벽(Eb)으로 인해 전류가 잘 흐르지 않는다. 따라서, 그래핀 스위칭 소자(100)는 다이오드 작용을 한다. 이때에도 게이트 전압으로 에너지 장벽(Eb)의 크기가 조절되므로, 전류는 화살표 B 방향으로 증가하므로, 다이오드 특성이 조절될 수 있다.
도 2c 및 도 2d는 p형 그래핀 스위칭 소자의 작용을 설명하는 도면이다. 도 2c는 게이트 전압을 인가하기 전의 상태이며, 도 2d는 게이트 전압을 인가한 상태를 도시한 도면이다.
도 2c를 참조하면, 게이트 전극(170)에 게이트 전압이 인가되지 않은 상태에서, 반도체 기판(110)의 양측에 각각 그래핀층(150)과 제1전극(121)이 각각의 일함수에 상응하여 에너지 밴드 구조가 형성된다. 그래핀 스위칭 소자는 p형 반도체 기판(110)을 포함하므로, 메인 캐리어는 정공이 된다. 제1전극(121) 및 그래핀층(150) 사이의 반도체 기판(110)은 이들 사이의 에너지 장벽(Eb)이 된다. 그래핀층(150)과 반도체 기판(110) 사이의 에너지 장벽(Eb)에 의해 캐리어의 이동이 제한된다. 도 2c 및 도 2d에서, EF는 그래핀층(150)의 페르미 에너지 준위를 가리킨다.
도 2d를 참조하면, 제1전극(121) 및 제2전극(122)에 소정의 전압을 인가한 상태에서, 게이트 전극(170)에 소정의 네거티브 게이트 전압(-Vg)을 인가하면, 그래핀층(150)과 반도체 기판(110) 사이의 에너지 장벽(Eb)이 점선으로 도시된 것처럼 작아진다. 따라서, 그래핀층(150)으로부터 정공이 용이하게 제1전극(121)으로 이동한다. 이는 게이트 전압에 의해 그래핀 스위칭 소자(100)에 전류가 흐르는 것을 의미하며, 따라서, 그래핀 스위칭 소자(100)는 전계효과 트랜지스터의 역할을 한다.
한편, 그래핀층(150)과 반도체 기판(110) 사이의 에너지 장벽(Eb)의 감소로, 반도체 기판(110)의 터널링 효과에 의해 정공은 반도체 기판(110)을 통과하여 이동될 수도 있다.
게이트 전압이 증가함에 따라서 그래핀층(150)과 반도체 기판(110) 사이의 에너지 장벽(Eb)은 더 낮아진다. 따라서, 그래핀층(150)과 반도체 기판(110) 사이의 에너지 장벽(Eb)은 조절가능하다.
도 4는 본 발명의 실시예에 따른 p형 그래핀 스위칭 소자의 I-V 곡선이다.
도 4를 참조하면, 소스-드레인 전압이 네거티브일 때, 게이트 전압이 증가함에 따라 에너지 장벽(Eb)이 감소하면서 드레인 전류가 화살표 C 방향으로 증가한다.
한편, 도 2c 및 도 2d에서, p형 반도체 기판(110)을 포함한 그래핀 스위칭 소자(100)의 제1전극(121)에 포지티브 전압을 인가하면, 정공이 에너지 장벽(Eb)을 넘어 흐르지만, 네거티브 전압을 인가하면 에너지 장벽(Eb)으로 인해 정공이 잘 흐르지 않는다. 따라서, 그래핀 스위칭 소자(100)는 다이오드 작용을 한다. 이때에도 게이트 전압의 증가로 에너지 장벽(Eb)의 크기가 낮게 조절되므로, 정공은 화살표 D 방향으로 증가하므로, 다이오드 특성이 조절될 수 있다.
이하에서는 그래핀 스위칭 소자(100)에서의 메탈 입자(130)의 작용을 설명한다. 메탈 입자(130)는 그래핀층(150) 및 반도체 기판(110) 사이의 에너지 장벽(Eb)의 높이를 변경한다. 즉, 그래핀 스위칭 소자(100)는 게이트 전압의 인가에 따라 에너지 장벽(Eb)의 높이가 조절되며, 메탈 입자(130)의 배치로 반도체 기판(110)의 에너지 장벽(Eb)의 크기가 변경된다.
반도체 기판(110)이 n-type 실리콘 기판인 경우, 메탈 입자(130)로서 일함수가 대략 4.5~6 eV로 실리콘 보다 높은 Pt, Au, Pd, Co를 사용하면, 반도체 기판(110) 및 그래핀층(150) 사이의 에너지 장벽(Eb)이 감소되며, 일함수가 대략 3.0 ~ 4.5 eV 로 실리콘 보자 낮은 Y, Gd, Ca, Ti 등을 사용하면 에너지 장벽(Eb)이 증가된다. 반도체 기판(110)이 p-type 인 경우에는 반대의 현상이 나타난다.
도 5는 본 발명의 실시예에 따른 스위칭 소자(100)에서의 메탈 입자의 작용을 설명하는 도면이다. 도 5에서 블랙 원은 메탈 입자(110)를 가리킨다. 반도체 기판(100)이 예컨대, n-type Si 기판이며, 메탈 입자(110)가 실리콘 보다 일함수가 낮은 금속으로 형성된 경우, 메탈 입자(110)의 위치에서의 그래핀층(150)의 페르미 레벨은 메탈 입자(130)의 페르미 레벨인 레벨 1 (L1)에 고정되며, 그래핀층(150)의 페르미 레벨인 레벨 3 (L3) 보다 낮다. 따라서, 제1 그래프 (G1)에서 보듯이, 반도체 기판(100)의 위치에 따라, 그래핀층(150)의 페르미 레벨은 메탈 입자(110)의 페르미 레벨(L1)과 그래핀층(150)의 페르미 레벨(L3) 사이에서 일정한 곡선으로 표현될 수 있다. 레벨 2 (L2)는 게이트 전압이 인가되지 않은 상태에서의 그래핀층(130)의 평균 페르미 레벨을 나타낸다.
게이트 전극(170)에 포지티브 게이트 전압을 인가함에 따라 그래핀층(150)의 페르미 레벨이 레벨 5 (L5)로 증가하여 제2 그래프 (G2)에서 보듯이, 메탈 입자(130)의 페르미 레벨 (L1)과 그래핀층(150)의 페르미 레벨 (L5) 사이의 곡선의 크기가 증대한다. 레벨 4 (L4)는 포지티브 게이트 전압을 인가한 상태에서의 그래핀층(150)의 평균 페르미 레벨을 나타낸다.
따라서, 메탈 입자(130)가 없는 그래핀 스위칭 소자는 구동전류가 레벨 3 (L3) 및 레벨 5 (L5) 사이에서 일어나는 데 비하여, 메탈 입자(130)가 있는 그래핀 스위칭 소자에서는 구동전류가 레벨 2 (L2) 및 레벨 4 (L4)에서 일어난다. 메탈 입자(130)로 인해서 구동전류의 크기가 낮아지며, 따라서, 그래핀 스위칭 소자의 동작 전력이 작아진다.
반도체 기판(100)이 예컨대, p-type 기판이며, 메탈 입자(110)가 기판(100) 보다 일함수가 높은 금속으로 형성된 경우도 구동전류가 낮아져서 스위칭 소자의 동작전력이 작아지며, 상세한 설명은 생략한다.
도 6은 다른 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자(200)를 개괄적으로 보여주는 단면도이다.
도 6을 참조하면, 반도체 기판(210) 상의 제1영역에 제1전극(221)이 배치되며, 제1영역과 이격된 제2영역에 절연층(240)이 형성되어 있다. 기판(210) 상에서 제1영역과 제2영역 사이의 제3영역으로부터 연장되어서 절연층(240) 상으로 그래핀층(250)이 형성된다. 그래핀층(250)은 제1전극(221)과 이격되게 배치된다. 그래핀층(250) 및 제1전극(221) 사이의 이격 거리(d)는 대략 1nm - 30nm 두께로 형성될 수 있다. 그리고, 제2영역에서 그래핀층(250)을 사이에 두고 절연층(240)과 마주보게 제2전극(222)이 형성된다.
기판(210)의 표면에는 복수의 홈(212)이 형성되어 있으며, 각 홈(212)에는 절연물질(214)이 채워져 있다. 절연물질(214) 상에는 메탈 입자(230)가 그래핀층(250)과 접촉되게 배치된다. 그래핀층(250)은 메탈 입자를 감싸면서 기판(210)과 접촉되게 형성된다. 메탈 입자(230)는 Pt, Au, Pd, Co, Y, Gd, Ca, Ti 등으로 형성될 수 있다. 메탈 입자(230)는 대략 1nm - 10nm 크기를 가질 수 있다. 메탈 입자(230)는 대략 10nm - 30nm 간격으로 형성될 수 있다.
기판(210) 상에는 그래핀층(250)의 일부를 덮는 게이트 옥사이드(260)가 형성되어 있다. 게이트 옥사이드(260) 상에는 게이트 전극(270)이 형성된다.
제1전극(221)과 제2전극(222)은 각각 소스 전극 및 드레인 전극 중 서로 다른 하나일 수 있다. 제1전극(221)과 제2전극(222)은 금속 또는 폴리실리콘으로 형성될 수 있다.
기판(210)은 반도체 기판이다. 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, 2차원적 반도체로서 단일층인 MoS2 등으로 형성될 수 있다. 기판(210)은 n형 불순물 또는 p형 불순물 중 어느 하나로 도핑된다. 기판(210)은 도 1에서 보듯이 그래핀층(250)을 사이에 두고 게이트 전극(270)과 마주보도록 배치된다. 따라서, 게이트 전압에 의해 기판(210)의 에너지 밴드가 영향을 받는다.
게이트 옥사이드(260)는 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
그래핀층(250)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀이 전사된 후 패터닝되어 형성될 수 있다. 그래핀층(250)은 1층 내지 4층의 그래핀으로 이루어질 수 있다. 그래핀층(250)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다.
튜너블 배리어를 구비한 그래핀 스위칭 소자(200)는 기판(210)의 극성에 따라서 n형 트랜지스터 또는 p형 트랜지스터인 유니폴라 트랜지스터일 수 있다. 즉, 기판(210)이 n형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(200)는 n형 트랜지스터가 되며, 기판(210)이 p형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(200)는 p형 트랜지스터가 된다.
튜너블 배리어를 포함하는 그래핀 스위칭 소자(200) 의 작용은 전술한 그래핀 스위칭 소자(100)로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
도 7은 본 발명의 또 다른 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자(300)를 개괄적으로 보여주는 단면도이다.
도 7을 참조하면, 반도체 기판(310) 상의 제1영역에 제1전극(321)이 배치되며, 제1영역과 이격된 제2영역에 절연층(340)이 형성되어 있다. 기판(310) 상에서 제1영역과 제2영역 사이의 제3영역으로부터 연장되어서 절연층(340) 상으로 그래핀층(350)이 형성된다. 그래핀층(350)은 제1전극(321)과 이격되게 배치된다. 그래핀층(350) 및 제1전극(321) 사이의 이격 거리(d)는 대략 1nm - 30nm 두께로 형성될 수 있다. 그리고, 제2영역에서 그래핀층(350)을 사이에 두고 절연층(340)과 마주보게 제2전극(322)이 형성된다.
기판(310)의 표면에는 복수의 홈(312)이 형성되어 있으며, 각 홈(312)에는 메탈 입자(330)가 그래핀(350)과 접촉되게 배치된다. 홈(312)에는 메탈 입자(330)의 주위를 둘러싸는 절연물질(314)이 형성되어 메탈 입자(330)가 기판(310)과 접촉되는 것을 방지한다. 메탈 입자(330)는 Pt, Au, Pd, Co, Y, Gd, Ca, Ti 등으로 형성될 수 있다. 메탈 입자(330)는 대략 1nm - 10nm 크기를 가질 수 있다. 메탈 입자(330)는 대략 10nm - 30nm 간격으로 형성될 수 있다.
기판(310) 상에는 제3영역에서 기판(310) 및 그래핀층(150) 사이에 유기막(380)이 배치된다. 유기막(180)은 아미노기, 수산기 또는 수소 이온을 포함하는 유기물로 이루어질 수 있다. 아미노기를 포함하는 유기물로는 1-Pyrenebutanamine, Cysteamine, 3-Aminopropyltriethoxysilane 등이 사용될 수 있다. 수산기를 포함하는 유기물로는 7-hydrobenzo (a) pyrene, 1-pyrenebutanol 등이 사용될 수 있다.
유기막(380)은 터널링이 가능한 두께, 예컨대 1nm - 3nm 두께로 형성될 수 있다. 유기막(380)은 기판(310)의 표면에 채워지지 않은 본드(dangling bond)와 결합하여 기판(310)의 그래핀층(350)의 페르미 레벨을 변경할 수 있다. 특히, 메탈 입자(330)과 결합하여 그래핀층(350)의 페르미 레벨의 변경폭을 증가시킬 수 있다.
기판(310) 상에는 그래핀층(350)의 일부를 덮는 게이트 옥사이드(360)가 형성되어 있다. 게이트 옥사이드(360) 상에는 게이트 전극(370)이 형성된다.
제1전극(321)과 제2전극(322)은 각각 소스 전극 및 드레인 전극 중 서로 다른 하나일 수 있다. 제1전극(321)과 제2전극(322)은 금속 또는 폴리실리콘으로 형성될 수 있다.
기판(310)은 반도체 기판이다. 기판(310)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, 2차원적 반도체로서 단일층인 MoS2 등으로 형성될 수 있다. 기판(310)은 n형 불순물 또는 p형 불순물 중 어느 하나로 도핑된다. 기판(310)은 도 1에서 보듯이 그래핀층(350)을 사이에 두고 게이트 전극(370)과 마주보도록 배치된다. 따라서, 게이트 전압에 의해 기판(310)의 에너지 밴드가 영향을 받는다.
게이트 옥사이드(360)는 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
그래핀층(350)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀이 전사된 후 패터닝되어 형성될 수 있다. 그래핀층(350)은 1층 내지 4층의 그래핀으로 이루어질 수 있다. 그래핀층(350)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다.
튜너블 배리어를 구비한 그래핀 스위칭 소자(300)는 기판(310)의 극성에 따라서 n형 트랜지스터 또는 p형 트랜지스터인 유니폴라 트랜지스터일 수 있다. 즉, 기판(310)이 n형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(300)는 n형 트랜지스터가 되며, 기판(310)이 p형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(300)는 p형 트랜지스터가 된다.
도 7의 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자(300)의 작용은 실질적으로 도 1의 튜너블 배리어를 구비한 그래핀 스위칭 소자(100)의 작용으로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
도 7의 실시예에서는 유기막이 스위칭 소자(100)에 적용되는 것을 보여주었으나, 본 발명은 이에 한정되지 않는다. 예컨대, 도 7의 유기막은 스위칭 소자(200)에서 반도체 기판(210) 및 그래핀층(250) 사이에서 메탈 입자(230)를 덮도록 배치될 수 있으며, 상세한 설명은 생략한다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 그래핀 스위칭 소자 110; 반도체 기판
112: 홈 114: 절연물질
121, 122: 전극 130: 메탈 입자
140: 절연층 150: 그래핀층
160: 게이트 옥사이드 170: 게이트 전극
112: 홈 114: 절연물질
121, 122: 전극 130: 메탈 입자
140: 절연층 150: 그래핀층
160: 게이트 옥사이드 170: 게이트 전극
Claims (16)
- 반도체 기판 상의 제1영역 및 제2영역에 각각 배치된 제1전극 및 절연층;
상기 제1영역 및 상기 제2영역 사이에서 상기 반도체 기판의 표면에 형성된 복수의 메탈 입자;
상기 복수의 메탈 입자 상에서 상기 절연층 상으로 연장된 그래핀층;
상기 제2영역의 상기 그래핀층 상에서 상기 절연층과 마주보는 제2전극;
상기 그래핀층을 덮는 게이트 옥사이드; 및
상기 게이트 옥사이드 상의 게이트 전극;을 구비하며,
상기 반도체 기판은 상기 그래핀층과 상기 제1전극 사이에 에너지 장벽을 형성하는 반도체인 튜너블 배리어를 구비한 그래핀 스위칭 소자. - 제 1 항에 있어서,
상기 기판에서 상기 복수의 메탈 입자에 대응되게 형성된 복수의 홈과, 상기 복수의 홈을 채운 절연물질을 구비한 그래핀 스위칭 소자. - 제 2 항에 있어서,
상기 메탈 입자는 상기 절연물질에 임베드되어서 그 상면이 상기 그래핀층과 접촉하는 그래핀 스위칭 소자. - 제 2 항에 있어서,
상기 메탈 입자는 상기 절연물질 상에 배치되어서 그 상면이 상기 그래핀층과 접촉하는 그래핀 스위칭 소자. - 제 2 항에 있어서,
상기 메탈 입자 및 상기 그래핀층 사이에 배치된 유기막을 더 포함하는 그래핀 스위칭 소자. - 제 5 항에 있어서,
상기 유기막은 아미노기, 수산기, 수소 이온으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 유기물로 이루어진 그래핀 스위칭 소자. - 제 5 항에 있어서,
상기 유기막은 1nm ~3nm 두께를 가진 그래핀 스위칭 소자. - 제 2 항에 있어서,
상기 메탈 입자는 1nm ~ 10nm 크기를 가진 그래핀 스위칭 소자. - 제 2 항에 있어서,
상기 메탈 입자는 10nm ~ 30nm 간격으로 배치된 그래핀 스위칭 소자. - 제 1 항에 있어서,
상기 반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, MoS2로 이루어진 그룹으로부터 선택된 반도체로 이루어진 그래핀 스위칭 소자. - 제 1 항에 있어서,
상기 제1전극은 상기 그래핀층과 이격된 그래핀 스위칭 소자. - 제 1 항에 있어서,
상기 그래핀층과 상기 제1전극 사이의 갭은 1nm - 30nm인 그래핀 스위칭 소자. - 제 1 항에 있어서,
상기 제1전극 및 제2전극은 금속 또는 폴리실리콘으로 이루어진 그래핀 스위칭 소자. - 제 1 항에 있어서,
상기 스위칭 소자는 상기 기판의 불순물의 극성과 동일한 극성의 유니폴라 트랜지스터인 그래핀 스위칭 소자. - 제 1 항에 있어서,
상기 게이트 전극에 인가되는 게이트 전압에 따라 상기 에너지 장벽이 변하는 그래핀 스위칭 소자. - 제 1 항에 있어서,
상기 그래핀층은 1층 내지 4층의 그래핀으로 이루어진 그래핀 스위칭 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120040415A KR101906972B1 (ko) | 2012-04-18 | 2012-04-18 | 튜너블 배리어를 구비한 그래핀 스위칭 소자 |
| US13/861,726 US8742400B2 (en) | 2012-04-18 | 2013-04-12 | Graphene switching device including tunable barrier |
| JP2013085518A JP6128927B2 (ja) | 2012-04-18 | 2013-04-16 | チューナブルバリアを備えたグラフェンスイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120040415A KR101906972B1 (ko) | 2012-04-18 | 2012-04-18 | 튜너블 배리어를 구비한 그래핀 스위칭 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130117300A KR20130117300A (ko) | 2013-10-25 |
| KR101906972B1 true KR101906972B1 (ko) | 2018-10-11 |
Family
ID=49379259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120040415A KR101906972B1 (ko) | 2012-04-18 | 2012-04-18 | 튜너블 배리어를 구비한 그래핀 스위칭 소자 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8742400B2 (ko) |
| JP (1) | JP6128927B2 (ko) |
| KR (1) | KR101906972B1 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101910579B1 (ko) * | 2012-10-29 | 2018-10-22 | 삼성전자주식회사 | 튜너블 배리어를 구비한 그래핀 스위칭 소자 |
| KR102046100B1 (ko) | 2013-02-15 | 2019-11-18 | 삼성전자주식회사 | 그래핀을 전하 트랩층으로 이용한 메모리 소자 및 구동방법 |
| KR102172481B1 (ko) * | 2014-01-29 | 2020-11-02 | 한국과학기술원 | 일함수 조절이 가능한 그래핀 배리스터를 포함하는 반도체 소자 |
| CN106256023A (zh) * | 2014-04-24 | 2016-12-21 | 佛罗里达大学研究基金会公司 | 用于高功率电子器件的可调势垒晶体管 |
| KR102232756B1 (ko) | 2014-05-19 | 2021-03-26 | 삼성전자주식회사 | 그래핀-반도체 멀티 접합을 갖는 전자소자 및 그 제조방법 |
| KR102266615B1 (ko) | 2014-11-17 | 2021-06-21 | 삼성전자주식회사 | 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 |
| KR102335772B1 (ko) * | 2015-04-07 | 2021-12-06 | 삼성전자주식회사 | 측면 게이트와 2차원 물질 채널을 포함하는 전자소자와 그 제조방법 |
| CN105895704B (zh) * | 2016-05-10 | 2019-05-17 | 中国科学院微电子研究所 | 一种石墨烯场效应晶体管及其制造方法 |
| US20220293736A1 (en) * | 2021-03-11 | 2022-09-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | 2D Channel Transistors with Low Contact Resistance |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110114914A1 (en) | 2008-07-25 | 2011-05-19 | Hideaki Numata | Field effect transistor and circuit device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2010113518A1 (ja) * | 2009-04-01 | 2012-10-04 | 国立大学法人北海道大学 | 電界効果トランジスタ |
| KR101156620B1 (ko) * | 2009-04-08 | 2012-06-14 | 한국전자통신연구원 | 그라핀 채널층을 가지는 전계 효과 트랜지스터 |
| JP5544796B2 (ja) * | 2009-09-10 | 2014-07-09 | ソニー株式会社 | ３端子型電子デバイス及び２端子型電子デバイス |
| KR101694877B1 (ko) * | 2009-10-16 | 2017-01-11 | 삼성전자주식회사 | 그라핀 소자 및 그 제조 방법 |
| US8673703B2 (en) * | 2009-11-17 | 2014-03-18 | International Business Machines Corporation | Fabrication of graphene nanoelectronic devices on SOI structures |
| JP2011192667A (ja) * | 2010-03-11 | 2011-09-29 | Toshiba Corp | トランジスタおよびその製造方法 |
| JP2011198938A (ja) * | 2010-03-18 | 2011-10-06 | Toshiba Corp | トランジスタ |
| JP5513955B2 (ja) * | 2010-03-31 | 2014-06-04 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US8344358B2 (en) * | 2010-09-07 | 2013-01-01 | International Business Machines Corporation | Graphene transistor with a self-aligned gate |
| KR101920712B1 (ko) * | 2011-08-26 | 2018-11-22 | 삼성전자주식회사 | 튜너블 배리어를 구비한 그래핀 스위칭 소자 |
| US8569121B2 (en) * | 2011-11-01 | 2013-10-29 | International Business Machines Corporation | Graphene and nanotube/nanowire transistor with a self-aligned gate structure on transparent substrates and method of making same |
-
2012
- 2012-04-18 KR KR1020120040415A patent/KR101906972B1/ko active IP Right Grant
-
2013
- 2013-04-12 US US13/861,726 patent/US8742400B2/en active Active
- 2013-04-16 JP JP2013085518A patent/JP6128927B2/ja active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110114914A1 (en) | 2008-07-25 | 2011-05-19 | Hideaki Numata | Field effect transistor and circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20130277644A1 (en) | 2013-10-24 |
| JP6128927B2 (ja) | 2017-05-17 |
| KR20130117300A (ko) | 2013-10-25 |
| US8742400B2 (en) | 2014-06-03 |
| JP2013222972A (ja) | 2013-10-28 |
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