JP2011198938A - トランジスタ - Google Patents

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Abstract

【課題】高い電流駆動力と高いカットオフ特性を備えたトランジスタを提供する。
【解決手段】本発明の一態様に係るトランジスタは、ゲート電極１２下にゲート絶縁膜を介して形成され、ソース側端部１０Ｓを含む半導体領域１０ａとドレイン側端部１０Ｄを含む導体領域１０ｂとを有し、ソース側端部１０Ｓにおけるチャネル幅方向の幅Ｌａがドレイン側端部１０Ｄにおけるチャネル幅方向の幅Ｌｂよりも小さいグラフェン膜１０と、グラフェン膜１０のソース側端部１０Ｓに接続され、ショットキーバリア接合を形成するソース電極と、グラフェン膜１０のドレイン側端部１０Ｄに接続され、オーミック接合を形成するドレイン電極と、を有する。
【選択図】図２

Description

本発明は、トランジスタに関する。
従来のトランジスタとして、チャネル層のドレイン側の幅がソース側の幅よりも小さいグラフェン膜を用いた電界効果型グラフェントランジスタが知られている（例えば、特許文献１）。一般的に、単層グラフェン膜はバンドギャップの無い状態であるが、グラフェンの幅が１０ｎｍを下回る程度に小さくなるとバンドギャップが発現し、その幅がより小さくなるほどギャップ幅が大きくなることが知られている。
特許文献１に記載の半導体装置は、グラフェン膜のドレイン側の幅を小さくしてバンドギャップを大きくし、大きな電圧がかかるゲート・ドレイン間の領域の耐圧特性を高めている。また、ソース側の幅を大きくしてバンドギャップを小さくし、ソース・ゲート間のキャリア移動度を向上させている。
特開２００９−１８２１７３号公報
本発明の目的は、高い電流駆動力と高いカットオフ特性を備えたトランジスタを提供することにある。
本発明の一態様は、基板と、前記基板の上方に形成されたゲート電極と、前記ゲート電極下にゲート絶縁膜を介して形成され、ソース側端部を含む半導体領域とドレイン側端部を含む導体領域とを有し、前記ソース側端部におけるチャネル幅方向の幅である第１の幅が前記ドレイン側端部におけるチャネル幅方向の幅である第２の幅よりも小さいグラフェン膜と、前記グラフェン膜の前記ソース側端部に接続され、ショットキーバリア接合を形成するソース電極と、前記グラフェン膜の前記ドレイン側端部に接続され、オーミック接合を形成するドレイン電極と、を有するトランジスタを提供する。
本発明によれば、高い電流駆動力と高いカットオフ特性を備えたトランジスタを提供することができる。
本発明の実施の形態に係るトランジスタの断面図。 本発明の実施の形態に係るグラフェン膜のパターン形状の一例を表す上面図。 （ａ）〜（ｃ）は、図２に示されるグラフェン膜のバンド構造を模式的に表す図。 本発明の実施の形態に係るグラフェン膜のパターン形状の他の一例を表す上面図。 （ａ）〜（ｃ）は、図４に示されるグラフェン膜のバンド構造を模式的に表す図。 本発明の実施の形態に係るグラフェン膜のパターン形状の他の一例を表す上面図。 （ａ）〜（ｃ）は、図６に示されるグラフェン膜のバンド構造を模式的に表す図。 （ａ）〜（ｄ）は、本発明の実施の形態に係るトランジスタの製造工程を示す断面図。
〔実施の形態〕
（トランジスタの構成）
図１は、本発明の実施の形態に係るトランジスタ１００の断面図である。トランジスタ１００は、ショットキーバリアを通り抜けるトンネル電流をスイッチング動作に利用する。
トランジスタ１００は、半導体基板２と、半導体基板２上に形成された絶縁膜３と、絶縁膜３上に形成されたグラフェン膜１０と、グラフェン膜１０上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２上に形成されたキャップ膜１３と、ゲート電極１２の側面上に形成されたゲート側壁１４と、グラフェン膜１０のソース側端部１０Ｓに接続された金属膜１５と、グラフェン膜１０のドレイン側端部１０Ｄに接続された金属膜１６と含む。
半導体基板２は、例えば、Ｓｉ結晶等のＳｉ系結晶からなる。
絶縁膜３は、ＳｉＯ２等の絶縁材料からなる。
ゲート絶縁膜１１は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料、またはＨｆＳｉＯＮ、ＡｌＯｘ等の高誘電率材料からなる。
ゲート電極１２は、例えば、導電型不純物を含む多結晶Ｓｉ等のＳｉ系多結晶、金属、またはこれらの積層体からなる。
キャップ膜１３は、ＳｉＮ等の絶縁材料からなる。
ゲート側壁１４は、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。
ソース電極として機能する金属膜１５と、ドレイン電極として機能する金属膜１６は、Ｐｄ等の金属からなる。
グラフェン膜１０は、１〜数十層のグラフェンシートからなり、バリスティック伝導特性を有する。ここで、グラフェンシートは、グラファイトの単層膜である。
十分な幅を有するグラフェンシートにはバンドギャップがなく、導体的性質を示すが、グラフェンナノリボン等と呼ばれる幅の狭いグラフェンシートにはバンドギャップが存在し、半導体的性質を示すことが知られている。
この様な性質は、グラフェンシートの端部（エッジ部分）のエネルギー状態と、内部のエネルギー状態との違いに起因する。グラフェンシートの幅が広い領域では、特異なエネルギー状態を有する端部の占める割合（面積比率）は小さく、グラフェンシートの有する導体的性質に変化はない。一方、グラフェンシートの幅が狭い領域では、その領域全体の面積のうちの端部の占める割合は大きく、半導体的性質が現れる。
半導体的性質を示すグラフェンシートの幅は、端部の状態（端部に現れる炭素原子の配列等）によって変わるが、例えば、１０ｎｍ以下である。
グラフェン膜１０のドレイン側端部１０Ｄのチャネル幅方向の幅は広く（例えば１０ｎｍよりも大きい）、ドレイン側端部１０Ｄを含むドレイン側の領域は導体的性質を示す。一方、ソース側端部１０Ｓのチャネル幅方向の幅は、ドレイン側端部１０Ｄのそれよりも狭く（例えば、１０ｎｍ以下）、ソース側端部１０Ｓを含むソース側の領域は半導体的性質を示す。
そのため、グラフェン膜１０のドレイン側端部１０Ｄに接続される金属膜１６は、グラフェン膜１０とオーミック接合を形成する。一方、グラフェン膜１０のソース側端部１０Ｓに接続される金属膜１５は、グラフェン膜１０とショットキー接合を形成する。
図２は、グラフェン膜１０のパターン形状の一例を表す上面図である。図中の点線は、グラフェン膜１０上のゲート電極１２の位置を示す。
グラフェン膜１０は、ソース側の半導体領域１０ａと、ドレイン側の導体領域１０ｂを有する。半導体領域１０ａのチャネル幅方向（図２の縦方向）の幅Ｌａは、導体領域１０ｂのチャネル幅方向の幅Ｌｂよりも狭い。一例として、幅Ｌａは１０ｎｍよりも大きく、幅Ｌｂは１０ｎｍ以下である。トランジスタ１００が十分なカットオフ特性を有するためには、半導体領域１０ａが０．３ｅＶ以上のバンドギャップを有することが好ましい。
図３（ａ）〜（ｃ）は、図２に示されるグラフェン膜１０のバンド構造を模式的に表す図である。各図の横軸はチャネル方向（図２の横方向）の位置を表す。
領域１７ｂは半導体領域１０ａのゲート側壁１４下の領域、領域１７ｃは半導体領域１０ａのゲート電極１２下の領域、領域１７ｄは導体領域１０ｂのゲート電極１２下の領域、領域１７ｅは導体領域１０ｂのゲート側壁１４下の領域である。また、領域１７ａは、金属膜１５と半導体領域１０ａの接続部近傍の金属膜１５の領域、領域１７ｂは、金属膜１６と導体領域１０ｂの接続部近傍の金属膜１６の領域である。
領域１７ａ、１７ｄ、１７ｅ、１７ｆの線は各領域におけるフェルミレベルを示す。領域１７ｂ、１７ｃの上側の線は伝導帯の下端のエネルギーレベル、下側の線は価電子帯の上端のエネルギーレベルを示す。
図３（ａ）は、トランジスタ１００に電圧を印可していない熱平衡状態のバンド構造を示す。領域１７ｂ、１７ｃは半導体領域であるのでバンドギャップが存在し、領域１７ａから領域１７ｄへの電子の移動は生じない。なお、図３（ａ）はフラットバンド状態を表しているが、領域１７ａと領域１７ｄの間に電子の移動がなければ熱平衡状態がフラットバンド状態でなくてもよい。
図３（ｂ）は、ドレイン電圧を正方向に印加した状態のバンド構造を示す。このとき、ソース電位およびゲート電位はＧＮＤに設定される。ドレイン電圧を印加することにより、領域１７ｂ、１７ｃ、１７ｄ、１７ｅのエネルギーレベルが傾く。この状態でも、グラフェン膜１０のソース側端部１０Ｓ近傍（領域１７ａと領域１７ｂとの境界近傍）に存在するショットキーバリアによってソースからドレインへの電子の移動が抑えられ、トランジスタ１００はカットオフされた状態にある。なお、金属膜１５、１６中の領域１７ａ、１７ｆのフェルミレベルの傾きの図示は省略する。
図３（ｃ）は、ドレイン電圧およびゲート電圧を正方向に印加した状態のバンド構造を示す。ゲート電圧を印加することにより、領域１７ｃ、１７ｄのエネルギーレベルが図３の下方向にシフトする。このとき、半導体領域１０ａのエネルギーバンドに曲がりが生じ、電子がショットキーバリアをトンネルする。バンドの曲がりにより三角形に変形したショットキーバリアを介するこのようなトンネル過程は、ＦＮ（Fowler-Nordheim）トンネルと呼ばれる。
ショットキーバリアをトンネルした電子は、導体領域１０ｂ中の領域１７ｄ、１７ｅを通ってドレイン側へ移動する。ここで、電子は導体領域１０ｂ内において非常に高い移動度を有するため、高速でドレイン側へ移動することができる。これにより、トランジスタ１００は高い電流駆動力を発揮することができる。
なお、半導体領域１０ａの伝導帯における電子の移動度よりも導体領域１０ｂ内における電子の移動度の方が大きいため、十分なカットオフ特性が確保できる範囲内で、半導体領域１０ａのチャネル方向の長さはできるだけ短い方が好ましい。
また、ゲート側壁１４の幅（領域１７ｂの幅）が大きい場合は、ゲート電圧を印加する際の半導体領域１０ａのエネルギーバンドの曲がりが緩くなるため、電子をトンネルさせるためのゲート電圧が大きくなる。そのため、トランジスタ１００の閾値電圧を小さくする場合、ゲート側壁１４の幅があまり大きくならないようにする必要がある。
また、半導体領域１０ａのソース側端部１０Ｓの位置（ショットキー接合の位置）が、ゲート電極１２のソース側端部１２Ｓよりもドレイン側（図２の右側）にある場合、ゲート電圧を印加する際の半導体領域１０ａのエネルギーバンドの曲がりが小さくなる。そのため、半導体領域１０ａのソース側端部１０Ｓの位置はゲート電極１２のソース側端部１２Ｓの直下、またはゲート電極１２のソース側端部１２Ｓよりもソース側（図２の左側）にあることが好ましい。
このように、ゲート電圧を印加しない状態（オフ状態）ではショットキーバリアによってソースからドレインへの電子の移動が抑えられ、ゲート電圧を印加した状態（オン状態）ではショットキーバリアをトンネルしてソースからドレインへ電流が流れる。このようなショットキー接合を利用したスイッチング動作により、トランジスタ１００は高いカットオフ特性を有する。
なお、図３（ａ）〜（ｃ）は、トランジスタ１００がｎ型トランジスタである場合のバンド構造を表しているが、ｐ型トランジスタの場合も、ドレイン電圧およびゲート電圧の極性を逆にすることにより、同様のスイッチング動作を行うことができる。
図４は、グラフェン膜１０のパターン形状の他の一例を表す上面図である。図２に示されるパターン形状との違いは、半導体領域１０ａおよび導体領域１０ｂのチャネル幅方向の幅がチャネル方向の位置によって変わる点にある。この場合も、半導体領域１０ａのソース側端部１０Ｓのチャネル幅方向の幅Ｌａは、導体領域１０ｂのドレイン側端部１０Ｄのチャネル幅方向の幅Ｌｂよりも狭い。
図５（ａ）〜（ｃ）は、図４に示されるグラフェン膜１０のバンド構造を模式的に表す図である。
図５（ａ）は、トランジスタ１００に電圧を印可していない熱平衡状態のバンド構造を示す。半導体領域１０ｂの幅がチャネル方向の位置に依存して変化するため、領域１７ｂ、１７ｃのバンドギャップの大きさもチャネル方向の位置に依存して変化する。
図５（ｂ）は、ドレイン電圧を印加した状態のバンド構造を示す。ドレイン電圧を印加することにより、領域１７ｂ、１７ｃ、１７ｄ、１７ｅのエネルギーレベルが傾く。この状態でも、グラフェン膜１０のソース側端部１０Ｓ近傍（領域１７ａと領域１７ｂとの境界近傍）に存在するショットキーバリアによってソースからドレインへの電子の移動が抑えられ、トランジスタ１００がカットオフされている状態にある。
図５（ｃ）は、ドレイン電圧およびゲート電圧を印加した状態のバンド構造を示す。ゲート電圧を印加することにより、領域１７ｃ、１７ｄのエネルギーレベルが図５の下方向にシフトする。このとき、領域１７ｂのエネルギーバンドに曲がりが生じ、電子がショットキーバリアをトンネルする。
なお、半導体領域１０ａのチャネル幅方向の幅がチャネル方向の位置によって変わる場合であっても、ＦＮトンネルを効率よく発生させるために、ソース側端部１０Ｓのチャネル幅方向の幅がもっとも小さいことが好ましい。さらに、より高い電流駆動力を得るためには、グラフェン膜１０の半導体領域１０ａ以外の全ての領域が導体領域であることが求められるため、グラフェン膜１０の幅は、グラフェン膜１０のソース側端部１０Ｓにおいて最小であることが好ましい。
このように、グラフェン膜１０が図４に示されるパターン形状を有している場合も、トランジスタ１００はショットキー接合を利用したスイッチング動作を行うことができる。
図６は、グラフェン膜１０のパターン形状の他の一例を表す上面図である。図２に示されるパターン形状との違いは、半導体領域１０ａと導体領域１０ｂとの間に他の領域１０ｃが存在する点にある。この場合も、半導体領域１０ａのソース側端部１０Ｓのチャネル幅方向の幅Ｌａは、導体領域１０ｂのドレイン側端部１０Ｄのチャネル幅方向の幅Ｌｂよりも狭い。
図７（ａ）〜（ｃ）は、図６に示されるグラフェン膜１０のバンド構造を模式的に表す図である。図中の領域１７ｇはグラフェン膜１０の領域１０ｃに対応する。
図７（ａ）は、トランジスタ１００に電圧を印可していない熱平衡状態のバンド構造を示す。この例では、領域１０ｃは、ソース側では半導体的性質を示し、ドレイン側では導体的性質を示す。
図７（ｂ）は、ドレイン電圧を印加した状態のバンド構造を示す。ドレイン電圧を印加することにより、領域１７ｂ、１７ｃ、１７ｄ、１７ｅ、１７ｇのエネルギーレベルが傾く。この状態でも、グラフェン膜１０のソース側端部１０Ｓ近傍（領域１７ａと領域１７ｂとの境界近傍）に存在するショットキーバリアによってソースからドレインへの電子の移動が抑えられ、トランジスタ１００がカットオフされている状態にある。
図７（ｃ）は、ドレイン電圧およびゲート電圧を印加した状態のバンド構造を示す。ゲート電圧を印加することにより、領域１７ｃ、１７ｄ、１７ｇのエネルギーレベルが図７の下方向にシフトする。このとき、領域１７ｂのエネルギーバンドに曲がりが生じ、電子がショットキーバリアをトンネルする。
このように、グラフェン膜１０が図６に示されるパターン形状を有している場合も、トランジスタ１００はショットキー接合を利用したスイッチング動作を行うことができる。
以下に、本実施の形態に係るトランジスタ１００の製造方法の一例を示す。
（トランジスタの製造）
図８（ａ）〜（ｄ）は、本発明の実施の形態に係るトランジスタ１００の製造工程を示す断面図である。
まず、図８（ａ）に示すように、半導体基板２上に絶縁膜３およびグラフェン膜１８を形成する。
例えば、半導体基板２の表面に熱酸化を施すことにより、厚さ３０ｎｍのＳｉＯ２膜を絶縁膜３として形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法により絶縁膜３の表面に厚さ３ｎｍのＳｉ層を形成し、その上に分子エピタキシー法（ＭＢＥ法）によりフラーレンを堆積させる。その後、高真空下で１０００℃のアニールをＳｉ層およびフラーレンに施すことによりＳｉＣ層を形成する。さらに、高真空下で１２００℃のアニールをＳｉＣ層に施すことによりグラフェン膜１８を得る。
次に、図８（ｂ）に示すように、グラフェン膜１８をパターニングして、図２、４、６に示されるようなパターンを有するグラフェン膜１０に加工する。
例えば、ＣＶＤ法によりグラフェン膜１８上に厚さ３０ｎｍのＳｉＯ２膜を形成する。次に、フォトリソグラフィ法によりＳｉＯ２膜上にグラフェン膜１０のパターンを有するレジストマスクを形成する。次に、ＲＩＥ（Reactive Ion Etching）法によりＳｉＯ２膜およびグラフェン膜１８にエッチングを施し、レジストマスクのパターンを転写する。このとき、グラフェン膜１８のエッチングには酸素プラズマが用いられる。その後、レジストマスクおよびＳｉＯ２膜を除去する。
次に、図８（ｃ）に示すように、ゲート絶縁膜１１、ゲート電極１２、キャップ膜１３およびゲート側壁１４を形成する。
例えば、ＣＶＤ法によりグラフェン膜１０および絶縁膜３上に厚さ３ｎｍのＳｉＯ２膜を形成する。次に、ＣＶＤ法によりＳｉＯ２膜上に厚さ５０ｎｍのＰがドープされた多結晶Ｓｉ膜を形成する。次に、ＣＶＤ法により多結晶Ｓｉ膜上に厚さ３０ｎｍのＳｉＮ膜を形成する。次に、リソグラフィ法によりゲートパターンを形成されたレジストをマスクとして用いて、ＲＩＥ法によるエッチングをＳｉＮ膜、多結晶Ｓｉ膜およびＳｉＯ２膜に施し、キャップ層１３、ゲート電極１２およびゲート絶縁膜１１にそれぞれ加工する。次に、ＣＶＤ法により半導体基板２上の全面に厚さ５ｎｍのＳｉＯ２膜を形成する。次に、ＲＩＥ法による異方性エッチングをＳｉＯ２膜に施し、ゲート側壁１４に加工する。
次に、図８（ｄ）に示すように、グラフェン膜１０に接続される金属膜１５、１６を形成する。
例えば、ＰＶＤ（Physical Vapor Deposition）法により半導体基板２上の全面に厚さ５ｎｍのＰｄ膜を形成する。次に、リソグラフィ法によりコンタクト電極のパターンを形成されたレジストをマスクとして用いて、ＲＩＥ法によるエッチングをＰｄ膜に施し、金属膜１５、１６に加工する。
図８に示される金属膜１５、１６は、キャップ層１３およびゲート側壁１４をマスクとしてグラフェン膜１０にエッチングを施した後に形成されているが、グラフェン膜１０にエッチングを施さずに形成されてもよい。この場合も、金属膜１５、１６からグラフェン膜１０のゲート側壁１４下の領域へ直接電流が流れるため、トランジスタ１００のスイッチング動作にほとんど変化はない。
その後、図示しないが、ゲート電極１２、金属膜１５、１６にそれぞれコンタクトプラグを接続する。
（実施の形態の効果）
本発明の実施の形態によれば、金属膜１５と半導体領域１０ａのショットキー接合をスイッチング動作に利用することにより、トランジスタ１００は高い電流駆動力と高いカットオフ特性を発揮することができる。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
１００ トランジスタ、 ２ 半導体基板、 １０ グラフェン膜、 １０Ｓ ソース側端部、 １０Ｄ ドレイン側端部、 １１ ゲート絶縁膜、 １２ ゲート電極、 １５、１６ 金属膜

Claims (5)

  1. 基板と、
    前記基板の上方に形成されたゲート電極と、
    前記ゲート電極下にゲート絶縁膜を介して形成され、ソース側端部を含む半導体領域とドレイン側端部を含む導体領域とを有し、前記ソース側端部におけるチャネル幅方向の幅である第１の幅が前記ドレイン側端部におけるチャネル幅方向の幅である第２の幅よりも小さいグラフェン膜と、
    前記グラフェン膜の前記ソース側端部に接続され、ショットキーバリア接合を形成するソース電極と、
    前記グラフェン膜の前記ドレイン側端部に接続され、オーミック接合を形成するドレイン電極と、
    を有するトランジスタ。
  2. 前記グラフェン膜の前記ソース側端部は、前記ゲート電極のソース側端部の直下、または前記ゲート電極の前記ソース側端部よりもソース側にある、
    請求項１に記載のトランジスタ。
  3. 前記グラフェン膜のチャネル幅方向の幅は、前記グラフェン膜の前記ソース側端部において最小である、
    請求項１または２に記載のトランジスタ。
  4. 前記半導体領域は、０．３ｅＶ以上のバンドギャップを有する、
    請求項１〜３のいずれか１つに記載のトランジスタ。
  5. 前記第１の幅は１０ｎｍよりも大きく、前記第２の幅は１０ｎｍ以下である、
    請求項１〜４のいずれか１つに記載のトランジスタ。
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