JPH098300A - 半導体装置 - Google Patents

半導体装置

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JPH098300A
JPH098300A JP7328663A JP32866395A JPH098300A JP H098300 A JPH098300 A JP H098300A JP 7328663 A JP7328663 A JP 7328663A JP 32866395 A JP32866395 A JP 32866395A JP H098300 A JPH098300 A JP H098300A
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Abstract

(57)【要約】 【課題】製造時間の短縮化及びオン電圧の低減を図る。 【解決手段】低抵抗ｎ型半導体層１上にｎ型半導体層２
が配設される。低抵抗ｎ型半導体層１にはドレイン電極
がオーミック接触する。ｎ型半導体層２にはソース電極
４がショットキー接合する。ソース電極４に隣接してｎ
型半導体層２上にゲート絶縁膜５を介してゲート電極が
配設される。ゲート電極６に電圧を印加し、ソース電極
４とｎ型半導体層２との界面のショットキーバリアを低
くすると、ソース電極４からｎ型半導体層２に電子が注
入され、素子内に電流が流れる。ｎ型半導体層２には、
製造時間の短縮化の妨げとなる拡散層を形成する必要が
なくなり、また、オン電圧の上昇の原因となるチャネル
は存在しなくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴやＩ
ＧＢＴ等のＭＯＳゲート構造を有する半導体装置と類似
の動作を行う半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来より、電力用装置や高周波用装置と
してＭＯＳゲート構造を有する半導体装置が多用されて
いる。図３７に従来の電力用装置の一例としてパワーＭ
ＯＳＦＥＴの断面図を示す。
【０００３】図中、９２はｎ型ドリフト層を示し、ｎ型
ドリフト層９２の表面にはｐ型ウェル層９３が選択的に
形成され、更に、低抵抗のｎ型ソース層９４がｐ型ウェ
ル層９３の表面に選択的に形成される。
【０００４】ｎ型ドリフト層９２とｎ型ソース層９４と
の間のｐ型ウェル層９３上にはゲート絶縁膜９６を介し
てゲート電極９７が配設される。また、ｐ型ウェル層９
３及びｎ型ソース層９４の両方にコンタクトするように
ソース電極９５が配設される。そして、ｎ型ドリフト層
９２には低抵抗のｎ型半導体層９１を介してドレイン電
極９８が配設される。
【０００５】この種のパワーＭＯＳＦＥＴでは、ｐ型ウ
ェル層９３、ｎ型ソース層９４等の半導体層は不純物の
拡散により形成する。例えば、ｐ型ウェル層９３はボロ
ン等のｐ型不純物の拡散により形成し、ｎ型ソース層９
４はヒ素等のｎ型不純物の拡散により形成する。
【０００６】このため、パワーＭＯＳＦＥＴには以下の
ような問題がある。即ち、不純物の拡散による形成には
時間がかかるため、ｐ型ウェル層９３、ｎ型ソース層９
４等の半導体層の形成には時間がかかり、この結果、装
置の製造時間が長くなるという問題がある。特にＳｉ
Ｃ、ＣｄＳ、ダイヤモンド等の、不純物の拡散を困難と
するような半導体をバルクの材料として用いた場合に
は、装置の製造が不可能となる。
【０００７】また、パワーＭＯＳＦＥＴ等のＭＯＳゲー
ト構造を有する半導体装置では、ゲート電極９７により
生成を制御するチャネルを通して電流を流すため、チャ
ネル抵抗が存在する。このようなチャネル抵抗はオン電
圧の上昇原因となり、オン特性の改善を困難なものとす
る。特にＳｉＣ等では、チャネル抵抗が大きいことが知
られており、この種の半導体装置の実現は難しい。
【０００８】
【発明が解決しようとする課題】上述の如く、従来のパ
ワーＭＯＳＦＥＴは不純物の拡散により形成していたの
で、装置の製造時間が長くなるという問題がある。ま
た、チャネル抵抗が存在するため、オン電圧が高くなる
という問題がある。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、従来よりも、製造時間
の短縮化及びオン特性の改善を図れる半導体装置及びそ
の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の第１の視点は、
半導体装置において、第１導電型の第１半導体層と、前
記第１半導体層にショットキー接合する第１主電極と、
前記第１半導体層に接続された第２主電極と、前記ショ
ットキー接合のショットキーバリアの高さを制御するた
めの制御手段と、を具備し、前記第１及び第２主電極間
に電圧を印加した状態で前記ショットキーバリアの高さ
を低くするとオンし、オン状態において前記第１半導体
層を通して第１及び第２主電極間に電流が流れることを
特徴とする。
【００１１】本発明の第２の視点は、半導体装置におい
て、第１導電型の第１半導体層と、前記第１半導体層に
ショットキー接合する第１主電極と、前記第１半導体層
上に配設された低抵抗で第１導電型の第２半導体層と、
前記第２半導体層にオーミック接触する第２主電極と、
前記ショットキー接合のショットキーバリアの高さを制
御するための制御手段と、を具備し、前記第１及び第２
主電極間に電圧を印加した状態で前記ショットキーバリ
アの高さを低くするとオンし、オン状態において前記第
１及び第２半導体層を通して第１及び第２主電極間に電
流が流れることを特徴とする。
【００１２】本発明の第３の視点は、半導体装置におい
て、第１導電型の第１半導体層と、前記第１半導体層に
ショットキー接合する第１主電極と、前記第１半導体層
上に配設された低抵抗で第２導電型の第２半導体層と、
前記第２半導体層にオーミック接触する第２主電極と、
前記ショットキー接合のショットキーバリアの高さを制
御するための制御手段と、を具備し、前記第１及び第２
主電極間に電圧を印加した状態で前記ショットキーバリ
アの高さを低くするとオンし、オン状態において前記第
１及び第２半導体層を通して第１及び第２主電極間に電
流が流れることを特徴とする。
【００１３】本発明の第４の視点は、第１乃至３の視点
のいずれかに係る半導体装置において、前記制御手段
が、前記ショットキー接合に隣接して前記第１半導体層
に絶縁膜を介して対向する制御電極を具備することを特
徴とする。
【００１４】本発明の第５の視点は、第４の視点に係る
半導体装置において、前記ショットキー接合に隣接して
前記第１半導体層内にトレンチが形成され、前記制御電
極が前記トレンチ内に配設されることを特徴とする。
【００１５】本発明の第６の視点は、第５の視点に係る
半導体装置において、前記トレンチが離間した複数のト
レンチ部分からなり、前記制御電極が前記トレンチ部分
内に夫々配設された複数の制御電極部分からなることを
特徴とする。
【００１６】本発明の第７の視点は、第１乃至６の視点
のいずれかに係る半導体装置において、前記第１主電極
が前記制御電極と前記第１半導体層との間に介入する延
長部を具備し、前記ショットキー接合が前記延長部によ
り形成されることを特徴とする。
【００１７】本発明の第８の視点は、第１乃至７の視点
のいずれかに係る半導体装置において、前記第１主電極
と前記第１半導体層との間にトンネル絶縁膜が配設され
ることを特徴とする。
【００１８】本発明の第９の視点は、第１乃至８の視点
のいずれかに係る半導体装置において、前記第１主電極
と前記第１半導体層との間に第２導電型の半導体層が配
設されることを特徴とする。
【００１９】本発明の第１０の視点は、第１乃至９の視
点のいずれかに係る半導体装置において、前記第１半導
体層がＳｉ、ＳｉＣ、Ｃｄ及びダイヤモンドからなる群
から選択された材料からなることを特徴とする。
【００２０】本発明の第１１の視点は、第１乃至１０の
視点のいずれかに係る半導体装置において、前記第１導
電型がｎ型であることを特徴とする。
【００２１】本発明の第１２の視点は、第７の視点に係
る半導体装置において、前記延長部がシリサイド層から
なることを特徴とする。
【００２２】本発明の第１３の視点は、第７の視点に係
る半導体装置において、前記延長部が厚さ０．２μｍ以
下の金属薄膜からなることを特徴とする。
【００２３】本発明の第１４の視点は、第１２の視点に
係る半導体装置の製造方法において、前記第１半導体層
上にゲート絶縁膜を介して前記制御電極を形成する工程
と、前記制御電極を用いて前記シリサイド層を自己整合
的に形成する工程と、を具備することを特徴とする。
【００２４】本発明の第１５の視点は、半導体装置にお
いて、第１導電型の第１半導体層と、前記第１半導体層
上に配設された小面積の第１主電極と、前記第１半導体
層に接続された第２主電極と、前記第１半導体層及び前
記第１主電極上に絶縁膜を介して配設された大面積の制
御電極と、を具備し、オン状態において前記第１半導体
層を通して第１及び第２主電極間に電流が流れると共
に、前記制御電極への電位の付与により前記第１半導体
層に誘起される第２導電型の反転層により、前記第１主
電極下の電流通路がピンチオフされることを特徴とす
る。
【００２５】本発明に係る半導体装置においては、制御
手段により、例えば制御電極に電圧を印加することによ
り、第１主電極と半導体層との界面のショットキーバリ
アの高さを低くする。これにより、半導体装置が動作状
態となり、第１半導体層を通して第１及び第２主電極間
に電流が流れる。第１半導体層がｎ型の場合、動作状態
において、第１主電極から第１半導体層に電子が注入さ
れる。
【００２６】制御電極により主電流を制御するにも拘ら
ずチャネルは存在しないため、チャネル抵抗によるオン
電圧の上昇を防止でき、オン特性を改善できる。また、
基本的に拡散層は不要なので製造時間が長くなるという
問題も生じない。
【００２７】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
【００２８】図１は本発明の実施の形態に係る半導体装
置の断面図である。
【００２９】図中、１はシリコンからなる低抵抗のｎ型
半導体基板を示し、ｎ型基板１上にはシリコンからなる
ｎ型半導体層２がエピタキシャル成長形成される。ｎ型
半導体層２の表面には、ストライプ状、島状或いは環状
のソース電極４（第１主電極）がショットキー接合す
る。ソース電極４の材料としては、例えば、Ａｌ、Ａ
ｕ、Ｐｔ、Ｔｉ、Ｐｄがあげられる。
【００３０】ｎ型半導体層２の表面上にはソース電極４
に隣接してストライプ状、島状或いは環状のゲート電極
６がゲート絶縁膜５を介して配設される。ゲート電極６
はソース電極４と絶縁される。そして、ｎ型基板１には
ドレイン電極３（第２主電極）がオーミック接触する。
【００３１】図２は図１のII−II線に沿った断面におけ
る装置の電位分布（ｅＶ値）を示す図である。
【００３２】ソース電極４に対してゼロまたは負のゲー
ト電圧ＶG をゲート電極６に印加した場合には、ｎ型半
導体層２とソース電極４との界面に十分に高いショット
キーバリア（そのレベルは図中のＶB ）が形成される。
このため、ドレイン電極３とソース電極４との間に所定
の電圧を印加していても、ショットキーダイオードの逆
バイアス状態と同様に、ソース電極４からｎ型半導体層
２への電子の注入は起こらない。
【００３３】一方、ゲート電極６に対して正のゲート電
圧ＶG を印加した場合には、ショットキーバリアはゲー
ト電極６に近い部分で低くなる。図２図示のように、ゲ
ート電圧ＶG が大きいほどショットキーバリアは低くな
る。そして、ゲート電圧ＶGが所定値（しきい値電圧）
を越えると、ショットキーバリアの高さが十分に小さく
なる。このため、ドレイン電極３が正でソース電極４が
負となるように所定のオン電圧を印加しいていると、ソ
ース電極４からｎ型半導体層２に多数の電子が注入され
るようになり、装置は導通状態（オン状態）となる。
【００３４】このように、図１図示の半導体装置におい
ては、ゲート電極６に正のゲート電圧を印加して、ショ
ットキーバリアの高さを低くすることにより、装置内に
主電流が流れるようになる。即ち、ゲート電極６に印加
する電圧によりショットキーバリアの高さを制御するこ
とにより、主電流のスイッチングを行なっている。
【００３５】従って、図１図示の半導体装置において
は、ゲート電極６は存在するものの、ＭＯＳＦＥＴとは
異なり、ｎ型半導体層２内に拡散層を形成したり、主電
流のスイッチングのためにチャネルの生成を制御する必
要はない。従って、拡散層の形成のために製造時間が長
くなったり、チャネル抵抗によりオン電圧が上昇すると
いう問題は生じない。
【００３６】また、図１図示の半導体装置においては、
上述したように、ゲート電圧によりショットキーバリア
の高さを制御するので、ＭＯＳＦＥＴと同様に、主電流
の量を連続的に変えることができる。しかも、チャネル
抵抗が存在しないのでＭＯＳＦＥＴよりもオン抵抗が低
く、高速動作が可能となる。このため、本半導体装置は
高周波用装置としても有効である。
【００３７】なお、図１図示の半導体装置においては、
基板１及び半導体層２の材料としてシリコンを用いた
が、本発明に係る装置構造では拡散層が不要なので、Ｓ
ｉＣやＣｄやダイヤモンド等のようにシリコンよりも不
純物拡散係数が低く、不純物拡散層の形成が困難な材料
を用いることが可能となる。
【００３８】また、ソース・ドレイン間に逆バイアスが
掛かった場合は、ショットキー接合部分が導通状態とな
り、インバータ回路を組んだ場合の転流用ダイオードが
不要となる。また、このダイオードはショットキーバリ
アダイオードとなっているため、ｐｎ接合型の半導体装
置に比べて高速であり、インバータ回路の性能を著しく
向上させる。
【００３９】なお、本実施の形態及び以下に述べる多く
の実施の形態においては、ｎ型半導体層２の下はｎ型半
導体基板１となっている。この場合、形成される装置の
動作はＭＯＳＦＥＴと類似したものとなる。しかし、図
３０図示のように、ｎ型半導体基板１に代え、ｐ型半導
体基板１１としてもよい。この場合、形成される半導体
装置の動作はＩＧＢＴ（絶縁ゲート付きバイポーラトラ
ンジスタ）と類似したものとなる。
【００４０】図３は本発明の別の実施の形態に係る半導
体装置の断面図である。なお、以下の実施の形態の図に
おいて、前出した図と対応する部分には前出した図と同
一符号を付してある。
【００４１】図３図示の半導体装置が図１図示の半導体
装置と異なる点は、ソース電極４とゲート電極６とがゲ
ート絶縁膜５を介して部分的に重なり合っていることに
ある。このため、ゲート電極６に同じレベルのゲート電
圧を印加しても、ソース電極４とｎ型半導体層２との界
面のショットキーバリアの高さはより低くなるので、オ
ン電圧を更に下げることができる。
【００４２】また、ゲート電極６と重なり合う部分のソ
ース電極４は薄く形成されるので、この薄い部分がソー
スに直列に接続されたネガティブフィードバック用抵抗
（即ち、バラスト抵抗）として機能する。このため、複
数の半導体装置を形成した場合、各半導体装置の電流配
分は均一化される。
【００４３】なお、本実施の形態の場合、オフ状態時に
ソース電極４の角（端部）に電界が集中し、リーク電流
が増加する虞があるが、これはゲート電圧を負に調整し
てソース電極４の角に集中する電界を緩和することによ
り防止できる。
【００４４】図４は本発明の更に別の実施の形態に係る
半導体装置の断面図である。
【００４５】図４図示の半導体装置が図３図示の半導体
装置と異なる点は、ソース電極４の角の形状がテーパに
なっていることにある。このため、オン時にはテーパ部
の先端の細い部分に高い電界が形成され、該先端部から
効果的に電子注入を行なえるようになり、更にオン電圧
を下げることができるようになる。
【００４６】図５は本発明の更に別の実施の形態に係る
半導体装置の断面図である。
【００４７】図５図示の半導体装置が図４図示の半導体
装置と異なる点は、ゲート電極６もテーパ状に形成し
て、より効果的にショットキーバリアの高さをゲート電
圧により制御できるようにしたことにある。
【００４８】図６は本発明の更に別の実施の形態に係る
半導体装置の断面図である。
【００４９】図６図示の半導体装置が図５図示の半導体
装置と異なる点は、ソース電極４及びゲート電極６の角
全体をテーパ状に形成したことにある。図６図示の半導
体装置でも図５図示の半導体装置と同様な効果が得られ
る。また、図５図示の半導体装置よりも、ソース電極４
及びゲート電極６の形状は簡略化するので製造が容易で
ある。
【００５０】図７は本発明の更に別の実施の形態に係る
半導体装置の断面図である。
【００５１】図７図示の半導体装置が図３図示の半導体
装置と異なる点は、ｎ型半導体層２の表面のトレンチ溝
内にゲート絶縁膜５を介してゲート電極６を埋め込み形
成したことにある。
【００５２】図７図示の半導体装置においては、トレン
チ溝の深さ方向でゲート電極６とソース電極４とがゲー
ト絶縁膜５を介して部分的に重なり合う。従って、図７
図示の半導体装置でも図３図示の半導体装置と同様な効
果が得られる。
【００５３】図８は本発明の更に別の実施の形態に係る
半導体装置の断面図である。
【００５４】図８図示の半導体装置が図５図示の半導体
装置と異なる点は、ゲート電極６の一部がｎ型半導体層
２の表面にショットキー接合することにある。また、ゲ
ート電極６には抵抗体Ｒが設けられており、オフ時に大
電流が装置に流れるのを防止する。また、ゲート電極６
下の酸化膜の形成が不要となる。
【００５５】なお、ゲート電極６によるショットキーバ
リアの高さの方がソース電極４のそれよりも高くなるよ
うに、ソース電極４の材料、ゲート電極６の材料を選ぶ
ことが好ましい。
【００５６】図９は本発明の更に別の実施の形態に係る
半導体装置の断面図である。
【００５７】図９図示の半導体装置が図１図示の半導体
装置と異なる点は、ソース電極４とｎ型半導体層２との
界面にＰｔＳｉ等のシリサイド層７を挿設することによ
り、より安定なショットキー接合を形成することにあ
る。シリサイド層７はゲート電極６と部分的に重なり合
うことが好ましい。
【００５８】図１０は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【００５９】図１０図示の半導体装置が図１図示の半導
体装置と異なる点は、ソース電極４とｎ型半導体層２と
によりショットキー接合が形成された領域のｎ型半導体
層２の表面の一部にｐ型拡散層８を形成したことにあ
る。ｐ型拡散層８は、ソース電極４の下面全体に対応し
て形成することもできる。
【００６０】図１０図示の半導体装置によれば、ｐ型拡
散層８により電子に対するバリアが高くなり、オフ状態
時にショットキーバリアを越えて装置内に流れ込むキャ
リアによるリーク電流を低減できる。
【００６１】また、図１０図示の半導体装置の場合、オ
フ状態時の誤動作を防止するために、ｐ型拡散層を最適
に形成し、しきい値電圧を高く設定することができる。
ノイズによる誤動作を防ぐため、大電力装置の場合はし
きい値電圧を高く設定することが望ましい。
【００６２】図１１は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【００６３】図１１図示の半導体装置は、図９及び図１
０図示の半導体装置の特徴を組み合わたものである。即
ち、図１１図示の半導体装置においては、ゲート電極４
の下部にｐ型拡散層８を形成し、更に、ｐ型拡散層８の
表面にショットキー接合を構成するシリサイド層７を選
択的に形成する。
【００６４】図１２は本発明の更に別の実施の形態に係
る半導体装置の平面図である。また、図１３は図１２の
XIII−XIII線に沿った断面図、図１４は図１２のXIV −
XIV線に沿った断面図である。
【００６５】図１２乃至図１４図示の半導体装置におい
ては、図９図示の半導体装置の特徴であるシリサイド層
７を梯状にした構成になっている。図１２乃至図１４図
示の半導体装置によれば、ソース電極４が配設されてい
ない領域においても、その一部はシリサイド層７から電
子が注入されることになる。従って、電子を注入する部
分が増加するので、オン電圧を更に低減できる。
【００６６】図１５は本発明の更に別の実施の形態に係
る半導体装置の平面図である。また、図１６は図１５の
XVI −XVI 線に沿った断面図、図１７は図１５のXVII−
XVII線に沿った断面図である。
【００６７】図１５乃至図１７図示の半導体装置におい
ては、第３図示の半導体装置の特徴であるゲート電極６
の下のソース電極４ａの形状を梯状にした構成になって
いる。図１５乃至図１７図示の半導体装置によれば、ゲ
ート電極６の領域においても、ソース電極４ａから電子
が注入されることになる。従って、第１１の実施の形態
と同様に、電子を注入する部分が増加するので、オン電
圧を更に低減できる。
【００６８】図１８は本発明の更に別の実施の形態に係
る半導体装置の断面図である。なお、ｎ型半導体基板
１、ドレイン電極３は省略してある。
【００６９】図１８図示の半導体装置の特徴は、ｎ型半
導体層２の表面のトレンチ溝内にゲート絶縁膜５を介し
てゲート電極を埋め込み形成したことにある。
【００７０】図１８図示の半導体装置によれば、図１図
示の半導体装置に比べて、ショットキーバリアの高さの
制御に寄与するゲート部の長さが増加するので、よりオ
ン電圧を低くできる。
【００７１】また、トレンチ溝の底部はソース電極４の
下部（ショットキー接合面）よりもドレイン側に近いの
で、オフ時にドレイン電極３に電圧が印加されることに
より、のショットキー接合面に形成される電界Ｅ１はト
レンチ溝の底部に形成される電界Ｅ２よりも弱いものと
なる。即ち、オフ時のドレイン電圧による強い電界はト
レンチ溝の底部が支え、ショットキー接合部は強い電界
から保護される。従って、ショットキーバリアを越える
キャリアによるリーク電流を低減できる。更に、リーク
電流を低減できる分だけ、従来よりも高い温度まで使用
でき、高温動作が可能となる。
【００７２】図１９は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【００７３】図１９図示の半導体装置が図１８図示の半
導体装置と異なる点は、ソース電極４の下部に薄い絶縁
膜（トンネル絶縁膜）９を設けたことにある。絶縁膜９
の厚さは、ｎ型半導体層２とソース電極４との間にトン
ネル電流が流れる程度に設定される。
【００７４】図１８図示の半導体装置によれば、オフ時
にリーク電流として流れる電子は、ショットキーバリア
の他、絶縁膜９のバリアも越えなければならないため、
リーク電流が低減される。
【００７５】図２０は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【００７６】図２０図示の半導体装置が図１８図示の半
導体装置と異なる点は、トレンチ溝の深さがより深いこ
とにある。図２０図示の半導体装置によれば、電界Ｅ１
は更に低くなるので、更にリーク電流を低減でき、より
高い温度まで動作可能となる。
【００７７】図２１は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【００７８】図２１図示の半導体装置は図１８図示の半
導体装置の変更例で、ソース電極４がトレンチ溝にまで
入り込んだ構造になっている。このような構造にするこ
とにより、ショットキー接合の面積が増加し、逆導通ダ
イオードとして働いたときのオン電圧を低くすることが
できる。
【００７９】なお、図２１図示の半導体装置において
は、ショットキー接合の面積が増えているので、オフ時
にリーク電流が増える虞があるが、これはトレンチ溝を
深く形成することにより防止できる。
【００８０】図２２は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【００８１】図２２図示の半導体装置の特徴は、ソース
電極４を全面に形成すると共に、ソース電極４の下部と
ゲート電極６の上部とがゲート絶縁膜５を介してトレン
チ溝の深さ方向で重なり合うようにしたことにある。
【００８２】図２２図示の半導体装置によれば、図１８
図示の半導体装置と同様にトレンチ溝の採用によりオン
電圧は低くなり、更に図３図示の半導体装置と同様に、
ソース電極４とゲート電極６とが部分的に重なり合うこ
とでも、オン電圧は低くなる。従って、図２２図示の半
導体装置によれば、オン電圧を十分に下げることができ
る。また、スイッチング速度も改善される。更に、増幅
装置として用いた場合には高い増幅率を実現できる。
【００８３】図２３は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【００８４】図２３図示の半導体装置が図１図示の半導
体装置と異なる点は、ｎ型半導体層２上に薄い絶縁膜
（トンネル絶縁膜）１０を介してソース電極４及びゲー
ト電極５を設けたことにある。絶縁膜９の厚さは、ｎ型
半導体層２とソース電極４との間にトンネル電流が流れ
る程度に設定される。
【００８５】このように構成された半導体装置をオン状
態にするには、ソースに対して直流の正のゲート電圧を
ゲート電極５に常時印加する。なお、後述するように、
交流のゲート電圧を印加してもよい。
【００８６】このようなゲート電圧がゲート電極５に印
加されると、ソース電極４やゲート電極５の付近の高電
界部分のｎ型半導体層２で電子・正孔対が生成される。
【００８７】電子はトンネル効果によりトンネル絶縁膜
１０を介してゲート電極５に流れ込むが、正孔はトンネ
ル絶縁膜１０とｎ型半導体層２との界面にトラップされ
るので、該界面には正電荷が蓄積される。
【００８８】この蓄積された正電荷により、トンネル現
象が起こる程度の強度の電界がトンネル絶縁膜１０に形
成され、ソース電極４から電子がトンネル絶縁膜１０を
トンネルしてｎ型半導体層２に注入され、装置はオン状
態になる。
【００８９】一方、オフ状態にするにはソースに対して
ゼロまたは負のゲート電圧をゲート電極５に印加する。
この結果、トンネル絶縁膜１０とｎ型半導体層２との界
面にトラップされた正孔はｎ型半導体層２の電子と再結
合して消滅するので、ソース電極４からの電子の注入が
停止し、装置はオフ状態になる。
【００９０】なお、電子・正孔対の生成を容易にするた
めに、ゲート電極５の下部のみまたはトンネル絶縁膜１
０の下部の全体のｎ型半導体層２の表面に高抵抗のｐ型
層を設けてもよい。
【００９１】また、オフ時にリーク電流により装置がオ
ン状態になるのを防止するために、一部のソース電極４
をｎ基板１に接続してもよい。
【００９２】ソース電極４の下の絶縁膜は、半導体層２
よりバンドギャップの広い半導体膜としてもよい。この
場合、電子はバリアを越えて注入される。このようなバ
ンドギャップの広い半導体膜を用いることもできるが絶
縁膜のほうが好ましい。
【００９３】図２４は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【００９４】図２４図示の半導体装置は、図２３図示の
半導体装置の低抵抗のｎ型半導体基板１をシリコンから
なる低抵抗のｐ型半導体基板１１に置換した構成になっ
ている。従って、本半導体装置の動作はＩＧＢＴと類似
したものとなる。
【００９５】このように構成された装置をオン状態にす
るには、ソースに対して直流の正のゲート電圧をゲート
電極５に印加する。一旦オン状態になると、サイリスタ
と同様、ｐ型基板１１から正孔が供給され、ゲート電極
５にゲート電圧を印加しなくても、装置のオン状態は保
たれる。
【００９６】図２４図示の半導体装置によれば、装置内
には電子電流と正孔電流の両電流がプラズマ状態（高注
入状態）で流れるので、図２３図示の半導体装置のよう
に電子電流だけの場合に比べて、オン電圧はより低くな
る。
【００９７】なお、図２３及び図２４図示の半導体装置
においては、装置をオン状態にするために、ゲート電極
５に正の直流のゲート電圧を印加したが、その代わり
に、交流のゲート電圧を印加してもよい。
【００９８】この場合、ゲート電圧が負の期間にトンネ
ル絶縁膜１０とｎ型基板２との界面に正孔が蓄積され、
そして、ゲート電圧が正の期間に蓄積された正孔がトン
ネル絶縁膜１０とソース電極４との界面に流入する。
【００９９】この結果、トンネル現象が起こる程度の強
度の電界がトンネル絶縁膜１０に形成され、ソース電極
４から電子がトンネル絶縁膜１０をトンネルしてｎ型半
導体層２に注入され、装置はオン状態になる。
【０１００】なお、図２３図示の半導体装置はＭＯＳＦ
ＥＴと同様、オン状態を保つためには、常時、交流のゲ
ート電圧を印加する必要がある。
【０１０１】また、図２４図示の半導体装置はＭＯＳゲ
ート電極６により制御を行うようにしているが、ゲート
電極６のないダイオード構造とすることもできる。その
場合でも、オン電圧の低い半導体装置が実現可能であ
る。
【０１０２】図２５は本発明の更に別の実施の形態に係
る半導体装置の断面図である。なお、ｎ型半導体層２の
下部はｎ型基板でもよいし、ｐ型基板でもよい。
【０１０３】図２５図示の半導体装置の特徴は、光によ
り装置のスイッチングを制御することにある。従って、
ゲート電極は存在しない。
【０１０４】図２５図示の半導体装置において、装置を
オン状態にするにはトンネル絶縁膜１０を介してｎ型半
導体層２に所定エネルギー以上の光ｈνを照射する。こ
の結果、ｎ型半導体層２内に電子・正孔対が発生し、正
孔がトンネル絶縁膜１０とｎ型半導体層２との界面にト
ラップされ、トンネル現象が起こる程度の強度の電界が
トンネル絶縁膜１０に形成される。このため、ソース電
極４から電子がトンネル絶縁膜１０をトンネルしてｎ型
半導体層２に注入され、装置はオン状態になる。
【０１０５】ここで、ｎ型半導体層２の下部がｎ型基板
の場合（ＭＯＳＦＥＴ動作の場合）、光ｈνを照射して
いる間は電流が流れ、光ｈνの照射を停止すると装置は
オフ状態になる。
【０１０６】一方、ｎ型半導体層２の下部がｐ型基板の
場合（ＩＧＢＴ動作の場合）、一旦装置がオン状態にな
ったら、光ｈνの照射を止めても装置はオン状態を保
つ。
【０１０７】図２３、図２４及び図２５図示の半導体装
置においては、電子の注入が良好となることから、ソー
ス電極４はｎ型ポリシリコンからなることが望ましい。
【０１０８】図２６は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【０１０９】図２６図示の半導体装置が図２５図示の半
導体装置と異なる点は、ソース電極４がｎ型半導体層２
にショットキー接合することにある。
【０１１０】図２６図示の半導体装置において、装置を
オン状態にするにはｎ型半導体層２に所定エネルギー以
上の光ｈνを照射する。この結果、ｎ型半導体層２内に
電子・正孔対が発生し、正孔がソース電極４とｎ型半導
体層２との界面にトラップされる。このため、ショット
キーバリアの高さが低くなり、ソース電極４から電子が
ｎ型半導体層２に注入され、装置はオン状態になる。
【０１１１】ここで、ｎ型半導体層２の下部がｎ型基板
の場合（ＭＯＳＦＥＴ動作の場合）、光ｈνを照射して
いる間は電流が流れ、光ｈνの照射を停止すると装置は
オフ状態になる。
【０１１２】図２７は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【０１１３】図２７図示の半導体装置は本発明を横型の
装置に適用した例である。図中、１１はシリコンからな
る半導体基板を示し、基板１１上にはシリコンからなる
ｎ型半導体層２が配設される。
【０１１４】ｎ型半導体層２上にはシリコンからなる低
抵抗のｎ型半導体層１２が形成されており、ｎ型半導体
層１２の表面にはドレイン電極３がオーミック接触す
る。ｎ型半導体層１２はエピタキシャル成長により形成
されたものなので、他の部分よりも高くなっている。
【０１１５】なお、製造を容易にするために、ソース電
極４と同様にドレイン電極３もショットキー接合として
もよい。
【０１１６】図２８は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【０１１７】図２８図示の半導体装置が図２７図示の半
導体装置と異なる点は、半導体基板１１の代わりに、絶
縁基板１３を用いたことにある。即ち、ＳＯＩに半導体
装置を形成したことにある。また、絶縁基板１３の代わ
りにＧａＡｓ基板等の半絶縁性基板を用い、ｎ型半導体
層２、１２をＧａＡｓ基板等の半絶縁性基板へ不純物を
ドープすることによって形成してもよい。
【０１１８】図２９は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【０１１９】図２９図示の半導体装置が図２８図示の半
導体装置と異なる点は、低抵抗のｎ型半導体層１２が存
在せず、ドレイン電極３がｎ型半導体層２にショットキ
ー接合することにある。
【０１２０】図３０は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【０１２１】図３０図示の半導体装置は、図２２図示の
半導体装置の低抵抗のｎ型半導体基板１を低抵抗のｐ型
半導体基板１１に置換した構成になっている。従って、
本半導体装置の動作はＩＧＢＴと類似したものとなる。
【０１２２】このように構成された装置をオン状態にす
るには、ソースに対して直流の正のゲート電圧をゲート
電極５に印加する。
【０１２３】図３１は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【０１２４】図３１図示の半導体装置は、図１２乃至図
１４、及び図１５乃至図１７図示の半導体装置の変形例
である。図３１図示の半導体装置の特徴は、ソース電極
４が細く形成されることにある。阻止（blocking）状態
でゲート電極６に負バイアス電圧を印加すると、図３２
図示のように、ソース電極４のごく近傍にまでホールの
反転層ｃｈが形成される。反転層ｃｈはあたかもＳＩＴ
のｐ型ベース層のように働き、図３３に等電位線で示す
ようにソース電極４下でピンチオフする。この時のバン
ド図を図３４に示す。このピンチオフによりソース電極
４からの電子の注入は完全に阻止される。
【０１２５】図３１図示の半導体装置の効果は、ソース
電極４のショットキーバリア高が低くても、ゲートバイ
アスにより形成された反転層ｃｈにより、ソース電極４
下でピンチオフとなるため、実質上のバリア高さＶeff
が高くなり（図３４）、完全な阻止状態ができることで
ある。極端な場合、ソース電極４はショットキー接合さ
れていなくてもよい。
【０１２６】図３１図示の半導体装置をターンオンする
にはゲート電極に印加される電圧を高くするか、正にす
ることにより他の実施の形態と同様にソース電極から電
子を注入することにより行なうことができる。
【０１２７】図３５は図３１乃至図３４図示の半導体装
置を具体化した構造の平面図、図３６（ａ）、（ｂ）は
夫々図３５はＳ１−Ｓ１線、Ｓ２−Ｓ２線に沿った断面
図である。図３５図示の如く、ソース電極４は基本的に
ゲート電極５間の部分のみが細くなっている。
【０１２８】図３８は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【０１２９】本半導体装置においては、ｎ型半導体基板
１がＳｉＣからなり、その上にＳｉＣからなるｎ型半導
体層２がエピタキシャル成長形成される。ｎ型基板１の
表面にはドレイン電極３がオーミック接触する。
【０１３０】ｎ型半導体層２の表面にはソース電極４が
ショットキー接合する。ソース電極４に隣接して、ｎ型
半導体層２上には絶縁膜５（例えば熱酸化膜）を介して
ゲート電極６が配設される。ここで、ＭＯＳ構造部分の
ゲート酸化膜５の厚さは１０００オングストローム以下
が望ましい。ゲート電極６を覆うように層間絶縁膜１７
が配設され、更にその上に、ソース電極の一部及び配線
層として機能するＡｌ層１８が配設される。
【０１３１】図３９（ａ）〜（ｄ）を参照して図３８図
示の半導体装置の上部の形成方法を説明する。
【０１３２】先ず、ゲート絶縁膜２１を熱酸化により形
成し、その上にｐ型あるいはｎ型にドーピングされたポ
リシリコンからなるゲート電極２２をＣＶＤにより選択
的にデポする。次に、ゲート部分以外の熱酸化膜を除去
する（図３９（ａ））。次に、Ｔｉ或いはＰｔとＳｉの
混合膜２３を共スパッタリング（co-sputtering ）で形
成する（図３９（ｂ））。
【０１３３】次に、熱処理、即ちシンタリング（sinter
ing ）により、シリサイド層２４を形成する。次に、混
合膜２３を酸化し且つ除去する。次に、ＣＶＤでシリコ
ン酸化膜からなる絶縁膜２５を形成する（図３９
（ｃ））。次に、ゲート電極２２を覆う部分が残るよう
に絶縁膜２５をパターニングし、配線用Ａｌ層２６を形
成する（図３９（ｄ））。
【０１３４】この方法によれば、自己整合的に装置が形
成されるうえ、ゲート絶縁膜５の下にまでショットキー
電極４（シリサイド層２４）が形成されるため、ゲート
電圧によるショットキーバリア高の制御が効果的に行わ
れるようになり、ゲート電圧による主電流の制御性が向
上する。シリサイド境界部の段差の高さは０．２μｍ以
下が望ましく、更に５０ｎｍ以下だと、絶縁膜の段差部
分による歩留まり低下を防げる。
【０１３５】次に、図４０（ａ）〜（ｅ）を参照して図
３８図示の半導体装置の上部の別の形成方法を説明す
る。
【０１３６】先ず、ＳｉＣ半導体層２の表面内に選択的
にシリサイド層３１を形成する（図４０（ａ））。次
に、シリサイド層３１及び半導体層２の表面にポリシリ
コン膜３２をデポする（図４０（ｂ））。次に、ポリシ
リコン膜３２を熱酸化し、絶縁膜３３を形成する（図４
０（ｃ））。
【０１３７】この際半導体（ＳｉＣ）層２まで酸化して
もよい。ポリシリコン膜３２をデポする前に半導体層２
を先に酸化すると、シリサイド３１層との間の段差がな
くなり、ポリシリコン膜３２を酸化した際の段切れ等を
防止することができる。
【０１３８】次に、絶縁膜３３上に高ドープしたポリシ
リコンからなるゲート電極３４を選択的に形成する（図
４０（ｄ））。次に、ＣＶＤによりシリコン酸化膜から
なる層間絶縁膜３５を形成する。次に、シリサイド層３
１上の絶縁膜３３、３５を除去し、シリサイド層３１に
コンタクトするように配線用のＡｌ層３６を形成する
（図４０（ｅ））。
【０１３９】この方法によれば、ソース電極４のショッ
トキー接合部分（シリサイド層３１）とゲート電極６と
のオーバーラップ部分が大きくなり、ショットキーバリ
アの、ゲートによる制御性が向上する。
【０１４０】次に、図４１（ａ）〜（ｅ）を参照して図
３８図示の半導体装置の上部の更に別の形成方法を説明
する。
【０１４１】先ず、ＳｉＣ半導体層２の表面にショット
キー金属薄膜４１を選択的に形成する（図４１
（ａ））。次に、金属薄膜４１及び半導体層２の表面に
ポリシリコン膜４２をデポする（図４１（ｂ））。次
に、ポリシリコン膜４２を熱酸化し、絶縁膜４３を形成
する（図４１（ｃ））。
【０１４２】この際半導体（ＳｉＣ）層２まで酸化して
もよい。ポリシリコン膜４２をデポする前に半導体層２
を先に酸化すると、ショットキー金属薄膜４１との間の
段差がなくなり、ポリシリコン膜４２を酸化した際の段
切れ等を防止することができる。
【０１４３】次に、絶縁膜４３上に高ドープしたポリシ
リコンからなるゲート電極４４を選択的に形成する（図
４１（ｄ））。次に、ＣＶＤによりシリコン酸化膜から
なる層間絶縁膜４５を形成する。次に、ショットキー金
属薄膜４１上の絶縁膜４３、４５を除去し、金属薄膜４
１にコンタクトするように配線用のＡｌ層４６を形成す
る（図４１（ｅ））。
【０１４４】この方法によれば、ソース電極４のショッ
トキー接合部分（ショットキー金属膜４１）とゲート電
極６とのオーバーラップ部分が大きくなり、ショットキ
ーバリアの、ゲートによる制御性が向上する。
【０１４５】なお、金属薄膜４１は０．２μｍ以下が望
ましく、更に５０ｎｍ以下だと、絶縁膜の段差部分によ
る歩留まり低下を防げる。オン電圧を下げる目的では、
金属薄膜４１の材料としてはＴｉを用い、Ａｌ電極でコ
ンタクトを取る方法が考えられる。一方、リーク電流と
遮断能力の面からは、Ｎｉ、Ａｕを金属薄膜４１の材料
として用いるのが望ましい。また、金属薄膜４１の材料
としてＴｉ、Ｎｉ、Ａｕのいずれか１つとＡｌとの混合
膜でもよい。特に、Ａｌ：Ｔｉが１：１以下ではショッ
トキーバリアの高さが十分あり、バリア高の低下も少な
いので、遮断能力の大きい装置が作れる。また、金属薄
膜４１の厚さを２０原子層以下にすることにより、電子
注入部分に直列に抵抗が入り、セル間での電流バラツキ
が緩和される。
【０１４６】図４２は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【０１４７】図４２図示の半導体装置は、耐圧向上のた
めのｐ型層８（図１１参照）をｎ型半導体層２の表面内
に形成した点で、図３８図示の半導体装置と異なってい
る。ｐ型層８のキャリア濃度は１×１０17／ｃｍ3 以下
に設定される。
【０１４８】図４３（ａ）〜（ｅ）を参照して図４２図
示の半導体装置の上部の形成方法を説明する。この方法
は図３９（ａ）〜（ｄ）図示の方法を一部変更したもの
である。
【０１４９】先ず、ゲート絶縁膜２１を熱酸化により形
成し、その上にｐ型あるいはｎ型にドーピングされたポ
リシリコンからなるゲート電極２２をＣＶＤにより選択
的にデポする。次に、ゲート部分以外の熱酸化膜を除去
する（図４３（ａ））。次に、ゲート電極２２をマスク
として、半導体層２の表面にボロンをイオンインプラ
し、ボロンインプラ層２７を形成する（図４３
（ｂ））。次に、Ｔｉ或いはＰｔとＳｉの混合膜２３を
共スパッタリングで形成する（図４３（ｃ））。
【０１５０】次に、熱処理、即ちシンタリングにより、
シリサイド層２４を形成すると共に、ボロンインプラ層
２７のボロンを拡散させてｐ型層８を形成する。次に、
混合膜２３を酸化し且つ除去する。次に、ＣＶＤでシリ
コン酸化膜からなる絶縁膜２５を形成する（図４３
（ｄ））。次に、ゲート部分以外の絶縁膜２５を除去
し、配線用Ａｌ層２６を形成する（図４３（ｅ））。
【０１５１】この方法によれば、自己整合的に装置が形
成されるうえ、ゲート絶縁膜５の下にまでショットキー
電極４（シリサイド層２４）が形成されるため、ゲート
電圧によるショットキーバリア高の制御が効果的に行わ
れるようになり、ゲート電圧による主電流の制御性が向
上する。また、ｐ型層８を形成することにより、順方向
阻止状態でのリーク電流を低減することができる。
【０１５２】次に、図４４（ａ）〜（ｃ）を参照して図
３８図示の半導体装置の装置構造上部の更に別の形成方
法を説明する。図示の方法は図３９（ｃ）図示の工程に
続いて行うことができる。
【０１５３】先ず、図３９（ｃ）図示の構造から、ゲー
ト電極２２を覆う部分が残るように絶縁膜２５をパター
ニングする。次に、次に、絶縁膜２５で覆われたゲート
電極２２をマスクとして且つシリサイド層２４を通して
半導体層２の表面にボロンをイオンインプラし、ボロン
インプラ層２８を形成する（図４４（ａ））。次に、熱
処理によりボロンインプラ層２８のボロンを拡散させて
ｐ型層８を形成する（図４４（ｂ））。次に、配線用Ａ
ｌ層２６を形成する（図４４（ｃ））。
【０１５４】この方法によれば、インプラされた不純
物、例えばボロンによるシリサイド層２４の形成時にお
ける悪化を防ぐことができる。
【０１５５】図４５は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【０１５６】図４５図示の半導体装置においては、Ｓｉ
Ｃからなるｎ型半導体層２のアノード側に低抵抗のｐ型
層１１（図３０参照）が配設される。従って、本半導体
装置の動作はＩＧＢＴと類似したものとなる。電極４に
対し正の電位をゲート電極６に掛けると、電極４のショ
ットキーバリアがゲート電極６の下で低くなり、電子が
ｎ型半導体層２に注入される。注入された電子はアノー
ド側のｐ型層（エミッタ層）１１まで到達し、ｐ型層１
１とｎ型層２と間のバリアを下げ、ｐ型層１１からのホ
ールの注入を促進する。このようにして装置がバイポー
ラ動作する。
【０１５７】図４６（ａ）〜（ｃ）を参照して図４５図
示の半導体装置のアノード側のｐ型層（エミッタ層）１
１の形成方法を説明する。
【０１５８】先ず、ｎ型半導体層２（例えばＳｉＣ基
板）の裏面内に、シリコンまたはゲルマニウム、或いは
これら両方をイオンインプラする（図４６（ａ））と共
に、ボロンをインプラする（図４６（ｂ））。次に、裏
面のインプラ層上にＡｌ電極３を配設する（図４６
（ｃ））。
【０１５９】シリコン或いはゲルマニウムをインプラす
ることにより、ボロンが結晶中に入りやすくなる上に活
性化し、更に、電極３のオーミック接合を形成しやすく
なる。その結果、ボロンを入れたインプラ層がｐ型層
（エミッタ層）となり、バイポーラ動作する装置を実現
することができる。
【０１６０】図４７は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【０１６１】ＳｉＣからなるｎ+ 型基板１（またはｐ型
基板１１）上にＳｉＣからなるｎ型半導体層２がエピタ
キシャル成長形成される。基板１の表面にはドレイン電
極３がオーミック接触する。半導体層２の表面には、選
択的にトレンチが形成され、絶縁膜５（例えば熱酸化
膜）を介して、ゲート電極６がトレンチ内に形成され
る。絶縁膜５の厚さは、熱酸化膜の場合１００ｎｍ以下
が望ましい。トレンチ以外の半導体層２の上面はソース
電極４と接する。ソース電極４と接する界面はショット
キー接合することが望ましい。
【０１６２】図４８は本発明の更に別の実施の形態に係
る半導体装置の断面図である。
【０１６３】図４８図示の半導体装置が図４７図示の半
導体装置と異なる点は、ｎ型半導体層２の表面内にｎ+
層１６が形成され、ソース電極４がｎ+ 層１６とオーミ
ックコンタクトすることである。
【０１６４】図４９は図４８図示の半導体装置におい
て、オフ抵抗／オン抵抗の比が４桁（１０4 ）以上取れ
るようにすることを基準とした時の、トレンチ間のバル
ク幅Ｗ（図４８）とＳｉＣ層２の不純物濃度との関係を
示すグラフである。グラフにおいて、限界線Ｌ１、Ｌ２
に対してハッチングを施した側が条件を満たす範囲であ
る。即ち、この範囲から外れた条件では、スイッチング
特性が悪く、リーク電流が大きくなることを意味する。
図５０は、図４９の条件に基づいて得られた、バルク幅
Ｗと装置の耐圧との関係を示すグラフである。
【０１６５】図４９及び図５０図示のグラフは、トレン
チがストライプ形状の場合を示す。バルク部分を取り囲
むようにトレンチが形成される場合は、バルク部分への
ゲート電位の効果が倍になるので、幅Ｗが両グラフに示
す値の倍でも同様の効果が得られる。
【０１６６】図４７図示の如く、ソース電極４がｎ型半
導体層２にショットキー接合する場合、幅Ｗは広くても
スイッチングが可能である。しかし、リーク電流の低減
効果から、幅Ｗは両グラフに示す値の３乃至４倍程度を
越えないようにすることが望ましい。ショットキー接合
の不完全性からバリア高が低い場合や、ドレイン電圧に
よるバリア低下が大きい場合（ｉｄｅａｌ ｆａｃｔｏ
ｒが１よりかなり大きい場合）、両グラフに示す値にす
ることが望ましい。
【０１６７】次に、図５１（ａ）〜（ｆ）を参照してゲ
ート電極６がトレンチ内に配置された半導体装置の上側
部分の形成方法を説明する。
【０１６８】先ず、ＳｉＣからなるｎ型半導体層２上に
ＴｉとＳｉとの混合膜５１を共スパッタリングで形成す
る（図５１（ａ））。次に、その上にトレンチＲＩＥの
マスクとなる酸化膜５２をＣＶＤにより選択的に形成す
る（図５１（ｂ））。次に、ＲＩＥによりＳｉＣからな
るｎ型半導体層２にトレンチ５３を形成し、酸化膜５２
を除去する（図５１（ｃ））。
【０１６９】次に、熱処理（シンタリング）によりＴｉ
とＳｉとの混合膜５１をシリサイド化してシリサイド層
５４を形成すると共に、トレンチ５３の側壁を酸化して
ゲート絶縁膜５５を形成する（図５１（ｄ））。次に、
トレンチ５３内に不純物ドープしたポリシリコンを埋め
込みゲート電極５６とする（図５１（ｅ））。
【０１７０】次に、ＣＶＤによりシリコン酸化膜からな
る層間絶縁膜５７を形成する。次に、シリサイド層５４
上の絶縁膜５５、５７を除去し、シリサイド層５４にコ
ンタクトするように配線用のＡｌ層５８を形成する（図
５１（ｆ））。
【０１７１】図５１（ａ）〜（ｆ）図示の方法は以下の
態様に変更することができる。
【０１７２】先ず、半導体層２上にＴｉとＳｉとの混合
膜５１を共スパッタリングで形成する（図５１
（ａ））。次に、熱処理（シンタリング）によりＴｉと
Ｓｉとの混合膜５１をシリサイド化してシリサイド層５
４を形成する。その上にトレンチＲＩＥのマスクとなる
酸化膜５２をＣＶＤにより選択的に形成する（図５１
（ｂ））。次に、ＲＩＥにより半導体層２にトレンチ５
３を形成し、酸化膜５２を除去する（図５１（ｃ））。
【０１７３】次に、トレンチ５３及びシリサイド層５４
の表面にポリシリコン膜を形成すると共に、これを酸化
しゲート酸化膜５５とする。この場合、酸化が半導体層
２の表面内まで進むようにする。即ち、ゲート酸化膜５
５がポリシリコンの酸化膜とＳｉＣの酸化膜とで形成さ
れるようにする。
【０１７４】ポリシリコン膜を酸化しゲート酸化膜５５
とする際、ＳｉＣ層２表面まで酸化が進むようにする方
法、即ち、ゲート酸化膜５５がポリシリコンの酸化膜と
ＳｉＣの酸化膜とで形成されるようにする方法は、トレ
ンチ型の装置だけではなく、前述のプレーナ型の装置に
も適用できる。また、ショットキー電極４（シリサイド
層５４）の形成後にトレンチ５３を形成する方法は、シ
ョットキー電極４として金属薄膜を用いる場合にもその
まま適用できる。
【０１７５】次に、図５２（ａ）〜（ｅ）を参照してト
レンチの下にｐ型層８が配置された半導体装置の上側部
分の形成方法を説明する。この方法は図５１（ａ）〜
（ｆ）図示の方法を一部変更したものである。
【０１７６】トレンチ５３を形成した後、トレンチ５３
を通して、トレンチ５３の下のＳｉＣ層２にボロンをイ
オンインプラし、インプラ層６１を形成する（図５２
（ｃ））。インプラ層６１内のボロンは、その後に実施
される熱処理により拡散し、これによりトレンチ５３の
下にｐ型層８が形成される。その他の工程は、図５１
（ａ）〜（ｆ）図示の方法と同じである。
【０１７７】以上述べた本発明の実施の形態に係る半導
体装置は特に電力用や高周波用として有効であるが、メ
モリセルのスイッチング装置としても有効である。
【０１７８】なお、本発明は上述の実施の形態に限定さ
れるものではない。例えば、ｎ型基板の代えｐ基板を用
いると、半導体装置はＩＧＢＴ動作を行うようになる。
また、各実施の形態に係る縦型装置の特徴は、横型装置
においても応用することができる。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。
【０１７９】
【発明の効果】本発明によれば、制御電極（ゲート電
極）に電圧を印加して、ショットキーバリアの高さを低
くすることにより、装置内に主電流が流れるようになる
ので、チャネルは存在せず、チャネル抵抗によるオン電
圧の上昇を防止できる。更に、基本的に拡散層は不要な
ので装置の製造時間が長くなるという問題も生じない。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の断面
図。
【図２】図１のII−II線に沿った断面における半導体装
置の電位分布を示す図。
【図３】本発明の別の実施の形態に係る半導体装置の断
面図。
【図４】本発明の更に別の実施の形態に係る半導体装置
の断面図。
【図５】本発明の更に別の実施の形態に係る半導体装置
の断面図。
【図６】本発明の更に別の実施の形態に係る半導体装置
の断面図。
【図７】本発明の更に別の実施の形態に係る半導体装置
の断面図。
【図８】本発明の更に別の実施の形態に係る半導体装置
の断面図。
【図９】本発明の更に別の実施の形態に係る半導体装置
の断面図。
【図１０】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図１１】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図１２】本発明の更に別の実施の形態に係る半導体装
置の平面図。
【図１３】図１２のXIII−XIII線に沿った断面図。
【図１４】図１２のXIV −XIV 線に沿った断面図。
【図１５】本発明の更に別の実施の形態に係る半導体装
置の平面図。
【図１６】図１５のXVI −XVI 線に沿った断面図。
【図１７】図１５のXVII−XVII線に沿った断面図。
【図１８】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図１９】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図２０】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図２１】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図２２】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図２３】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図２４】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図２５】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図２６】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図２７】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図２８】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図２９】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図３０】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図３１】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図３２】図３１図示の半導体装置の阻止状態におい
て、ゲート電極に負バイアス電圧を印加した場合に形成
される反転層を示す図。
【図３３】図３２図示の半導体装置の電界分布を示す
図。
【図３４】図３２図示の半導体装置のバンド図。
【図３５】図３１図示の半導体装置を具体化した構造の
平面図。
【図３６】図３５のＳ１−Ｓ１及びＳ２−Ｓ２線に沿っ
た断面図。
【図３７】従来のパワーＭＯＳＦＥＴの断面図。
【図３８】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図３９】図３８図示の半導体装置の上部の形成方法を
順に示す断面図。
【図４０】図３８図示の半導体装置の上部の別の形成方
法を順に示す断面図。
【図４１】図３８図示の半導体装置の上部の更に別の形
成方法を順に示す断面図。
【図４２】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図４３】図４２図示の半導体装置の上部の形成方法を
順に示す断面図。
【図４４】図４２図示の半導体装置の上部の別の形成方
法を順に示す断面図。
【図４５】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図４６】図４５図示の半導体装置の下部の形成方法を
順に示す断面図。
【図４７】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図４８】本発明の更に別の実施の形態に係る半導体装
置の断面図。
【図４９】図４８図示の半導体装置におけるトレンチ間
のバルク幅とその不純物濃度との関係を示すグラフ。
【図５０】図４８図示の半導体装置におけるトレンチ間
のバルク幅と素子の耐圧との関係を示すグラフ。
【図５１】ゲート電極がトレンチ内に配置された半導体
装置の上部の形成方法を順に示す断面図。
【図５２】トレンチの下にｐ型層が配置された半導体装
置の上部の形成方法を順に示す断面図。
【符号の説明】
１…低抵抗ｎ型半導体層（基板） ２…ｎ型半導体層 ３…ドレイン電極（第２主電極） ４…ソース電極（第１主電極） ５…ゲート絶縁膜 ６…ゲート電極（制御電極） １１…低抵抗ｐ型半導体層（基板） １２…低抵抗ｎ型半導体層 １３…絶縁基板

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の第１半導体層と、前記第１半
    導体層にショットキー接合する第１主電極と、前記第１
    半導体層に接続された第２主電極と、前記ショットキー
    接合のショットキーバリアの高さを制御するための制御
    手段と、を具備し、前記第１及び第２主電極間に電圧を
    印加した状態で前記ショットキーバリアの高さを低くす
    るとオンし、オン状態において前記第１半導体層を通し
    て第１及び第２主電極間に電流が流れることを特徴とす
    る半導体装置。
  2. 【請求項２】第１導電型の第１半導体層と、前記第１半
    導体層にショットキー接合する第１主電極と、前記第１
    半導体層上に配設された低抵抗で第１導電型の第２半導
    体層と、前記第２半導体層にオーミック接触する第２主
    電極と、前記ショットキー接合のショットキーバリアの
    高さを制御するための制御手段と、を具備し、前記第１
    及び第２主電極間に電圧を印加した状態で前記ショット
    キーバリアの高さを低くするとオンし、オン状態におい
    て前記第１及び第２半導体層を通して第１及び第２主電
    極間に電流が流れることを特徴とする半導体装置。
  3. 【請求項３】第１導電型の第１半導体層と、前記第１半
    導体層にショットキー接合する第１主電極と、前記第１
    半導体層上に配設された低抵抗で第２導電型の第２半導
    体層と、前記第２半導体層にオーミック接触する第２主
    電極と、前記ショットキー接合のショットキーバリアの
    高さを制御するための制御手段と、を具備し、前記第１
    及び第２主電極間に電圧を印加した状態で前記ショット
    キーバリアの高さを低くするとオンし、オン状態におい
    て前記第１及び第２半導体層を通して第１及び第２主電
    極間に電流が流れることを特徴とする半導体装置。
  4. 【請求項４】第１導電型の第１半導体層と、前記第１半
    導体層上に配設された小面積の第１主電極と、前記第１
    半導体層に接続された第２主電極と、前記第１半導体層
    及び前記第１主電極上に絶縁膜を介して配設された大面
    積の制御電極と、を具備し、オン状態において前記第１
    半導体層を通して第１及び第２主電極間に電流が流れる
    と共に、前記制御電極への電位の付与により前記第１半
    導体層に誘起される第２導電型の反転層により、前記第
    １主電極下の電流通路がピンチオフされることを特徴と
    する半導体装置。
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