JP2013222972A - チューナブルバリアを備えたグラフェンスイッチング素子 - Google Patents

チューナブルバリアを備えたグラフェンスイッチング素子 Download PDF

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Abstract

【課題】チューナブルバリアを備えたグラフェンスイッチング素子を提供する。
【解決手段】半導体基板上の第１領域及び第２領域にそれぞれ配された第１電極及び絶縁層と、第１領域と第２領域との間で半導体基板の表面に形成された複数のメタル粒子と、複数のメタル粒子上から絶縁層上に延びたグラフェン層と、第２領域のグラフェン層上で絶縁層に対向する第２電極と、グラフェン層を覆うゲートオキシドと、ゲートオキシド上のゲート電極と、を備え、半導体基板は、グラフェン層と第１電極との間にエネルギー障壁を形成する半導体であるチューナブルバリアを備えるグラフェンスイッチング素子である。
【選択図】図１

Description

本発明は、チューナブル半導体バリアを備えたスイッチング素子に係り、さらに詳細には、チューナブル半導体バリアのサイズを変更する手段を備えたグラフェンスイッチング素子に関する。
２次元六方晶系(２−Ｄｉｍｅｎｓｉｏｎａｌ Ｈｅｘａｇｏｎａｌ)炭素構造を有するグラフェンは、半導体を代替できる新たな物質であって、最近、全世界的に活発に研究されている。特に、グラフェンは、ゼロギャップ半導体(Ｚｅｒｏ Ｇａｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)であるが、チャネル幅が１０ｎｍ以下のグラフェンナノリボン(Ｇｒａｐｈｅｎｅ ＮａｎｏＲｉｂｂｏｎ：ＧＮＲ)を製作する場合、サイズ効果(ｓｉｚｅ ｅｆｆｅｃｔ)によってバンドギャップが形成されて、常温で作動可能な電界効果トランジスタを製作することができる。
しかし、ＧＮＲを利用したグラフェントランジスタを製作する時、グラフェントランジスタのオン／オフ比(Ｏｎ／Ｏｆｆ Ｒａｔｉｏ)は良くなるが、ＧＮＲの不規則なエッジ(Ｄｉｓｏｒｄｅｒｅｄ Ｅｄｇｅ)によって、ＧＮＲでの移動度(ｍｏｂｉｌｉｔｙ)が大きく低下し、グラフェントランジスタのオン電流（Ｏｎ Ｃｕｒｒｅｎｔ）が低くなるという短所がある。このようなＧＮＲの対応策として、最近では２層(ｂｉｌａｙｅｒｅｄ)グラフェンに垂直方向の電界をかけて、バンドギャップを形成することができることが分かっている。しかし、この方法は、大面積ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法であるので、均一な２層構造のグラフェンを成長させることが難しく、ランダムドメイン(Ｒａｎｄｏｍ Ｄｏｍａｉｎ)のため、実用化が困難である。
本発明が解決しようとする課題は、本発明の一実施形態によるチューナブルバリアを備えたグラフェンスイッチング素子において、グラフェンナノリボンの代わりに、半導体バリアを使用してエネルギー障壁を形成し、メタル粒子を半導体バリアとグラフェン層との間に配して、半導体バリアのサイズを変更するグラフェンスイッチング素子を提供することである。
前記課題を達成するために、本発明の一実施形態によるチューナブルバリアを備えたグラフェンスイッチング素子は、半導体基板上の第１領域及び第２領域にそれぞれ配された第１電極及び絶縁層と、前記第１領域と前記第２領域との間で、前記半導体基板の表面に形成された複数のメタル粒子と、前記複数のメタル粒子上から前記絶縁層上に延びたグラフェン層と、前記第２領域の前記グラフェン層上で前記絶縁層に対向する第２電極と、前記グラフェン層を覆うゲートオキシドと、前記ゲートオキシド上のゲート電極と、を備え、前記半導体基板は、前記グラフェン層と前記第１電極との間にエネルギー障壁を形成する。
前記基板は、前記複数のメタル粒子に対応して形成された複数の溝と、前記複数の溝を充填した絶縁物質と、を備える。
一側面によれば、前記メタル粒子は、前記絶縁物質に埋め込まれて、その表面が前記グラフェン層と接触する。
他の側面によれば、前記メタル粒子は、前記絶縁物質上に配されて、その表面が前記グラフェン層と接触する。
前記メタル粒子と前記グラフェン層との間に配された有機膜をさらに備えるグラフェンスイッチング素子である。
前記有機膜は、アミノ基、水酸基、水素イオンからなるグループから選択されたいずれか一つを含む有機物で形成される。
前記有機膜は、約１ｎｍ〜３ｎｍの厚さを有する。
前記メタル粒子は、約１ｎｍ〜１０ｎｍのサイズを有する。
前記メタル粒子は、約１０ｎｍ〜３０ｎｍの間隔で配される。
前記半導体基板は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ族半導体、ＩＩ−ＶＩ族半導体、ＭｏＳ２を含むグループから選択された半導体物質で形成される。
前記第１電極は、前記グラフェン層と離隔される。
前記グラフェン層と前記第１電極とのギャップは、１ｎｍ〜３０ｎｍである。
前記第１電極及び第２電極は、金属またはポリシリコンで形成される。
前記スイッチング素子は、前記基板の不純物の極性と同じ極性のユニポーラトランジスタである。
前記ゲート電極に印加されるゲート電圧によって、前記エネルギー障壁が変わる。
前記グラフェン層は、１層ないし４層のグラフェンで形成される。
本発明の実施形態によるチューナブルバリアを備えたグラフェンスイッチング素子は、半導体バリアで電極とグラフェンとの間にエネルギー障壁を形成する。したがって、グラフェンスイッチング素子のチャネル幅はグラフェンナノリボンのような制限を受けないので、グラフェンパターニング過程でのグラフェンの欠陥を防止することができる。
また、メタル粒子を半導体バリアとグラフェンとの間に形成することによって、スイッチング素子の動作電流を低下させて、駆動電力を減少させることができる。
本発明の一実施形態によるチューナブルバリアを備えたグラフェンスイッチング素子を概略的に示す断面図である。 図１のグラフェンスイッチング素子の作用を説明するエネルギーバンドダイヤグラムである。 図１のグラフェンスイッチング素子の作用を説明するエネルギーバンドダイヤグラムである。 図１のグラフェンスイッチング素子の作用を説明するエネルギーバンドダイヤグラムである。 図１のグラフェンスイッチング素子の作用を説明するエネルギーバンドダイヤグラムである。 本発明の実施形態によるｎ型グラフェンスイッチング素子のＩ−Ｖ特性曲線である。 本発明の実施形態によるｐ型グラフェンスイッチング素子のＩ−Ｖ特性曲線である。 本発明の実施形態によるスイッチング素子でのメタル粒子の作用を説明する図面である。 本発明の他の実施形態によるチューナブルバリアを備えたグラフェンスイッチング素子を概略的に示す断面図である。 本発明のさらに他の実施形態によるチューナブルバリアを備えたグラフェンスイッチング素子を概略的に示す断面図である。
以下、添付した図面を参照して、本発明の実施形態を詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書の明確性のために誇張して示されている。明細書を通じて、実質的に同じ構成要素には、同じ参照番号を使用し、詳細な説明は省略する。
図１は、本発明の一実施形態によるチューナブルバリアを備えたグラフェンスイッチング素子１００を概略的に示す断面図である。
図１を参照すれば、半導体基板１１０上の第１領域に第１電極１２１が配され、第１領域と離隔した第２領域に絶縁層１４０が形成されている。基板１１０上で、第１領域と第２領域との間の第３領域から延びて絶縁層１４０上にグラフェン層１５０が形成される。グラフェン層１５０は、第１電極１２１と離隔して配される。グラフェン層１５０と第１電極１２１との離隔距離Ｇは、約１ｎｍ〜３０ｎｍの幅で形成される。そして、第２領域で、グラフェン層１５０を介して絶縁層１４０に対向して第２電極１２２が形成される。
図１では、絶縁層１４０が基板１１０の表面上に形成されているが、本発明は、これに限定されていない。例えば、基板１１０の表面を酸化して、絶縁層を形成することもある。
基板１１０の表面には、複数の溝１１２が形成されており、各溝１１２には、メタル粒子１３０がグラフェン層１５０と接触するように配される。溝１１２には、メタル粒子１３０の周囲を取り囲む絶縁物質１１４が形成されて、メタル粒子１３０が基板１１０と接触することを防止する。メタル粒子１３０は、Ｐｔ、Ａｕ、Ｐｄ、Ｃｏ、Ｙ、Ｇｄ、Ｃａ、およびＴｉからなるグループから選択される材料で形成される。メタル粒子１３０は、約１ｎｍ〜１０ｎｍのサイズを有する。メタル粒子１３０は、約１０ｎｍ〜３０ｎｍの間隔で形成される。
溝１１２の代わりに、トレンチが形成され、その場合、メタル粒子１３０は、断面のアスペクト比が１〜１０ほどのサイズで形成される。
基板１１０上には、グラフェン層１５０の一部を覆うゲートオキシド１６０が形成されている。ゲートオキシド１６０上には、ゲート電極１７０が形成される。
第１電極１２１及び第２電極１２２は、それぞれがソース電極及びドレイン電極のうちの異なる一つである。第１電極１２１及び第２電極１２２は、金属またはポリシリコンで形成される。
基板１１０は、半導体基板である。基板１１０は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ族半導体、ＩＩ−ＶＩ族半導体、および２次元的半導体として単一層であるＭｏＳ２を含むグループから選択される材料で形成される。基板１１０は、ｎ型不純物またはｐ型不純物のうちいずれか一つでドーピングされる。基板１１０は、図１に示したように、グラフェン層１５０を介してゲート電極１７０に対向して配される。したがって、ゲート電圧によって、基板１１０のエネルギーバンドが影響を受ける。
ゲートオキシド１６０は、酸化シリコンまたは窒化シリコンで形成される。
グラフェン層１５０は、化学気相蒸着(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ)法で製造されたグラフェンが転写された後にパターニングされて形成される。グラフェン層１５０は、１層ないし４層のグラフェンで形成される。グラフェン層１５０は、キャリアが移動する通路であり、バンドギャップがゼロ（０）である。
チューナブルバリアを備えたグラフェンスイッチング素子１００は、基板１１０の極性によって、ｎ型トランジスタまたはｐ型トランジスタであるユニポーラトランジスタである。すなわち、基板１１０がｎ型不純物でドーピングされた場合、チューナブルバリアを備えたグラフェンスイッチング素子１００は、ｎ型トランジスタとなり、基板１１０がｐ型不純物でドーピングされた場合、チューナブルバリアを備えたグラフェンスイッチング素子１００は、ｐ型トランジスタとなる。
図２Ａないし図２Ｄは、図１のグラフェンスイッチング素子１００の作用を説明するエネルギーバンドダイヤグラムである。
図２Ａ及び図２Ｂは、メタル粒子のないチューナブルバリアを含むｎ型グラフェンスイッチング素子の作用を説明する図面である。図２Ａは、ゲート電圧を印加する前の状態であり、図２Ｂは、ゲート電圧を印加した状態を示した図面である。
図２Ａを参照すると、ゲート電極１７０にゲート電圧が印加されていない状態で、半導体層１１０の両側に、グラフェン層１５０および第１電極１２１のそれぞれの仕事関数に対応してエネルギーバンド構造が形成されている。グラフェンスイッチング素子１００は、ｎ型半導体基板１１０を備えるので、メインキャリアは、電子となる。第１電極１２１とグラフェン層１５０との間の半導体基板１１０は、これら間のエネルギー障壁Ｅｂとなる。本発明では、半導体基板１１０を半導体バリアとも称する。グラフェン層１５０と半導体基板１１０とのエネルギー障壁Ｅｂによって、キャリアの移動が制限される。図２Ａ及び図２Ｂで、ＥＦは、グラフェン層１５０のフェルミエネルギー準位を示す。
図２Ｂを参照すると、第１電極１２１及び第２電極１２２に所定の電圧を印加した状態で、ゲート電極１７０に所定のポジティブゲート電圧＋Ｖｇを印加した場合、グラフェン層１５０の仕事関数が変わり、グラフェン層１５０及び半導体基板１１０のエネルギー障壁が、点線で示されたように低くなっている。したがって、グラフェン層１５０から電子が容易に第１電極１２１に移動する。これは、ゲート電圧によって、グラフェンスイッチング素子１００に電流が流れることを意味し、したがって、グラフェンスイッチング素子１００は、電界効果トランジスタの役割を行う。グラフェン層１５０は、ゲート電圧によって、仕事関数が変わるキャリア通路となる。
一方、エネルギー障壁Ｅｂの低下により、半導体基板１１０のトンネリング効果に起因して、電子が半導体基板１１０を通過して移動することもある。
ゲート電圧の上昇によって、グラフェン層１５０と半導体基板１１０とのエネルギー障壁Ｅｂは、さらに低くなる。したがって、グラフェン層１５０と半導体基板１１０とのエネルギー障壁Ｅｂは、調節可能である。
図２Ｃ及び図２Ｄは、ｐ型グラフェンスイッチング素子の作用を説明する図面である。図２Ｃは、ゲート電圧を印加する前の状態であり、図２Ｄは、ゲート電圧を印加した状態を示した図面である。
図２Ｃを参照すると、ゲート電極１７０にゲート電圧が印加されていない状態で、半導体基板１１０の両側に、グラフェン層１５０及び第１電極１２１のそれぞれの仕事関数に対応して、エネルギーバンド構造が形成されている。グラフェンスイッチング素子は、ｐ型半導体基板１１０を備えるので、メインキャリアは、正孔となる。第１電極１２１とグラフェン層１５０との間の半導体基板１１０は、これらの間のエネルギー障壁Ｅｂとなる。グラフェン層１５０と半導体基板１１０とのエネルギー障壁Ｅｂによって、キャリアの移動が制限される。図２Ｃ及び図２Ｄで、ＥＦは、グラフェン層１５０のフェルミエネルギー準位を示す。
図２Ｄを参照すると、第１電極１２１及び第２電極１２２に所定の電圧を印加した状態で、ゲート電極１７０に所定のネガティブゲート電圧−Ｖｇを印加すれば、グラフェン層１５０と半導体基板１１０とのエネルギー障壁Ｅｂが、点線で示されたように小さくなっている。したがって、グラフェン層１５０から正孔が容易に第１電極１２１に移動する。これは、ゲート電圧によってグラフェンスイッチング素子１００に電流が流れることを意味し、したがって、グラフェンスイッチング素子１００は、電界効果トランジスタの役割を行う。
一方、グラフェン層１５０と半導体基板１１０とのエネルギー障壁Ｅｂの低下により、半導体基板１１０のトンネリング効果に起因して、正孔は半導体基板１１０を通過して移動する。
ゲート電圧の上昇によって、グラフェン層１５０と半導体基板１１０とのエネルギー障壁Ｅｂは、さらに低くなる。したがって、グラフェン層１５０と半導体基板１１０とのエネルギー障壁Ｅｂは、調節可能である。
図３は、本発明の実施形態によるｎ型グラフェンスイッチング素子のＩ−Ｖ曲線である。
図３を参照すれば、ソース−ドレイン電圧がポジティブである時、ゲート電圧の上昇によって、エネルギー障壁Ｅｂが低下し、ドレイン電流が矢印Ａ方向に増加する。
一方、図２Ａ及び図２Ｂで、ｎ型半導体基板１１０を備えるグラフェンスイッチング素子１００の第１電極１２１に、ネガティブ電圧を印加すれば、電子がよく流れるが、ポジティブ電圧を印加すれば、エネルギー障壁Ｅｂによって、電流がよく流れない。したがって、グラフェンスイッチング素子１００は、ダイオード作用を行う。この時にも、ゲート電圧でエネルギー障壁Ｅｂのサイズが調節され、電流は、矢印Ｂ方向に増加するので、ダイオード特性が調節される。
図４は、本発明の実施形態によるｐ型グラフェンスイッチング素子のＩ−Ｖ曲線である。
図４を参照すると、ソース−ドレイン電圧がネガティブである時、ゲート電圧の上昇によって、エネルギー障壁Ｅｂが低下し、ドレイン電流が矢印Ｃ方向に増加している。
一方、図２Ｃ及び図２Ｄで、ｐ型半導体基板１１０を備えるグラフェンスイッチング素子１００の第１電極１２１にポジティブ電圧を印加すれば、正孔がエネルギー障壁Ｅｂを越えて流れるが、ネガティブ電圧を印加すれば、エネルギー障壁Ｅｂによって、正孔がよく流れない。したがって、グラフェンスイッチング素子１００は、ダイオード作用を行う。この時にも、ゲート電圧の上昇によって、エネルギー障壁Ｅｂのサイズが低く調節され、正孔は、矢印Ｄ方向に増大するので、ダイオード特性が調節される。
以下では、グラフェンスイッチング素子１００でのメタル粒子１３０の作用を説明する。メタル粒子１３０は、グラフェン層１５０と半導体基板１１０とのエネルギー障壁Ｅｂの高さを変更する。すなわち、ゲート電圧の印加によって、グラフェンスイッチング素子１００のエネルギー障壁Ｅｂの高さが調節され、メタル粒子１３０の配置で半導体基板１１０のエネルギー障壁Ｅｂの高さが変更される。
半導体基板１１０がｎ型シリコン基板である場合、メタル粒子１３０として仕事関数が約４.５〜６ｅＶであってシリコンより高いＰｔ、Ａｕ、Ｐｄ、Ｃｏを使用すれば、半導体基板１１０とグラフェン層１５０とのエネルギー障壁Ｅｂが低くなり、仕事関数が約３.０〜４.ｅＶであってシリコンより低いＹ、Ｇｄ、Ｃａ、Ｔｉを使用すれば、エネルギー障壁Ｅｂが高くなる。半導体基板１１０がｐ型である場合には、逆の現象が現れる。
図５は、本発明の実施形態によるスイッチング素子１００でのメタル粒子の作用を説明する図面である。図５で、黒円点は、メタル粒子１３０を示す。半導体基板１００が、例えば、ｎ型Ｓｉ基板であり、メタル粒子１３０が、シリコンより仕事関数の低い金属で形成された場合、メタル粒子１３０の位置でのグラフェン層１５０のフェルミレベルは、メタル粒子１３０のフェルミレベルであるレベル１ Ｌ１に固定され、グラフェン層１５０のフェルミレベルであるレベル３ Ｌ３より低い。したがって、第１グラフＧ１に示したように、半導体基板１１０の位置によって、グラフェン層１５０のフェルミレベルは、メタル粒子１３０のフェルミレベルＬ１とグラフェン層１５０のフェルミレベルＬ３との間で、一定の曲線で表現される。レベル２ Ｌ２は、ゲート電圧が印加されていない状態でのグラフェン層１５０の平均フェルミレベルを表す。
ゲート電極１７０へのポジティブゲート電圧の印加によって、グラフェン層１５０のフェルミレベルがレベル５ Ｌ５に上昇して、第２グラフＧ２に示したように、メタル粒子１３０のフェルミレベルＬ１とグラフェン層１５０のフェルミレベルＬ５との間の曲線の高さが増大する。レベル４ Ｌ４は、ポジティブゲート電圧を印加した状態でのグラフェン層１５０の平均フェルミレベルを表す。
したがって、メタル粒子１３０のないグラフェンスイッチング素子は、駆動電流がレベル３ Ｌ３とレベル５ Ｌ５との間で発生する一方、メタル粒子１３０を含むグラフェンスイッチング素子は、駆動電流がレベル２ Ｌ２及びレベル４ Ｌ４で発生する。メタル粒子１３０によって、駆動電流の大きさが低下し、したがって、グラフェンスイッチング素子の動作電力が減少する。
半導体基板１００が、例えばｐ型基板であり、メタル粒子１３０が、基板１１０より仕事関数の高い金属で形成された場合にも、駆動電流が低下して、スイッチング素子の動作電力が減少するが、ここでは、詳細な説明は省略する。
図６は、本発明の他の実施形態によるチューナブルバリアを備えたグラフェンスイッチング素子２００を概略的に示す断面図である。
図６を参照すれば、半導体基板２１０上の第１領域に第１電極２２１が配され、第１領域と離隔した第２領域に絶縁層２４０が形成されている。基板２１０上で第１領域と第２領域との間の第３領域から延びて、絶縁層２４０上にグラフェン層２５０が形成される。グラフェン層２５０は、第１電極２２１と離隔して配される。グラフェン層２５０と第１電極２２１との離隔距離Ｇは、約１ｎｍ〜３０ｎｍとなるように形成される。そして、第２領域でグラフェン層２５０を介して絶縁層２４０に対向するように、第２電極２２２が形成される。
基板２１０の表面には、複数の溝２１２が形成されており、各溝２１２には、絶縁物質２１４が充填されている。絶縁物質２１４上には、メタル粒子２３０がグラフェン層２５０と接触して配される。グラフェン層２５０は、メタル粒子を覆い包みながら、基板２１０と接触して形成される。メタル粒子２３０は、Ｐｔ、Ａｕ、Ｐｄ、Ｃｏ、Ｙ、Ｇｄ、Ｃａ、およびＴｉからなるグループから選択される材料で形成される。メタル粒子２３０は、約１ｎｍ〜１０ｎｍのサイズを有する。メタル粒子２３０は、約１０ｎｍ〜３０ｎｍの間隔で形成される。
基板２１０上には、グラフェン層２５０の一部を覆うゲートオキシド２６０が形成されている。ゲートオキシド２６０上には、ゲート電極２７０が形成される。
第１電極２２１及び第２電極２２２は、それぞれソース電極及びドレイン電極のうちの異なる一つである。第１電極２２１及び第２電極２２２は、金属またはポリシリコンで形成される。
基板２１０は、半導体基板である。基板２１０は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ族半導体、ＩＩ−ＶＩ族半導体、および２次元的半導体として単一層であるＭｏＳ２を含むグループから選択される材料で形成される。基板２１０は、ｎ型不純物またはｐ型不純物のうちいずれか一つでドーピングされる。基板２１０は、図６に示したように、グラフェン層２５０を介して、ゲート電極２７０に対向して配される。したがって、ゲート電圧によって、基板２１０のエネルギーバンドが影響を受ける。
ゲートオキシド２６０は、酸化シリコンまたは窒化シリコンで形成される。
グラフェン層２５０は、ＣＶＤ法で製造されたグラフェンが転写された後にパターニングされて形成される。グラフェン層２５０は、１層ないし４層のグラフェンで形成される。グラフェン層２５０は、キャリアが移動する通路であり、バンドギャップがゼロである。
チューナブルバリアを備えたグラフェンスイッチング素子２００は、基板２１０の極性によって、ｎ型トランジスタまたはｐ型トランジスタであるユニポーラトランジスタである。すなわち、基板２１０がｎ型不純物でドーピングされた場合、チューナブルバリアを備えたグラフェンスイッチング素子２００は、ｎ型トランジスタとなり、基板２１０がｐ型不純物でドーピングされた場合、チューナブルバリアを備えたグラフェンスイッチング素子２００は、ｐ型トランジスタとなる。
チューナブルバリアを含むグラフェンスイッチング素子２００の作用は、前述したグラフェンスイッチング素子１００から明らかであるので、ここでは、詳細な説明は省略する。
図７は、本発明のさらに他の実施形態によるチューナブルバリアを備えたグラフェンスイッチング素子３００を概略的に示す断面図である。
図７を参照すれば、半導体基板３１０上の第１領域に第１電極３２１が配され、第１領域と離隔した第２領域に絶縁層３４０が形成されている。基板３１０上で第１領域と第２領域との間の第３領域から延びて、絶縁層３４０上にグラフェン層３５０が形成される。グラフェン層３５０は、第１電極３２１と離隔して配される。グラフェン層３５０と第１電極３２１との離隔距離Ｇは、約１ｎｍ〜３０ｎｍとなるように形成される。そして、第２領域でグラフェン層３５０を介して、絶縁層３４０に対向して第２電極３２２が形成される。
基板３１０の表面には、複数の溝３１２が形成されており、各溝３１２には、メタル粒子３３０がグラフェン３５０と接触して配される。溝３１２には、メタル粒子３３０の周囲を取り囲む絶縁物質３１４が形成されて、メタル粒子３３０が基板３１０と接触することを防止する。メタル粒子３３０は、Ｐｔ、Ａｕ、Ｐｄ、Ｃｏ、Ｙ、Ｇｄ、Ｃａ、およびＴｉからなるグループから選択される材料で形成される。メタル粒子３３０は、約１ｎｍ〜１０ｎｍのサイズを有する。メタル粒子３３０は、約１０ｎｍ〜３０ｎｍの間隔で形成される。
基板３１０上には、第３領域で基板３１０とグラフェン層３５０との間に有機膜３８０が配される。有機膜３８０は、アミノ基、水酸基または水素イオンを含む有機物で形成される。アミノ基を含む有機物としては、１−ピレンブタンアミン、システアミン、３−アミノプロピルトリエトキシシランが使われる。水酸基を含む有機物としては、７−ヒドロキシベンゾ(ａ)ピレン、１−ピレンブタノールが使われる。
有機膜３８０は、トンネリングが可能な厚さ、例えば、１ｎｍ〜３ｎｍの厚さに形成される。有機膜３８０は、基板３１０の表面のダングリングボンド(Ｄａｎｇｌｉｎｇ ｂｏｎｄ)と結合して、基板３１０のグラフェン層３５０のフェルミレベルを変更する。特に、メタル粒子３３０と結合して、グラフェン層３５０のフェルミレベルの変更幅を増大させる。
基板３１０上には、グラフェン層３５０の一部を覆うゲートオキシド３６０が形成されている。ゲートオキシド３６０上には、ゲート電極３７０が形成される。
第１電極３２１及び第２電極３２２は、それぞれソース電極及びドレイン電極のうちの異なる一つである。第１電極３２１及び第２電極３２２は、金属またはポリシリコンで形成される。
基板３１０は、半導体基板である。基板３１０は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ族半導体、ＩＩ−ＶＩ族半導体、および２次元的半導体として単一層であるＭｏＳ２を含むグループから選択される材料で形成される。基板３１０は、ｎ型不純物またはｐ型不純物のうちいずれか一つでドーピングされる。基板３１０は、図７に示したように、グラフェン層３５０を介して、ゲート電極３７０に対向して配される。したがって、ゲート電圧によって、基板３１０のエネルギーバンドが影響を受ける。
ゲートオキシド３６０は、酸化シリコンまたは窒化シリコンで形成される。
グラフェン層３５０は、ＣＶＤ法で製造されたグラフェンが転写された後にパターニングされて形成される。グラフェン層３５０は、１層ないし４層のグラフェンで形成される。グラフェン層３５０は、キャリアが移動する通路であり、バンドギャップがゼロである。
チューナブルバリアを備えたグラフェンスイッチング素子３００は、基板３１０の極性によって、ｎ型トランジスタまたはｐ型トランジスタであるユニポーラトランジスタである。すなわち、基板３１０がｎ型不純物でドーピングされた場合、チューナブルバリアを備えたグラフェンスイッチング素子３００は、ｎ型トランジスタとなり、基板３１０がｐ型不純物でドーピングされた場合、チューナブルバリアを備えたグラフェンスイッチング素子３００は、ｐ型トランジスタとなる。
図７の実施形態によるチューナブルバリアを備えたグラフェンスイッチング素子３００の作用は、実質的に図１のチューナブルバリアを備えたグラフェンスイッチング素子１００の作用から明らかであるので、ここでは、詳細な説明は省略する。
図７の実施形態では、有機膜がスイッチング素子１００に適用されることを示したが、本発明は、これに限定されない。例えば、図７の有機膜は、スイッチング素子３００において、半導体基板３１０とグラフェン層３５０との間でメタル粒子３３０を覆うように配されるが、ここでは、詳細な説明は省略する。
以上、図面を参照して説明された本発明の実施形態は、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の保護範囲は、特許請求の範囲によって決定されねばならない。
本発明は、スイッチング素子関連の技術分野に好適に適用可能である。
１００ グラフェンスイッチング素子
１１０ 半導体基板
１１２ 溝
１１４ 絶縁物質
１２１ 第１電極
１２２ 第２電極
１３０ メタル粒子
１４０ 絶縁層
１５０ グラフェン層
１６０ ゲートオキシド
１７０ ゲート電極

Claims (16)

  1. 半導体基板上の第１領域及び第２領域にそれぞれ配された第１電極及び絶縁層と、
    前記第１領域と前記第２領域との間で、前記半導体基板の表面に形成された複数のメタル粒子と、
    前記複数のメタル粒子上から前記絶縁層上に延びたグラフェン層と、
    前記第２領域の前記グラフェン層上で前記絶縁層に対向する第２電極と、
    前記グラフェン層を覆うゲートオキシドと、
    前記ゲートオキシド上のゲート電極と、を備え、
    前記半導体基板は、前記グラフェン層と前記第１電極との間にエネルギー障壁を形成する半導体であるチューナブルバリアを備えるグラフェンスイッチング素子。
  2. 前記基板は、前記複数のメタル粒子に対応して形成された複数の溝と、前記複数の溝を充填した絶縁物質とを備えることを特徴とする請求項１に記載のグラフェンスイッチング素子。
  3. 前記メタル粒子は、前記絶縁物質に埋め込まれて、その表面が前記グラフェン層と接触することを特徴とする請求項２に記載のグラフェンスイッチング素子。
  4. 前記メタル粒子は、前記絶縁物質上に配されて、その表面が前記グラフェン層と接触することを特徴とする請求項２に記載のグラフェンスイッチング素子。
  5. 前記メタル粒子と前記グラフェン層との間に配された有機膜をさらに備えることを特徴とする請求項１から４の何れか一項に記載のグラフェンスイッチング素子。
  6. 前記有機膜は、アミノ基、水酸基、および水素イオンからなるグループから選択されたいずれか一つを含む有機物で形成されることを特徴とする請求項５に記載のグラフェンスイッチング素子。
  7. 前記有機膜は、１ｎｍ〜３ｎｍの厚さを有することを特徴とする請求項５または６に記載のグラフェンスイッチング素子。
  8. 前記メタル粒子は、１ｎｍ〜１０ｎｍのサイズを有することを特徴とする請求項１から７の何れか一項に記載のグラフェンスイッチング素子。
  9. 前記メタル粒子は、１０ｎｍ〜３０ｎｍの間隔で配されることを特徴とする請求項１から８の何れか一項に記載のグラフェンスイッチング素子。
  10. 前記半導体基板は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ族半導体、ＩＩ−ＶＩ族半導体、およびＭｏＳ２からなるグループから選択された半導体で形成されることを特徴とする請求項１から９の何れか一項に記載のグラフェンスイッチング素子。
  11. 前記第１電極は、前記グラフェン層と離隔していることを特徴とする請求項１から１０の何れか一項に記載のグラフェンスイッチング素子。
  12. 前記グラフェン層と前記第１電極とのギャップは、１ｎｍ〜３０ｎｍであることを特徴とする請求項１から１１の何れか一項に記載のグラフェンスイッチング素子。
  13. 前記第１電極及び第２電極は、金属またはポリシリコンで形成されることを特徴とする請求項１から１２の何れか一項に記載のグラフェンスイッチング素子。
  14. 前記スイッチング素子は、前記基板の不純物の極性と同じ極性のユニポーラトランジスタであることを特徴とする請求項１から１３の何れか一項に記載のグラフェンスイッチング素子。
  15. 前記ゲート電極に印加されるゲート電圧によって、前記エネルギー障壁が変わることを特徴とする請求項１から１４の何れか一項に記載のグラフェンスイッチング素子。
  16. 前記グラフェン層は、１層ないし４層のグラフェンで形成されることを特徴とする請求項１から１５の何れか一項に記載のグラフェンスイッチング素子。
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