JP5982234B2 - グラフェンを含む電界効果トランジスタ - Google Patents
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Description
本発明は、グラフェンを半導体基板と電極メタルとの間に介在させて、その間のエネルギー障壁を減少させた、グラフェンを含む電極構造体及び半導体素子に関する。
二次元の六方晶系の炭素構造を有するグラフェンは、半導体を代替可能な新たな物質であって、最近、全世界的に活発に研究が進められている。特に、グラフェンは、ゼロギャップ半導体であって、チャネル幅を１０ｎｍ以下にグラフェンナノリボン（ｇｒａｐｈｅｎｅ ｎａｎｏｒｉｂｂｏｎ：ＧＮＲ）を製作する場合、サイズ効果によりバンドギャップが形成されて、常温で作動が可能な電界効果トランジスタを製作できる。
半導体素子において、半導体層の真上に金属を使用して電極を形成する場合、金属・半導体接合構造が形成される。かかる構造では、ショットキーエネルギー障壁が金属と半導体との間に形成されて、半導体素子で駆動電圧を上昇させる要因となる。特に、半導体素子の大きさが３０ｎｍ以下である場合、全体の抵抗で接触抵抗が占める比率が上昇する。
従来には、接触抵抗を低減させるために、半導体界面のドーピング、異種結合の仕事関数の制御、シリサイドの形成を試みた。
本発明の目的は、半導体及び金属の中間性質を有するグラフェンを半導体・金属結合の中間に配置して、半導体・金属の接合構造のエネルギー障壁を減少させた電極構造体を提供することである。
本発明の他の目的は、前記電極構造体を備える電界効果トランジスタを提供することである。
前記目的を達成するために、本発明の一実施形態による半導体バリヤーを備えるグラフェン電界効果トランジスタは、半導体層上のグラフェンと、前記グラフェン上の電極メタルと、を備える。
前記半導体層は、シリコン、ゲルマニウム、シリコン・ゲルマニウム、ＩＩＩ−Ｖ族半導体、及びＩＩ−ＶＩ族半導体を含むグループから選択された一つで形成される。
前記グラフェンは、単層または二層のグラフェンで形成される。
前記電極メタルは、３０ｎｍ以下の大きさに形成される。
前記グラフェンは、前記半導体層と直接的に接触し、前記電極メタルは、前記グラフェンと直接的に接触する。
前記他の目的を達成するために、本発明の他の実施形態による電界効果トランジスタは、第１不純物でドーピングされた半導体基板と、前記基板上で互いに離隔されて配置された第１グラフェン及び第２グラフェンと、前記第１グラフェン及び第２グラフェン上にそれぞれ形成されたソース電極及びドレイン電極と、前記基板で、前記第１グラフェン及び第２グラフェンの下部に、それぞれ前記第１不純物と逆極性の第２不純物でドーピングされたソース領域及びドレイン領域と、前記ソース電極と前記ドレイン電極との間のゲート絶縁層と、前記ゲート絶縁層上のゲート電極と、を備える。
本発明によれば、半導体・金属結合の中間にグラフェンを配置して、半導体・金属結合におけるエネルギー障壁を減少させる。
以下、添付された図面を参照して、本発明の実施形態を詳細に説明する。この過程で、図面に示した層や領域の厚さは、明細書の明確性のために誇張されて示されたものである。明細書を通じて、実質的に同じ構成要素には、同じ参照番号を使用し、詳細な説明は省略する。
図１は、本発明の一実施形態によるグラフェンを含む電極構造体１００を示す断面図である。
図１を参照すれば、半導体基板１１０上にグラフェン１２０が形成され、グラフェン１２０上に電極メタル１３０が形成される。グラフェン１２０は、半導体基板１１０と直接的に接触する。電極メタル１３０は、３０ｎｍ以下の大きさ、すなわち、四角形である場合に長辺、円形である場合に長径が、３０ｎｍ以下に形成される。
半導体基板１１０は、シリコン、ゲルマニウム、シリコン・ゲルマニウム、ＩＩＩ−Ｖ族半導体及びＩＩ−ＶＩ族半導体などで形成される。
グラフェン１２０は、化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法で製造されたグラフェンを半導体基板１１０上に転写した後でパターニングして形成される。また、あらかじめパターニングされたグラフェンを半導体基板１１０上に配置してもよい。
グラフェン１２０は、単層または二層で形成されたグラフェンであってもよい。グラフェン１２０は、半金属性質を有する物質であり、グラフェンが三層以上の構造を有するほど、かかる半金属性質が低減する。
グラフェン１２０上の電極メタル１３０は、一般の電極物質で形成される。例えば、アルミニウム、金、銀、パラジウムなどで形成される。電極メタル１３０は、電子ビーム蒸着またはスパッタリング法により、基板１１０上のグラフェン１２０を覆うように蒸着される。
電極構造体１００は、小さい領域、例えば、ナノスケールのグラフェン及び電極メタルを有する構造であって、接触抵抗が低減するので、電極領域を小さく形成でき、したがって、電子素子及び半導体素子などで広く使われる。
以下では、本発明の実施形態による電極構造体１００の作用を、図面を参照して説明する。
図２は、金属と半導体との間のエネルギー障壁を示すエネルギーバンド図である。すなわち、図２は、ｎ型の半導体基板上に電極メタルが形成された電極構造体のエネルギーバンド図である。
図２を参照すれば、電子が電極メタルから半導体層に移動するためには、ショットキーエネルギー障壁ｑ（φｍ−χ）を克服せねばならない。同様に、ｎ型半導体の伝導帯にある電子が電極メタル側に移動しようとすれば、ｑ（φｍ−φｓ）ほどのエネルギーが必要である。ここで、ｑφｍは、電極メタルの仕事関数、χは、電子親和力、ｑφｓは、半導体の仕事関数を指す。
図３は、本発明の実施形態による電極構造体のエネルギー障壁を示すエネルギーバンド図である。図３は、ｎ型半導体上にグラフェン及び電極メタルが順次に形成された電極構造体のエネルギーバンド図である。
図３を参照すれば、グラフェンは、バンドギャップがないので、電極メタルとグラフェンとの間のフェルミレベルの変化がない。しかし、グラフェンと半導体との接合では、グラフェンがｎ型半導体から電子を受けて、フェルミレベルが、エネルギー障壁が小さくなる方向にグラフェンの仕事関数が変わる。すなわち、グラフェンがｎドーピングとなる。グラフェンの仕事関数が半導体と接合した後でｑφｄほど減少して、結局、ショットキーエネルギー障壁が減少する。これは、電極メタルと半導体の中間性質を有するグラフェンの特性のためであり、かかる現象は、半導体・金属の結合構造にいずれも適用される。
電子が電極メタルから半導体層に移動するためには、ショットキーエネルギー障壁ｑφｂ＝ｑ（φｍ−φｄ−χ）を克服せねばならない。従来の金属・半導体構造の電極に比べて、ｑφｄほどのエネルギーが減少する。同様に、ｎ型半導体の伝導帯にある電子が電極メタル側に移動しようとすれば、ｑ（φｍ−φｓ−φｄ）ほどのエネルギーが必要であるので、従来の金属・半導体構造の電極に比べて、ｑφｄほどのエネルギーが減少する。ここで、ｑφｇは、グラフェンを指す。
図３では、ｎ型半導体を使用して、電子のエネルギー障壁を説明したが、ｐ型半導体を使用して、正孔をキャリアとして使用する場合のエネルギー障壁も、前述したように、半導体と電極との間のエネルギー障壁がグラフェンを介在してｑφｄほど減少し、詳細な説明は省略する。
図４は、本発明の他の実施形態による電界効果トランジスタ２００の断面図である。
図４を参照すれば、第１不純物でドーピングされた半導体基板２１０に、第１不純物と逆極性の第２不純物でドーピングされたソース領域２２１及びドレイン領域２２２が形成される。ソース領域２２１及びドレイン領域２２２は、半導体基板２１０で離隔されて形成される。第１不純物及び第２不純物は、ｐ型不純物及びｎ型不純物のうち相異なる一つである。
半導体基板２１０は、シリコン、ゲルマニウム、シリコン・ゲルマニウム、ＩＩＩ−Ｖ族半導体、及びＩＩ−ＶＩ族半導体などで形成される。
半導体基板２１０上には、絶縁層（図示せず）が形成される。絶縁層は、酸化シリコンまたは窒化シリコンで形成される。基板２１０上で、ソース領域２２１及びドレイン領域２２２に対応する絶縁層の領域が除去されて、絶縁層２５０が形成され、したがって、ソース領域２２１及びドレイン領域２２２が露出される。
露出されたソース領域２２１及びドレイン領域２２２には、それぞれ第１グラフェン２３１及び第２グラフェン２３２が配置される。第１グラフェン２３１及び第２グラフェン２３２は、半導体基板２１０と直接的に接触する。第１グラフェン２３１及び第２グラフェン２３２は、単層または二層で形成されたグラフェンであってもよい。第１グラフェン２３１及び第２グラフェン２３２は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により製造されたグラフェンを転写して形成する。第１グラフェン２３１及び第２グラフェン２３２は、基板２１０上にグラフェン（図示せず）を転写した後でパターニングして形成される。また、あらかじめパターニングされたグラフェンを半導体基板２１０上に配置してもよい。
第１グラフェン２３１及び第２グラフェン２３２上には、それぞれソース電極２４１及びドレイン電極２４２が形成される。ソース電極２４１及びドレイン電極２４２は、通常の電極メタル、例えば、アルミニウム、金、白金、銀、パラジウムなどで、基板２１０上の第１グラフェン２３１及び第２グラフェン２３２上に電子ビーム蒸着またはスパッタリングにより形成する。ソース電極２４１及びドレイン電極２４２は、それぞれ３０ｎｍ以下の大きさ、すなわち、四角形である場合に長辺、円形である場合に長径が、３０ｎｍ以下に形成される。
ソース電極２４１とドレイン電極２４２との間の絶縁層２５０は、ゲート絶縁層２５０と呼ばれる。ゲート絶縁層２５０上には、ゲート電極２６０が形成される。ゲート電極２６０は、ソース電極２４１及びドレイン電極２４２と同じ物質で形成される。
本発明の他の実施形態による電界効果トランジスタは、基板に直接グラフェンを形成し、その上に電極メタルを形成して、半導体で形成された基板と電極メタルとの間にグラフェンを配置することで、電極構造体のエネルギー障壁を低減させる。かかる電極構造体の作用は、前述した実施形態で詳述したので、詳細な説明は省略する。
前記電極構造体を採用した電界効果トランジスタは、コンタクト抵抗の減少によって駆動電圧が低下し、かつ、コンタクト抵抗の減少によって電極領域を縮小させるので、トランジスタの小型化をなすことができる。
前記実施形態では、グラフェン電極構造体を備えた電界効果トランジスタを説明したが、本発明はこれに限定されない。例えば、半導体基板を使用し、半導体基板と直接的に接触するグラフェンを含む電極構造体を有する半導体素子に適用してもよい。
以上、添付された図面を参照して説明された本発明の実施形態は、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であることを理解できるであろう。したがって、本発明の真の保護範囲は、特許請求の範囲により決まらねばならない。
本発明は、トランジスタ関連の技術分野に適用可能である。
１００ 電極構造体
１１０、２１０ 半導体基板
１２０ グラフェン
１３０ 電極メタル
２００ 電界効果トランジスタ
２２１ ソース領域
２２２ ドレイン領域
２３１ 第１グラフェン
２３２ 第２グラフェン
２４１ ソース電極
２４２ ドレイン電極
２５０ ゲート絶縁層
２６０ ゲート電極
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Claims (5)
- 第１不純物でドーピングされた半導体基板と、
前記基板上で互いに離隔されて配置された第１グラフェン及び第２グラフェンと、
前記第１グラフェン及び第２グラフェン上にそれぞれ形成されたソース電極及びドレイン電極と、
前記基板で、前記第１グラフェン及び第２グラフェンの下部に、それぞれ前記第１不純物と逆極性の第２不純物でドーピングされたソース領域及びドレイン領域と、
前記半導体基板上で、前記ソース電極と前記ドレイン電極との間のゲート絶縁層と、
前記ゲート絶縁層上のゲート電極と、を備えることを特徴とする、電界効果トランジスタ。 - 前記半導体基板が、シリコン、ゲルマニウム、シリコン・ゲルマニウム、ＩＩＩ−Ｖ族半導体、及びＩＩ−ＶＩ族半導体を含むグループから選択された一つで形成されることを特徴とする、請求項１に記載の電界効果トランジスタ。
- 前記グラフェンが、単層または二層のグラフェンで形成されることを特徴とする、請求項１に記載の電界効果トランジスタ。
- 前記ソース電極及び前記ドレイン電極が、それぞれ３０ｎｍ以下の大きさに形成されることを特徴とする、請求項１に記載の電界効果トランジスタ。
- 前記第１グラフェン及び前記第２グラフェンが、前記半導体層と直接的に接触し、前記ソース電極及び前記ドレイン電極が、それぞれ前記第１グラフェン及び前記第２グラフェンと直接的に接触することを特徴とする、請求項１に記載の電界効果トランジスタ。
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