JPWO2010113518A1 - 電界効果トランジスタ - Google Patents

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Abstract

本発明は、グラフェンチャネルを有する電界効果トランジスタであって、アンバイポーラ特性を示さないトランジスタを提供する。具体的には、半導体基板と、前記半導体基板上に配置されたグラフェン層を含むチャネルと、金属からなるソース電極およびドレイン電極と、ゲート電極とを有する電界効果トランジスタであって、前記チャネルと、前記金属からなるソース電極およびドレイン電極とは、半導体層を介して接続している電界効果トランジスタを提供する。

Description

本発明は、電界効果トランジスタ、より具体的にはグラフェンチャネルを有する電界効果トランジスタに関する。
電界効果トランジスタは、半導体からなるチャネルと、チャネルにコンタクトするソース電極とドレイン電極と、チャネルに流れる電流を制御するゲート電極とを有する。そして、チャネルをグラフェンとする電界効果トランジスタも提案されている（例えば、特許文献１を参照）。
グラフェンは、一般的に炭素原子からなる六員環構造を有する単層シートである。グラフェンは、既存のあらゆる半導体よりも格段に電子輸送特性が優れるので、チャネルをグラフェンとする電界効果トランジスタは、微細化限界で直面しているトランジスタの速度性能を飛躍的に向上させることができると期待されている。ところが、理想的なグラフェンは伝導帯と価電子帯が一点で接触するバンド構造を有し、バンドギャップが存在しない。このため、バンドギャップの実現方法に関する研究が活発に行われている（非特許文献１〜３）。
バンドギャップを実現する第１の手段（ナノリボン）は、電流に対する垂直方向のチャネル幅をナノメートルサイズに制限し、幅方向電子閉じ込めによりバンドギャップを発現する（非特許文献１を参照）。
バンドギャップを実現する第２の手段（対称性破壊）は、グラフェン層下部の基板原子配列に起因したグラフェン層のＡ、Ｂサイトの対称性を破壊することにより、バンドギャップを発現する（非特許文献２を参照）。ＳｉＣ上に作製されたグラフェンのうち、第一層グラフェンのπ電子はＳｉＣと共有されて電導に寄与しない（このため、第一層グラフェンはバッファ層と称される）。一方、バッファ層上のグラフェンのπ電子は電導に寄与する。ここで、バッファ層の六員環とグラフェン層の六員環が、完全に重なって積層されると、六員環中単位格子（ＡサイトとＢサイト）間の対称性は保たれる。ところが、図７のようなＡ-Ｂ積層においては、グラフェン層のＡサイトとＢサイト間の対称性が破壊されるので、ＡサイトとＢサイトのポテンシャルエネルギーに差が生じる。そのため、この差の分だけバンドギャップ（実測値は約０．２ｅＶ）が生じる。
バンドギャップを実現する第３の手段（二層グラフェン）は、二層グラフェンの層間にポテンシャル差をつけることにより、バンドギャップを発現させる（非特許文献３を参照）。具体的には、図７のように、グラフェン層をＡ-Ｂ積層して、二層間にポテンシャル差をつけて、バンドギャップを生じさせる。バンドギャップ値は、固有値を求めることにより理論的に導くことができる。ポテンシャル差のつけ方として、不純物ドーピングあるいは外部からの電界印加が考えられている。
ところが、上記の手段にはそれぞれ以下の問題があった。ナノリボンは、電流に対する垂直方向のチャネル幅の炭素原子数が３ｍ＋２（ｍ：自然数）であるときにバンドギャップが存在しない。そのため、チャネル幅を数ナノメートル以下の原子オーダで加工する必要があり、現状の加工技術では困難である。
対象性破壊によれば、ＳｉＣ基板上で対称性が破壊されてバンドギャップが出現するという見解と、否定的な見解とがあり、論争の最中であり、その詳細が明らかでない。
不純物ドーピングによる二層グラフェンの場合には、各グラフェン層にドナーとアクセプターを、面密度１０１３ｃｍ−２ドーピングしても、得られるバンドギャップは、０．２ｅＶ程度である（強束縛ハミルトニアンとポアソン方程式をセルフコンシステントに解く方法で計算）。また、外部電界印加による二層グラフェンの場合には、上下にゲートを持つダブルゲート構造が必要で、作製が極めて困難である。
国際公開第２００８／１０８３８３号パンフレット
Y. W. Son et al., "Energy gaps in graphene nanoribbons," Phys. Rev. Lett., vol. 97, p. 216803, 2006. ・S. Y. Zhou et al., "Substrate-induced bandgap opening in epitaxial graphene," Nature Mater., vol. 6, pp. 770-775, 2007. E. McCann, "Asymmetry gap in the electronic band structure of bilayergraphene," Phys. Rev. B, vol. 74, p. 161403(R), 2006.
図１Ａに、一般的に考えられる構造のグラフェンチャネル電界効果トランジスタ（ＧＦＥＴ）の例の断面図を示す。図１Ａに示されるように、シリコンカーバイド基板５と、ソース電極Ｓ、ドレイン電極Ｄ、ゲート電極Ｇ、チャネルとなるグラフェン層１、ゲート絶縁層６を有する。金属からなるソース電極Ｓとドレイン電極Ｄが、グラフェンチャネルに対して、直接ソースコンタクトおよびドレインコンタクトしている。
ソース電極およびドレイン電極を金属とする電界効果トランジスタの動作メカニズムは、通常のシリコンＭＯＳＦＥＴの動作メカニズムと異なる。図１Ａに示される電界効果トランジスタは、ソースおよびドレインと、チャネルとの間のショットキー障壁を制御することにより動作し、そのため「ショットキー障壁電界効果トランジスタ」とも称される。
ショットキー障壁電界効果トランジスタは、そのチャネル半導体のバンドギャップが小さいと、ソース・ゲート間に正の電圧が印加された場合には、ソースから注入された電子が伝導に寄与し；ソース・ゲート間に負の電圧が印加された場合には、ドレインから注入されたホールが伝導に寄与する。これをアンバイポーラ特性という。
図１Ｂに、図１Ａに示された電界効果トランジスタのソース−ゲート間に電圧を印加したときの、ソース・チャネルおよびドレイン・チャネル間のポテンシャル分布の概略を示す。左側は、ソース−ゲート間に正の電圧を印加したとき；右側は、ソース−ゲート間に負の電圧を印加したときのポテンシャル分布を示す。図１Ｂに示されるように、正のゲート電圧を印加すると電子がソースから注入されチャネルを走行してドレインに流れ込み、電子電流が流れる。一方、負のゲート電圧を印加するとドレインからホールが注入されチャネルを走行してソースに流れ込み、ホール電流が流れる。このように、アンバイポーラ特性を生じさせる。
前述のように、グラフェンのバンドギャップは、従来いずれの方法を用いても０．２ｅＶ程度と小さな値とならざるを得ない。したがって、グラフェンをチャネルとする電界効果トランジスタにおいて、図１Ａに示されるようにチャネルに対するソースコンタクトおよびドレインコンタクトを金属電極で行うと、ソース・ゲート間に正電圧を印加したときに電子電流が流れ；負電圧を印加したときにホール電流が流れるという、いわゆるアンバイポーラ特性が現れると予想される。
アンバイポーラ特性を有する電界効果トランジスタは、シリコンＭＯＳＦＥＴで多く用いられる相補型論理回路を実現するには不向きな特性である。ところが、アンバイポーラ特性を回避するためのグラフェンチャネル電界効果トランジスタは、これまで提案されてこなかった。
そこで本発明は、グラフェンチャネルを有する電界効果トランジスタであって、アンバイポーラ特性を示さないトランジスタを提供することを課題とする。
すなわち本発明は、以下に示す電界効果トランジスタなどに関する。
［１］ 半導体基板と、前記半導体基板上に配置されたグラフェン層からなるチャネルと、金属からなるソース電極およびドレイン電極と、ゲート電極とを有する電界効果トランジスタであって、
前記チャネルと、前記金属からなるソース電極およびドレイン電極とは、半導体層を介して接続している、電界効果トランジスタ。
［２］ 前記半導体層は、前記半導体基板のソース領域およびドレイン領域である、［１］に記載の電界効果トランジスタ。
［３］ 前記グラフェン層は、前記半導体基板上に設けられたグラフェン前駆体からなる層の上に形成されており、
前記チャネルと、前記金属からなるソース電極およびドレイン電極とは、前記半導体層および前記グラフェン前駆体からなる層を介して接続している、［１］または［２］に記載の電界効果トランジスタ。
［４］ 前記グラフェン層は、前記半導体基板上に設けられたシリコンカーバイド層上に形成されており、
前記チャネルと、前記金属からなるソース電極およびドレイン電極とは、前記半導体層および前記シリコンカーバイド層を介して接続している、［１］または［２］に記載の電界効果トランジスタ。
［５］ 前記シリコンカーバイド層の厚さは、１００ｎｍ以下である、［４］に記載の電界効果トランジスタ。
［６］ 前記［１］〜［５］のいずれかに記載の電界効果トランジスタであって、
前記グラフェン層のソース領域およびドレイン領域は、ｎ型ドーピングされており、かつ
前記チャネルと、前記金属からなるソース電極およびドレイン電極とを接続する半導体層は、ｎ型ドーピングされている、ｎ型電界効果トランジスタ。
［７］ 前記［１］〜［５］のいずれかに記載の電界効果トランジスタであって、
前記グラフェン層のソース領域およびドレイン領域は、ｐ型ドーピングされており、
前記チャネルと、前記金属からなるソース電極およびドレイン電極とを接続する半導体層は、ｐ型ドーピングされている、ｐ型電界効果トランジスタ。
［８］ 前記グラフェン層は、二層以上のグラフェン層であり、
前記グラフェン層の各層の間にポテンシャル差を与えることができる、［１］〜［７］のいずれかに記載の電界効果トランジスタ。
［９］ 前記グラフェン層は、二層である、［８］に記載の電界効果トランジスタ。
［１０］ 前記半導体基板とチャネル間のビルトイン電界を印加するか、または半導体基板にバイアスを印加することで、前記グラフェン層の各層の間にポテンシャル差を与える、［８］に記載の電界効果トランジスタ。
［１１］ 前記［６］に記載の電界効果トランジスタと、前記［７］に記載の電界効果トランジスタとを含む、相補型論理回路。
本発明の電界効果トランジスタは、グラフェン材料の有する超高速特性を享受しながら、かつ従来のＣＭＯＳ集積回路が有する超低消費電力超大規模集積化を実現することができる。
図１Ａは、グラフェンチャネルを有する電界効果トランジスタの例を示し；図１Ｂは、図１Ａに示された電界効果トランジスタのポテンシャル分布の概略を示す。 図２Ａは、本発明の電界効果トランジスタ（ｎ型）の概略断面図であり；図２Ｂは、本発明の電界効果トランジスタ（ｐ型）の概略断面図である。 図３Ａは、図２Ａに示された電界効果トランジスタのソース電極からチャネルまでの伝導パスに沿ったポテンシャル分布の概略を示し；図３Ｂは、図２Ａに示された電界効果トランジスタのソース電極からチャネルまでの伝導パスについて、印加電圧とチャネルの電流密度との関係を示すグラフである。 本発明の電界効果トランジスタの作製フローを示す図である。 本発明の電界効果トランジスタの作製フローを示す図である。 本発明の電界効果トランジスタを含む相補型理論回路を示す図である。 本発明の電界効果トランジスタの、ゲート電圧とチャネルのシート電子密度との関係を示すグラフである。 二層グラフェンを模式的に示す図である。 本発明の電界効果トランジスタのシュミレーションモデル（図８-１）と、図８-１に示されるシュミレーションモデルのグラフェン層のバンドギャップＥＧを、０．０１ｅＶに設定した場合と０．１８ｅＶに設定した場合の、ゲート電圧とドレイン電流の関係を示すグラフである（図８-２）。 図８-１に示されるシュミレーションモデルのゲート電極にプラスの電圧を印加したとときの電子密度およびホール密度を示すグラフ（図８-３）と、図８-１に示されるシュミレーションモデルのゲート電極にマイナスの電圧を印加したときの電子密度およびホール密度を示すグラフである（図８−４）。
本発明の電界効果トランジスタは、半導体基板と、グラフェン層からなるチャネルと、ソース電極およびドレイン電極と、ゲート電極とを有する。本発明の電界効果トランジスタは、ｎ型電界効果トランジスタであってもよく、ｐ型電界効果トランジスタであってもよい。グラフェン層からなるチャネルと、ソース電極およびドレイン電極とは、直接コンタクトせず、半導体層を介して接続している。
本発明の電界効果トランジスタの半導体基板は、特に限定されないが、シリコン基板であることが好ましい。後述の通り、半導体基板にはチャネルとなるグラフェン層が配置される必要があり；シリコン基板には、グラフェン層の前駆体となるシリコンカーバイド層をエピタキシャル成長させることができるからである。
さらに、ｎ型電界効果トランジスタにおける半導体基板は、ｐ型シリコン基板であってもよく；ｐ型電界効果トランジスタにおける半導体基板は、ｎ型シリコン基板であってもよい。
また、半導体基板のソース領域およびドレイン領域は、それぞれドーピングされている。ｎ型電界効果トランジスタの場合には、半導体基板のソース領域およびドレイン領域をｎ型ドーピングすればよく；ｐ型電界効果トランジスタの場合には、半導体基板のソース領域およびドレイン領域をｐ型ドーピングすればよい。ドーピングの手段は特に限定されず、従来の手法を用いればよい。
本発明の電界効果トランジスタのチャネルはグラフェン層を含む。グラフェン層とは、１層のグラファイト（単層グラフェン）であっても、複数（例えば２）層のグラファイト（複層グラフェン）であってもよい。複層グラフェンとした場合には、複層グラフェンの各層の間にポテンシャル差をつけて、バンドギャップを出現させることもできる。複層グラフェンの各層の間にポテンシャル差をつけるには、シリコン基板とチャネル間のビルトイン電界を印加するか、または半導体基板にバイアスを印加すればよい。
チャネルとなるグラフェン層のソース領域およびドレイン領域は、それぞれドーピングされていることが好ましい。つまり、ｎ型電界効果トランジスタとする場合には、ソース領域およびドレイン領域をｎ型ドーピングすればよく；ｐ型電界効果トランジスタとする場合には、ソース領域およびドレイン領域をｐ型ドーピングすればよい。
グラフェンをｎ型ドーピングするには、例えばアンモニアを吸着すればよく；一方、グラフェンをｐ型ドーピングするには、例えば水や二酸化窒素を吸着すればよい（T. O. Wehling et al., “Molecular doping of graphene,” NanoLett., vol. 8, pp. 173-177, 2008）。また、ｎ型またはｐ型ＧａＡｓからグラフェンへ電荷移動する可能性も知られている（T. A. G. Eberlein et al., “Doping of graphene: density functional calculations of charge transferbetweenGaAs and carbon nanostructures,” Phys. Rev. B, vol.78, p. 045403, 2008）。さらに、ｎ型ＳｉＣ上に形成されたグラフェンへ電子が移動することも示唆されている（T. Ohta et al., “Interlayer interaction and electronic screening in multilayer grapheneinvestigatedwithangle-resolved photoemission spectroscopy,” Phys. Rev. Lett., vol. 98, p. 206802, 2007）。
グラフェン層からなるチャネルは、グラフェン前駆体からなる層の表面をグラフェン化することで得られうる。グラフェン前駆体からなる層の例には、シリコンカーバイド層などがある。シリコンカーバイド層の表面のグラフェン化は、例えば、以下の文献に示された手法を用いることができる。つまり、６Ｈ-ＳｉＣのシリコン終端面を１２５０-１４５０℃でアニーリングすることにより、グラフェン化することもできる（C. Berger et al., “Ultrathin epitaxial graphite: 2D electron gas properties and a route toward graphene-based nanoelectronics,” J. Chem. B, vol. 108, pp. 19912-19916, 2004.）。
もちろん、シリコンカーバイドのグラフェン化はこれに限定されず、シリコン基板上にエピタキシャル成長させた３Ｃ−ＳｉＣの表面を炭化して、グラフェン化することもできる。
本発明の電界効果トランジスタのチャネルは、半導体基板の表面に配置されたシリコンカーバイド層の表面を熱分解して得られるグラフェン層でありうるが、シリコンカーバイドの一部はグラフェン化されることなく残っていてもよい。残っているシリコンカーバイド層の厚さは、トンネル伝導が可能な程度の厚さであればよいが、具体的には５〜１００ｎｍであることが好ましい。残っているシリコンカーバイド層の厚さが薄いほど、ゲート電圧によるチャネル伝導を制御しやすいと考えられる。
また、グラフェン化されずに残っているシリコンカーバイド層のソース領域およびドレイン領域は、それぞれドーピングされている。ｎ型電界効果トランジスタの場合には、ｎ型ドーピングをされており；ｐ型電界効果トランジスタの場合には、ｐ型ドーピングをされている。シリコンカーバイド層のドーピングも、従来の手法と同様に行うことができる。
電界効果トランジスタのソース電極とドレイン電極は、金属材料からなる。金属材料の例には、白金などが含まれるが特に限定されない。本発明の電界効果トランジスタにおいて、グラフェン層を含むチャネルと、金属からなるソース電極およびドレイン電極とは、直接コンタクトせず、半導体層を介して接続していることを特徴とする。グラフェン層からなるチャネルと、ソース電極およびドレイン電極とを接続する半導体層は、半導体基板のソース領域およびドレイン領域でありうるし、さらにシリコンカーバイド層のソース領域およびドレイン領域でありうる。つまり、金属からなるソース電極とチャネルとは、半導体基板のソース領域、およびシリコンカーバイド層のソース領域を介して接続されていることが好ましい。同様に、金属からなるドレイン電極とチャネルとは、半導体基板のドレイン領域、およびシリコンカーバイド層のドレイン領域とを介して接続されていることが好ましい。
本発明の電界効果トランジスタのゲート電極は、チャネルとは絶縁されており、かつチャネルに流れる電流を制御できるように配置されていればよく、その配置形式は特に限定されない。つまり、チャネルに対して絶縁層を介して配置されていてもよいし（トップゲートとも称される）、半導体基板の裏面（チャネルが配置されている面の裏面）に配置されていてもよい（ボトムゲートとも称される）。
ゲート電極とチャネルとを絶縁するゲート絶縁層の例には、酸化シリコン（ＳｉＯ２）層、酸化アルミニウム（Ａｌ２Ｏ３）層、酸化ハフニウム（ＨｆＯ２）層、酸化ジルコニウム（ＺｒＯ２）層などが含まれる。ゲート絶縁層の形成は、例えば堆積法により行えばよく、通常のＭＯＳＦＥＴのゲート絶縁層の形成と同様である。
図２Ａは、本発明のｎ型グラフェン電界効果トランジスタの概略断面図を示す。図２Ａに示される電界効果トランジスタは、シリコン基板１０と、グラフェン層１と、シリコンカーバイド層２と、ゲート絶縁層６と、ソース電極Ｓと、ドレイン電極Ｄと、ゲート電極Ｇとを有する。シリコン基板１０は、ｐ型シリコン基板のソース領域とドレイン領域とを、ｎ型としたシリコン基板である。グラフェン層１のソース領域とドレイン領域１ｎ、およびシリコンカーバイド層２のソース領域とドレイン領域２ｎも、ｎ型とされている。
図２Ｂは、本発明のｐ型グラフェン電界効果トランジスタの概略断面図を示す。図２Ｂに示される電界効果トランジスタも、シリコン基板１０と、グラフェン層１と、シリコンカーバイド層２と、ゲート絶縁層６と、ソース電極Ｓと、ドレイン電極Ｄと、ゲート電極Ｇとを有する。シリコン基板１０は、ｎ型シリコン基板のソース領域とドレイン領域とを、ｐ型としたシリコン基板である。グラフェン層１のソース領域とドレイン領域１ｐ、およびシリコンカーバイド層２のソース領域とドレイン領域２ｐも、ｐ型とされている。
本発明の電界効果トランジスタは、バンドギャップを有さないか、または極めて小さいバンドギャップを有するグラフェンチャネルであるにも係わらず、アンバイポーラ特性を有さないことを特徴とする。
図３Ａには、図２Ａに示される電界効果トランジスタ（ｎ型）のソース電極Ｓからグラフェン層１のソース領域１ｎまでの伝導パスに沿ったポテンシャル分布が示される。また図示はされないが、ドレイン電極Ｄからグラフェン層１のドレイン領域１ｎまでの伝導パスに沿ったポテンシャル分布図も、図３Ａと同様である。
ｎ型ドーピングされたシリコンカーバイド層２ｎを薄くしてトンネル伝導を可能にすれば、ソース電極Ｓからグラフェン層１のソース領域１ｎに電子を注入することができることがわかる。そして、ホールに対するポテンシャル障壁が高いので、ソース電極Ｓとゲート電極Ｇとの間に負の電圧を印加したときに、ホールがチャネルに注入されることはない。つまり、電子のみが伝導に寄与するので、アンバイポーラ特性を示さない。
図３Ｂには、図２Ａにされるソース電極Ｓからグラフェン層１のソース領域１ｎまでの伝導パスに沿った系について、ポアソン方程式と電流連続式とを用いて、チャネル電流密度と印加電圧との関係をシミュレーションした結果が示される。シリコンカーバイド層の厚さを５ｎｍ；グラフェン層、シリコンカーバイド層およびシリコンの不純物濃度を１０２０ｃｍ−３に設定した。図３Ｂに示されるように、印加電圧を正にしたときに、ｎ型グラフェン−ｎ型ＳｉＣ−ｎ型Ｓｉには電流が流れる（図３Ｂの正バイアス領域を参照）。一方、印加電圧を負にしたときには、グラフェン層をｐ型に反転したとしても電流はほとんど流れない（図３Ｂの負バイアス領域を参照）。印加電圧を＋１Ｖとしたときの電流密度は、印加電圧を−１Ｖとしたときの電流密度の１×１０７以上であった。
図８-１に示される電界効果トランジスタのモデルをシュミレーションして、ゲート電圧とドレイン電流との関係（図８-２）と、キャリア分布とポテンシャル分布（図８-３および図８-４）を求めた結果を示す。
まず、図８-１に示されるモデルは、図２Ａに示されるｎ型電界効果トランジスタと同様であるが、グラフェン層１を２層構造としてポテンシャル差を設けた。各層のポテンシャルに差を設けるには、グラフェン層各層を別個にドーピングすればよい。
２層構造のグラフェン層１の全体でのバンドギャップＥＧを、０．０１ｅＶとした場合と、０．１８ｅＶとした場合とをシミュレートした。それぞれの場合についてソース−ドレイン電圧を５０ｍＶに設定し、ゲート電圧を−２〜０Ｖにまでスキャンしたときの、２層構造のグラフェン層１に流れるドレイン電流を求めた。図８-２に、バンドギャップＥＧを０．０１ｅＶに設定した場合を実線で示し、バンドギャップＥＧを０．１８ｅＶに設定した場合を点線で示した。
図８-３および図８-４には、２層構造のグラフェン層１の全体でのバンドギャップＥＧを、０．０２ｅＶとした場合の、チャネル層におけるポジション（Ｘ軸）と、ポテンシャル電位（Ｙ軸左側）およびキャリア密度（Ｙ軸右側）との関係が示される。Ｘ軸における０は、図８-１におけるｎ＋Ｓｉ領域を意味し；Ｘ軸における１０ｎｍは、図８-１におけるｎ＋Ｓｉ領域/ＳｉＣ（符号２ｎ）界面を意味し；Ｘ軸における１５ｎｍは、ＳｉＣ（符号２ｎ）/グラフェン（符号１ｎ）界面を意味する（図８-１における点線Ｘ参照）。計算の都合上、図８−１の電界効果トランジスタのモデルにおけるグラフェン層１の厚みを過剰に厚く設定しているが、実際のグラフェン層１の厚みは０．６８ｎｍ程度である。
図８-３および図８-４におけるＥｃ（点線）は、伝導帯のエネルギーの下端（conduction-band edge）を示し；Ｅｖ（点線）は、価電子帯のエネルギーの上端（valence-band edge）を示す（Ｙ軸左側参照）。ＥｃとＥｖの間がバンドギャップとなる。Ｅｃのうち、ＳｉＣ領域における曲線ａは、量子効果を無視した場合のポテンシャルを示し；曲線ｂは、量子効果を考慮した場合のポテンシャルを示す。
一方、図８−３および図８−４におけるElectron（実線）は電子密度を示し；Hole（実線）はホール密度を示す（Ｙ軸右側参照）。
図８-３は、図８-１のゲート電極にプラスの電圧を印加した場合を示し；図８-４は、ゲート電極にマイナスの電圧を印加した場合を示す。図８-３に示すように、ゲート電極にプラスの電圧を印加した場合には、電子が誘起されて電流が流れることがわかる。一方、図８-４に示すように、ゲート電極にマイナスの電圧を印加した場合には、ホールが誘起されるものの、ホールは注入しない。このように、本発明の電界効果トランジスタは、アンバイポーラ特性を有さないことがわかる。
本発明の電界効果トランジスタの製法は特に限定されないが、以下にその一例を説明する。図４Ａと図４Ｂに、本発明の電界効果トランジスタのうちのｎ型トランジスタ（図２Ａ参照）の作製プロセスフローの概要を示す。
まず、ｐ型シリコン基板１０を準備して、その一部（ソース領域およびドレイン領域となる部分）をｎ型ドーピングする（図４-１）。ドーピングはイオン注入法などを用いて行えばよい。
ドーピングした領域をまたぐように、シリコン基板上にシリコンカーバイド層２を配置する（図４-２）。基板上のシリコンカーバイド層２は、エピタキシャル成長により形成することが好ましい。
シリコンカーバイド層２の表層をグラフェン化して、グラフェン層１とする（図４-３）。グラフェン化は、例えばシリコンカーバイド層２の６Ｈ−Ｓｉ面を１２００℃〜１７００℃にて熱分解することにより行われる。熱分解によりシリコンカーバイド層２の表面のＳｉ原子が除去されて、Ｃ原子が凝縮することによりグラフェン層１が形成される。
基板上に絶縁膜６を形成して、グラフェン層１を覆う（図４-４）。絶縁膜６は、酸化シリコン（ＳｉＯ２）層、酸化アルミニウム（Ａｌ２Ｏ３）層、酸化ハフニウム（ＨｆＯ２）層、酸化ジルコニウム（ＺｒＯ２）層などでありうる。絶縁膜６は、ゲート絶縁層として機能する。
絶縁膜６の上に、ゲート電極Ｇを配置する（図４-５）。
グラフェン層１のソース領域およびドレイン領域をｎ型ドーピングして、ドーピング領域１ｎとする（図４-６）。グラフェン層１のドーピングは、前述の通り行えばよい。
また、シリコンカーバイド層２のソース領域およびドレイン領域をｎ型ドーピングして、ｎ型ドーピング領域２ｎとする（図４-７）。シリコンカーバイドのｎ型ドーピングは、イオン注入法により構成元素の一部を窒素、リン、ヒ素、アンチモンなどで置換したりすればよい。
次に、ソース電極Ｓおよびドレイン電極Ｄを形成する（図４-８）。つまり、絶縁膜６をエッチングしてシリコン基板のｎ型ドーピング領域（ソース領域とドレイン領域）を露出させ、金属を蒸着すればよい。これにより、ｎ型グラフェン電界効果トランジスタが得られる。
図４Ａ〜図４Ｂに示されるｎ型グラフェン電界効果トランジスタの作製フローと同様にして、ｐ型グラフェン電界効果トランジスタも作製することができる。つまり、ｐ型シリコン基板にｎ型ドーピングする（図４-１参照）代わりに、ｎ型シリコン基板にｐ型ドーピングし；さらに、グラフェン層１のソース領域およびドレイン領域を、ｎ型ドーピングする（図４-６参照）代わりに、ｐ型ドーピングし；シリコンカーバイド層２のソース領域およびドレイン領域を、ｎ型ドーピングする（図４-７参照）代わりに、ｐ型ドーピングすること以外は、同様にしてｐ型グラフェン電界効果トランジスタが得られる。
このように、本発明の電界効果トランジスタは、通常のＭＯＳトランジスタと同様の構造を有しており、しかも通常のＭＯＳトランジスタの製法と同様に、ドーピングによりｐ型にもｎ型にもすることができる。つまり、現状のＭＯＳ回路をそのまま利用して回路を形成することができる。
前記の通り、本発明の電界効果トランジスタは、グラフェンチャネルを有するにも係わらず、アンバイポーラ特性を有しないことを特徴とする。したがって、相補型論理回路を構成するトランジスタとして好適に用いることができる。相補型論理回路とは、ｎ型トランジスタと、ｐ型トランジスタとを組み合わせた回路であり、微細化による高集積化が可能なこと；消費電力が少ないこと；低電圧で動作可能なこと；ノイズマージンが大きいことなどのメリットを有する。相補型論理回路のｎ型トランジスタと、ｐ型トランジスタとを、本発明の電界効果トランジスタとすることができる。
相補型論理回路では、同一の半導体基板上に、ｎ型トランジスタと、ｐ型トランジスタとを作る必要があり、一般的にウェルと称される拡散領域内に、各トランジスタが作られる。ウェル構造にも種々あるが、本発明の相補型論理回路は、いずれのウェル構造にも適用可能である。
図５には、本発明の電界効果トランジスタを含む、相補型理論回路の例が示される。本発明の電界効果トランジスタを２つ含み、一方はｎ型グラフェン電界効果トランジスタαであり；もう一方はｐ型グラフェン電界効果トランジスタβである。電界効果トランジスタαと電界効果トランジスタβは、フィールド酸化膜１１で互いに素子分離されている。もちろん、素子分離の手段は特に限定されない。図５における他の符号は、図２Ａおよび図２Ｂと同様である。
図６は、図２Ａに示された本発明の電界効果トランジスタのゲート電圧（横軸）と、グラフェンチャネルのシート電子密度（縦軸）との関係をシミュレーションした結果を示すグラフである。ゲート、絶縁膜、グラフェン、シリコンカーバイド、シリコン基板の一次元の系（図２Ａにおける点線矢印を参照）について、ポアソン方程式と電流連続式を用いて計算を行った。グラフェン、シリコンカーバイド、シリコンにドーピングしたアクセプター濃度を、１０１８ｃｍ−３に設定した。ゲート絶縁層はハフニウムオキサイド（ＨｆＯ２）として、厚さ５ｎｍと設定した。そして、シリコンカーバイド層の厚さを、１００ｎｍ、５０ｎｍ、２０ｎｍ、５ｎｍと設定したときの曲線が示されている。
図６に示されたように、ゲート電圧によって、チャネルのシート電子密度が制御されていることがわかる。つまり、Ｏｎ／Ｏｆｆ比が１０２〜１０４に調整されうる。また、ゲート電圧が０のとき（オフ時）、チャネルのシート電子密度が低くなっており、チャネルに流れる電流が少なくなっているので都合がよい。また、シリコンカーバイド層の厚さが薄いほど、ゲート電圧によりチャネルのシート電子密度を制御しやすいことがわかる。
本発明により、グラフェン材料の有する超高速特性を享受しながら、かつ従来のＣＭＯＳ集積回路が有する超低消費電力超大規模集積化を実現するグラフェン電界効果トランジスタが提供される。本発明は、グラフェンチャネルを有する電界効果トランジスタを、量産性に優れた実用技術で初めて提供可能にする技術である。現在の半導体技術ロードマップが直面する技術飽和を解決するブレークスルーとなる。
１ グラフェン層１ｎ グラフェン層のｎ型ドーピングされているソース・ドレイン領域１ｐ グラフェン層のｐ型ドーピングされているソース・ドレイン領域２ シリコンカーバイド層２ｎ シリコンカーバイド層のｎ型ドーピングされているソース・ドレイン領域２ｐ シリコンカーバイド層のｎ型ドーピングされているソース・ドレイン領域５ シリコンカーバイド基板６ ゲート絶縁層１０ シリコン基板１１ フィールド酸化膜Ｓ ソース電極Ｄ ドレイン電極Ｇ ゲート電極

Claims (11)

  1. 半導体基板と、前記半導体基板上に配置されたグラフェン層からなるチャネルと、金属からなるソース電極およびドレイン電極と、ゲート電極とを有する電界効果トランジスタであって、
    前記チャネルと、前記金属からなるソース電極およびドレイン電極とは、半導体層を介して接続している、電界効果トランジスタ。
  2. 前記半導体層は、前記半導体基板のソース領域およびドレイン領域である、請求項１に記載の電界効果トランジスタ。
  3. 前記グラフェン層は、前記半導体基板上に設けられたグラフェン前駆体からなる層の上に形成されており、
    前記チャネルと、前記金属からなるソース電極およびドレイン電極とは、前記半導体層および前記グラフェン前駆体からなる層を介して接続している、請求項１に記載の電界効果トランジスタ。
  4. 前記グラフェン層は、前記半導体基板上に設けられたシリコンカーバイド層上に形成されており、
    前記チャネルと、前記金属からなるソース電極およびドレイン電極とは、前記半導体層および前記シリコンカーバイド層を介して接続している、請求項１に記載の電界効果トランジスタ。
  5. 前記シリコンカーバイド層の厚さは、１００ｎｍ以下である、請求項４に記載の電界効果トランジスタ。
  6. 請求項１に記載の電界効果トランジスタであって、
    前記グラフェン層のソース領域およびドレイン領域は、ｎ型ドーピングされており、かつ
    前記チャネルと、前記金属からなるソース電極およびドレイン電極とを接続する半導体層は、ｎ型ドーピングされている、
    ｎ型電界効果トランジスタ。
  7. 請求項１に記載の電界効果トランジスタであって、
    前記グラフェン層のソース領域およびドレイン領域は、ｐ型ドーピングされており、
    前記チャネルと、前記金属からなるソース電極およびドレイン電極とを接続する半導体層は、ｐ型ドーピングされている、
    ｐ型電界効果トランジスタ。
  8. 前記グラフェン層は、二層以上のグラフェン層であり、
    前記グラフェン層の各層の間にポテンシャル差を与えることができる、請求項１に記載の電界効果トランジスタ。
  9. 前記グラフェン層は、二層である、請求項８に記載の電界効果トランジスタ。
  10. 前記半導体基板とチャネル間のビルトイン電界を印加するか、または半導体基板にバイアスを印加することで、前記グラフェン層の各層の間にポテンシャル差を与える、
    請求項８に記載の電界効果トランジスタ。
  11. 請求項６に記載の電界効果トランジスタと、請求項７記載の電界効果トランジスタとを含む、相補型論理回路。
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