JP6268419B2 - 電子装置及びその製造方法 - Google Patents

Description

本発明は、電子装置及びその製造方法に関するものである。

グラフェンは、高い移動度、２次元構造という特徴を有しており、グラフェンをチャネルとしたトランジスタ（グラフェン・トランジスタ）の研究開発が盛んである。グラフェン・トランジスタの構造自体は従来のＦＥＴと同様であり、ソース、ドレインにおいて金属のゲート電極と接触し、キャリアのやりとりを行う。グラフェン・トランジスタのソース電極及びドレイン電極には、Ｔｉ，Ｎｉ，Ｐｄ等の金属が用いられることが多い。

K. Nagashio他 Japanese Journal of Applied Physics 50, 070108 (2011). X．Li 他 Nature, 5, 1312 (2009).

単層のグラフェンと金属との接触では、コンタクト抵抗が高いという問題が知られている。このような寄生抵抗はトランジスタの性能を著しく低下させる。実際、単層のグラフェンと上記の金属とのコンタクト抵抗は良くても１０^-5Ωｃｍ²程度であり、Ｓｉと比べて２桁程度高い。このことは、グラフェン・トランジスタの性能を引き出すうえで技術的な障害となっており、早急な解決が望まれている。

上記のコンタクト抵抗の高さは、グラフェン膜の状態密度が１０¹⁸(１／ｅＶｍ²)以下と低く、金属から十分なキャリアが注入できないことに起因すると考えられている（非特許文献１を参照）。金属と半導体との接合界面を流れる電流は、次のように考えられている。金属と半導体との理想的な接合界面ではショットキ障壁が形成され、熱電子放出による整流特性が得られる。一方、トランジスタのソース、ドレイン接合にはオーム特性が必要であり、そのために、半導体のソース領域及びドレイン領域に高濃度の不純物をドープする。これによって、ショットキ障壁の厚さを薄くすることができ、その結果トンネル電流が流れ、オーム特性が実現する。トンネル電流Ｊは、基本的には次のように透過確率Ｔ（Ｅ）と状態密度Ｄ（Ｅ）に比例する。

即ち、状態密度が大きいほど電流に寄与する電子数が多くなるためにトンネル電流が大きくなり、ひいてはコンタクト抵抗が低下する。グラフェンの仕事函数よりも金属の仕事函数の方が大きい場合には、グラフェン中の電子は金属側に移動し、グラフェンは若干p型にドープされる。このときのフェルミ準位における状態密度が大きいほど、良好なコンタクトができると考えられる。

本発明は、上記の課題に鑑みてなされたものであり、十分な移動度を確保するも、コンタクト抵抗の大幅な低減を実現する、信頼性の高い高性能な電子装置及びその製造方法を提供することを目的とする。

本発明の電子装置は、グラフェンと、前記グラフェンと電気的に接続された電極とを含み、前記グラフェンは、前記電極との接続部分に、ナノリボン構造に加工されて他の部位よりも状態密度の高い部位を有する。
本発明の電子装置は、グラフェンと、前記グラフェンと電気的に接続された電極とを含み、前記グラフェンは、前記電極との接続部分に、ナノメッシュ構造に加工されて他の部位よりも状態密度の高い部位を有する。

本発明の電子装置の製造方法は、ナノリボン構造に加工し、前記ナノリボン構造の部位が他の部位よりも状態密度の高い部位となるグラフェンを形成する工程と、前記ナノリボン構造の部位で前記グラフェンと電気的に接続される電極を形成する工程とを含む。
本発明の電子装置の製造方法は、ナノメッシュ構造に加工し、前記ナノメッシュ構造の部位が他の部位よりも状態密度の高い部位となるグラフェンを形成する工程と、前記ナノメッシュ構造の部位で前記グラフェンと電気的に接続される電極を形成する工程とを含む。

本発明によれば、十分な移動度を確保するも、コンタクト抵抗の大幅な低減を実現する、信頼性の高い高性能な電子装置を得ることができる。

第１の実施形態による接続構造の構成を示す模式図である。 各種のグラフェンにおける状態密度（ＤＯＳ）を比較した特性図である。 第２の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。 図３に引き続き、第２の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。 第２の実施形態によるグラフェン・トランジスタの製造方法における所定の工程を示す概略平面図である。 図５に引き続き、第２の実施形態によるグラフェン・トランジスタの製造方法における所定の工程を示す概略平面図である。 第２の実施形態によるグラフェン・トランジスタのグラフェン膜のエッジ部の様子を拡大して示す概略平面図である。 第３の実施形態によるグラフェン・トランジスタの製造方法の主要工程を示す概略断面図である。 第３の実施形態によるグラフェン・トランジスタの製造方法における所定の工程を示す概略平面図である。 第４の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。 図１０に引き続き、第４の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。 第４の実施形態によるグラフェン・トランジスタの製造方法における所定の工程を示す概略平面図である。 図１２に引き続き、第４の実施形態によるグラフェン・トランジスタの製造方法における所定の工程を示す概略平面図である。

（第１の実施形態）
本実施形態では、本発明の基本構成である電子装置の概略構成について説明する。この接続構造は、ナノカーボン材料を用いた各種トランジスタやダイオード、ホール素子等に適用することができる。
図１は、第１の実施形態による接続構造の構成を示す模式図であり、（ａ）が平面図、（ｂ）が（ａ）の破線Ｉ−Ｉ'に沿った断面図である。

本実施形態による接続構造は、基板としてＳｉ基板１上に絶縁膜２が形成され、絶縁膜２上に、グラフェン膜３と、グラフェン膜３と電気的に接続された電極４とが設けられて構成されている。
基板は、Ｓｉ基板１以外に、ガラス基板、サファイア基板、更にはポリイミド等各種フレキシブル基板等、目的に応じて選択される。
グラフェン膜３は、移動度の高い半導体材料であり、そのグレインサイズが十分大きく、単結晶且つ単層（単原子層）として形成されており、その電極４との接続部分に、他の部位よりも状態密度（ＤＯＳ）の高い高状態密度部位３Ａが形成されている。
電極４は、Ｔｉ／Ａｕ、Ｎｉ／Ａｕ、或いはＰｄ／Ａｕ等を材料として形成される。

高状態密度部位３Ａは、ナノリボン構造（ＧＮＲ）、ナノメッシュ構造、或いは複数層のグラフェン積層構造とされている。ナノリボン構造は、グラフェンの電流の流れる方向に垂直な方向の幅を微細化し、横方向に量子化した構造である。ナノリボン構造では、その長手方向の縁部がジグザク状、アームチェア状、又はジグザク状及びアームチェア状の混成構造とされている。ナノメッシュ構造は、グラフェン膜に原子の欠落した、いわゆるアンチドットを周期的に配置した構造である。

グラフェン膜３は、高状態密度部位３Ａ以外の部位では、単層グラフェンである。そのため、グラフェン膜３は全体として、高い移動度が保持される。

高状態密度部位を、２層のグラフェン積層構造、ジグザク状のナノリボン構造（２．２ｎｍ幅）、アームチェア状のナノリボン構造（２．７ｎｍ幅）とした場合の状態密度（ＤＯＳ）とした接続構造について、単層グラフェンとした接続構造との比較に基づいてシミュレーションにより調べた。その結果を図２に示す。
ＤＯＳは、２層のグラフェン積層構造では単層グラフェンに比して約２倍、アームチェア状のナノリボン構造では１０¹⁸（１／ｅＶｍ²）台の値が得られた。ジグザク状のナノリボン構造では、特に中性点(Ｅ＝０)の近傍で状態密度が顕著になり、１０¹⁹（１／ｅＶｍ²）台の値が得られた。

本実施形態によれば、十分な移動度を確保するも、コンタクト抵抗の低いグラフェン膜３と電極４との接合が可能となり、信頼性の高い高性能な接続構造が実現する。

（第２の実施形態）
本実施形態では、電子装置として、第１の実施形態による接続構造を適用した、チャネル材料にグラフェンを用いたトランジスタ（グラフェン・トランジスタ）を開示する。本実施形態では、グラフェン・トランジスタの構成をその製造方法と共に説明する。なお、第１の実施形態による接続構造は、グラフェン・トランジスタ以外、例えば４つの電極を有するホール素子等にも適用することができる。

図３〜図４は、第２の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。図５〜図６は、第２の実施形態によるグラフェン・トランジスタの製造方法における所定の工程を示す概略平面図である。

先ず、図３（ａ）及び図５（ａ）に示すように、グラフェン膜１３を転写形成する。
基板、ここではＳｉ基板１１を用意し、Ｓｉ基板１１上に熱酸化法あるいはＣＶＤ法等によりシリコン酸化膜１２を形成する。

次に、シリコン酸化膜１２上にグラフェン膜１３を転写形成する。
詳細には、Ｃｕ，Ｆｅ，Ｎｉ等の触媒基板上に、メタン、エチレン等の炭化水素ガスを原料とした化学気相成長法を用いて、単層（単原子層）のグラフェンを成長する（非特許文献２を参照）。
ウェット処理により触媒基板を溶解し、グラフェンのみを取り出す。このグラフェンをシリコン酸化膜１２上に転写する。以上により、グラフェン膜１３が形成される。グラフェンの層数は、主に原料ガスの供給量と成長時間によって決定され、最適化することによって精度良く作製することができる。層数の確認は、干渉色の観察やラマン分光法によって決定することができる。

続いて、フォトリソグラフィ技術及びドライエッチング技術によりグラフェン膜１３の素子分離を行う。即ち、フォトレジストによってグラフェン膜１３の活性領域を覆い、グラフェン膜１３の露出した部分を、酸素ガスを用いた反応性イオンエッチングによって除去する。

続いて、図３（ｂ）及び図５（ｂ）に示すように、グラフェン膜１３に高状態密度部位１３Ａを形成する。
詳細には、グラフェン膜１３の後述するソース電極及びドレイン電極との接続部分に、他の部位よりも状態密度（ＤＯＳ）の高い高状態密度部位１３Ａを形成する。高状態密度部位１３Ａは、図５（ｂ）に示すように、グラフェン膜１３の電流の流れる方向（後述するゲート電極のゲート長に平行な方向）を長手方向とする櫛歯状（細線状）の複数のナノリボン１３ａを有するナノリボン構造に微細加工される。

次に、電子線リソグラフィ技術により、グラフェン膜１３のソース電極及びドレイン電極との接続部分にナノリボン加工を施す。即ち、グラフェン膜１３の当該接続部分を露出して他の部分を覆うポジ型電子線レジストのマスクを形成する。その後、ナノリボン（間のスペース）部分に電子線照射を行い、現像してマスクに開口部を形成し、マスクの開口部から露出するグラフェン膜１３の部分を酸素ガスを用いた反応性イオンエッチングにより除去する。以上により、グラフェン膜１３のソース電極及びドレイン電極との接続部分に、複数のナノリボン１３ａを有する高状態密度部位１３Ａが形成される。グラフェン膜１３は、高状態密度部位１３Ａ以外の部位では、単層グラフェンである。そのため、グラフェン膜１３は全体として、高い移動度が保持される。

グラフェン膜１３では、その後述するゲート電極のゲート長に平行な方向の縁部（エッジ部）がジグザク状、アームチェア状、又はジグザク状及びアームチェア状の混成構造とされる。ジグザク状の例を図７（ａ）に、アームチェア状の例を図７（ｂ）にそれぞれ示す。

続いて、図３（ｃ）及び図６（ａ）に示すように、ソース電極１４及びドレイン電極１５を形成する。
詳細には、先ず、グラフェン膜１３上を含む全面にレジストを塗布し、フォトリソグラフィ技術によりレジストを加工して、グラフェン膜１３の高状態密度部位１３Ａを含む接続部分のみを露出する開口を有するレジストマスクを形成する。
開口内を含むレジストマスク上に電極材料、例えばＴｉ（５ｎｍ）／Ａｕ（１００ｎｍ）を真空蒸着法等により堆積する。この場合、Ｔｉが下層でＡｕが上層となる。電極材料としては、Ｔｉ／Ａｕの代わりにＮｉ／Ａｕ又はＰｄ／Ａｕ等を用いても良い。レジストマスク及びその上に堆積したＴｉ／Ａｕをウェットエッチングにより除去する。以上により、グラフェン膜１３の高状態密度部位１３Ａを含む接続部分と接触するソース電極１４及びドレイン電極１５が形成される。

続いて、図４（ａ）に示すように、ゲート絶縁膜１６を形成する。
詳細には、先ず、ソース電極１４及びドレイン電極１５間のグラフェン膜１３上を含む全面に、スパッタ法等によりＡｌを例えば１ｎｍ程度の厚みに堆積し、このＡｌを自然酸化させる。
次に、Ａｌ上に絶縁材料として例えばＨｆＯ₂を堆積する。ＨｆＯ₂は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により、例えば５ｎｍ程度の厚みに堆積する。これにより、ゲート絶縁膜１６が形成される。

なお、ＨｆＯ₂の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、ＨｆＯ₂を堆積する代わりに、Ｈｆの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ａｌ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。

続いて、図４（ｂ）及び図６（ｂ）に示すように、ゲート電極１７を形成する。
詳細には、ゲート絶縁膜１６上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばＴｉ／Ａｕを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のＴｉ／Ａｕを除去する。以上により、グラフェン膜１３上にゲート絶縁膜１６を介してゲート電極１７が形成される。

しかる後、ソース電極１４、ドレイン電極１５、ゲート電極１７と接続される配線の形成、保護膜の形成等の諸工程を経て、グラフェン・トランジスタが形成される。

本実施形態によれば、十分な移動度を確保するも、コンタクト抵抗の低いグラフェン膜１３とソース電極１４及びドレイン電極１５との接合が可能となり、信頼性の高い高性能なグラフェン・トランジスタが実現する。

（第３の実施形態）
本実施形態では、第２の実施形態と同様に、電子装置として、第１の実施形態による接続構造を適用したグラフェン・トランジスタを開示するが、グラフェン膜の構造が異なる点で第２の実施形態と相違する。

図８は、第３の実施形態によるグラフェン・トランジスタの製造方法の主要工程を示す概略断面図である。図９は、第３の実施形態によるグラフェン・トランジスタの製造方法における所定の工程を示す概略平面図である。

先ず、第２の実施形態の図３（ａ）及び図５（ａ）と同様に、グラフェン膜１３を形成する。
続いて、第１の実施形態と同様に、フォトリソグラフィ技術及びドライエッチング技術によりグラフェン膜１３の素子分離を行う。

続いて、図８（ａ）及び図９（ａ）に示すように、グラフェン膜１３に高状態密度部位１３Ｂを形成する。
詳細には、グラフェン膜１３の後述するソース電極及びドレイン電極との接続部分に、他の部位よりも状態密度（ＤＯＳ）の高い高状態密度部位１３Ｂを形成する。高状態密度部位１３Ｂは、図９（ａ）に示すように、直径が例えば数原子程度の複数のアンチドット１３ｂが所定間隔をおいて周期的に形成されたナノメッシュ構造とされている。

具体的には、グラフェン膜１３のソース電極及びドレイン電極との接続部分に、例えば収束されたＨｅ、Ａｒ、Ｘｅ等のイオンビームを照射し、ナノメッシュ加工を施す。これにより、グラフェン膜１３の当該接続部分に、複数のアンチドット１３ｂを有する高状態密度部位１３Ｂが形成される。ナノメッシュ加工は、電子ビームリソグラフィによりグラフェン膜１３上にレジストマスクを形成し、グラフェン膜１３のレジストマスクから露出した部分を酸素雰囲気中でプラズマエッチングしても良い。グラフェン膜１３は、高状態密度部位１３Ｂ以外の部位では、単層グラフェンである。そのため、グラフェン膜１３は全体として、高い移動度が保持される。

続いて、図８（ｂ）及び図９（ｂ）に示すように、ソース電極１４及びドレイン電極１５を形成する。
詳細には、先ず、グラフェン膜１３上を含む全面にレジストを塗布し、フォトリソグラフィ技術によりレジストを加工して、グラフェン膜１３の高状態密度部位１３Ｂを含む接続部分のみを露出する開口を有するレジストマスクを形成する。
開口内を含むレジストマスク上に電極材料、例えばＴｉ（５ｎｍ）／Ａｕ（１００ｎｍ）を真空蒸着法等により堆積する。この場合、Ｔｉが下層でＡｕが上層となる。電極材料としては、Ｔｉ／Ａｕの代わりにＮｉ／Ａｕ又はＰｄ／Ａｕ等を用いても良い。レジストマスク及びその上に堆積したＴｉ／Ａｕをウェットエッチングにより除去する。以上により、グラフェン膜１３の高状態密度部位１３Ｂを含む接続部分と接触するソース電極１４及びドレイン電極１５が形成される。

続いて、図８（ｃ）に示すように、ゲート絶縁膜１６を形成する。
詳細には、先ず、ソース電極１４及びドレイン電極１５間のグラフェン膜１３上を含む全面に、スパッタ法等によりＡｌを例えば１ｎｍ程度の厚みに堆積し、このＡｌを自然酸化させる。
次に、Ａｌ上に絶縁材料として例えばＨｆＯ₂を堆積する。ＨｆＯ₂は、例えばＡＬＤ法により、例えば５ｎｍ程度の厚みに堆積する。これにより、ゲート絶縁膜１６が形成される。

なお、ＨｆＯ₂の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、ＨｆＯ₂を堆積する代わりに、Ｈｆの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ａｌ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。

続いて、図８（ｄ）及び図９（ｃ）に示すように、ゲート電極１７を形成する。
詳細には、ゲート絶縁膜１６上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばＴｉ／Ａｕを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のＴｉ／Ａｕを除去する。以上により、グラフェン膜１３上にゲート絶縁膜１６を介してゲート電極１７が形成される。

しかる後、ソース電極１４、ドレイン電極１５、ゲート電極１７と接続される配線の形成、保護膜の形成等の諸工程を経て、グラフェン・トランジスタが形成される。

本実施形態によれば、十分な移動度を確保するも、コンタクト抵抗の低いグラフェン膜１３とソース電極１４及びドレイン電極１５との接合が可能となり、信頼性の高い高性能なグラフェン・トランジスタが実現する。

（第４の実施形態）
本実施形態では、第２の実施形態と同様に、電子装置として、第１の実施形態による接続構造を適用したグラフェン・トランジスタを開示するが、グラフェン膜の構造が異なる点で第２の実施形態と相違する。

図１０〜図１１は、第４の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。図１２〜図１３は、第４の実施形態によるグラフェン・トランジスタの製造方法における所定の工程を示す概略平面図である。

先ず、図１０（ａ）及び図１２（ａ）に示すように、グラフェン膜２１を転写形成する。
基板、ここではＳｉ基板１１を用意し、Ｓｉ基板１１上に熱酸化法あるいはＣＶＤ法等によりシリコン酸化膜１２を形成する。

次に、シリコン酸化膜１２上にグラフェン膜２１を転写形成する。
詳細には、Ｃｕ，Ｆｅ，Ｎｉ等の触媒基板上に、メタン、エチレン等の炭化水素ガスを原料とした化学気相成長法を用いて、複数層（複数原子層）、ここでは２層のグラフェン２１ａ，２１ｂを成長する。
ウェット処理により触媒基板を溶解し、グラフェンのみを取り出す。このグラフェンをシリコン酸化膜１２上に転写する。以上により、単層グラフェン２１ａ，２１ｂが積層された２層のグラフェン膜２１が形成される。グラフェンの層数は、主に原料ガスの供給量と成長時間によって決定され、最適化することによって精度良く作製することができる。層数の確認は、干渉色の観察やラマン分光法によって決定することができる。
続いて、フォトリソグラフィ技術及びドライエッチング技術によりグラフェン膜２１の素子分離を行う。

続いて、図１０（ｂ）及び図１２（ｂ）に示すように、ソース電極１４及びドレイン電極１５を形成する。
詳細には、先ず、グラフェン膜２１上を含む全面にレジストを塗布し、フォトリソグラフィ技術によりレジストを加工して、グラフェン膜２１のソース電極及びドレイン電極との接続部分のみを露出する開口を有するレジストマスクを形成する。
開口内を含むレジストマスク上に電極材料、例えばＴｉ（５ｎｍ）／Ａｕ（１００ｎｍ）を真空蒸着法等により堆積する。この場合、Ｔｉが下層でＡｕが上層となる。電極材料としては、Ｔｉ／Ａｕの代わりにＮｉ／Ａｕ又はＰｄ／Ａｕ等を用いても良い。レジストマスク及びその上に堆積したＴｉ／Ａｕをウェットエッチングにより除去する。以上により、グラフェン膜２１の接続部分と接触するソース電極１４及びドレイン電極１５が形成される。

本実施形態では、グラフェン膜２１のソース電極１４及びドレイン電極１５との接続部分、即ちグラフェン膜２１のソース電極１４及びドレイン電極１５が形成された部分が、高状態密度部位となる。

続いて、図１０（ｃ）及び図１３（ａ）に示すように、グラフェン膜２１のソース電極１４及びドレイン電極１５から露出する部分をエッチングする。
詳細には、ソース電極１４及びドレイン電極１５をマスクとして、或いはソース電極１４及びドレイン電極１５を覆うレジストマスクを形成して、グラフェン膜２１のソース電極１４及びドレイン電極１５から露出する部分をエッチングする。ここでは、酸素プラズマを用いて、グラフェン膜２１の露出部分について、単層グラフェン２１ｂのみをエッチングして除去する。これにより、グラフェン膜２１は、ソース電極１４及びドレイン電極１５との非接続部位では単層グラフェン２１ａのみとなり、接続部位が単層グラフェン２１ａ，２１ｂの積層構造となる。グラフェン膜２１の当該接続部位が高状態密度部位２１Ａとなる。グラフェン膜２１は、高状態密度部位２１Ａ以外の部位では、単層グラフェン２１ａのみである。そのため、グラフェン膜２１は全体として、高い移動度が保持される。

続いて、図１１（ａ）に示すように、ゲート絶縁膜１６を形成する。
詳細には、先ず、ソース電極１４及びドレイン電極１５間のグラフェン膜２１上（単層グラフェン２１ａ上）を含む全面に、スパッタ法等によりＡｌを例えば１ｎｍ程度の厚みに堆積し、このＡｌを自然酸化させる。
次に、Ａｌ上に絶縁材料として例えばＨｆＯ₂を堆積する。ＨｆＯ₂は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により、例えば５ｎｍ程度の厚みに堆積する。これにより、ゲート絶縁膜１６が形成される。

なお、ＨｆＯ₂の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、ＨｆＯ₂を堆積する代わりに、Ｈｆの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ａｌ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。

続いて、図１１（ｂ）及び図１３（ｂ）に示すように、ゲート電極１７を形成する。
詳細には、ゲート絶縁膜１６上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばＴｉ／Ａｕを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のＴｉ／Ａｕを除去する。以上により、グラフェン膜２１上（単層グラフェン２１ａ上）にゲート絶縁膜１６を介してゲート電極１７が形成される。

しかる後、ソース電極１４、ドレイン電極１５、ゲート電極１７と接続される配線の形成、保護膜の形成等の諸工程を経て、グラフェン・トランジスタが形成される。

本実施形態によれば、十分な移動度を確保するも、コンタクト抵抗の低いグラフェン膜２１とソース電極１４及びドレイン電極１５との接合が可能となり、信頼性の高い高性能なグラフェン・トランジスタが実現する。

以下、電子装置及びその製造方法の諸態様を付記としてまとめて記載する。

（付記１）グラフェンと、
前記グラフェンと電気的に接続された電極と
を含み、
前記グラフェンは、前記電極との接続部分に、他の部位よりも状態密度の高い部位を有することを特徴とする電子装置。

（付記２）前記グラフェンは、ナノリボン構造に加工されて前記状態密度の高い部位が形成されていることを特徴とする付記１に記載の電子装置。

（付記３）前記グラフェンは、その縁部がジグザク状、アームチェア状、又はジグザク状及びアームチェア状の混成構造とされていることを特徴とする付記２に記載の電子装置。

（付記４）前記グラフェンは、ナノメッシュ構造に加工されて前記状態密度の高い部位が形成されていることを特徴とする付記１に記載の電子装置。

（付記５）前記グラフェンは、複数層に積層されて前記状態密度の高い部位が形成されていることを特徴とする付記１に記載の電子装置。

（付記６）他の部位よりも状態密度の高い部位を有するグラフェンを形成する工程と、
前記状態密度の高い部位で前記グラフェンと電気的に接続される電極を形成する工程と
を含むことを特徴とする電子装置の製造方法。

（付記７）前記グラフェンは、ナノリボン構造に加工されて前記状態密度の高い部位が形成されることを特徴とする付記６に記載の電子装置の製造方法。

（付記８）前記グラフェンは、その縁部がジグザク状、アームチェア状、又はジグザク状及びアームチェア状の混成構造とされることを特徴とする付記７に記載の電子装置の製造方法。

（付記９）前記グラフェンは、ナノメッシュ構造に加工されて前記状態密度の高い部位が形成されることを特徴とする付記６に記載の電子装置の製造方法。

（付記１０）前記グラフェンは、複数層に積層されて前記状態密度の高い部位が形成されることを特徴とする付記６に記載の電子装置の製造方法。

１，１１ Ｓｉ基板
２ 絶縁膜
３，１３，２１ グラフェン膜
３Ａ，１３Ａ，１３Ｂ，２１Ａ 高状態密度部位
４ 電極
１２ シリコン酸化膜
１３ａ ナノリボン
１３ｂ アンチドット
１４ ソース電極
１５ ドレイン電極
１６ ゲート絶縁膜
１７ ゲート電極
２１ａ，２１ｂ 単層グラフェン

Claims (4)

1. グラフェンと、
   前記グラフェンと電気的に接続された電極と
   を含み、
   前記グラフェンは、前記電極との接続部分に、ナノリボン構造に加工されて他の部位よりも状態密度の高い部位を有することを特徴とする電子装置。
2. グラフェンと、
   前記グラフェンと電気的に接続された電極と
   を含み、
   前記グラフェンは、前記電極との接続部分に、ナノメッシュ構造に加工されて他の部位よりも状態密度の高い部位を有することを特徴とする電子装置。
3. ナノリボン構造に加工し、前記ナノリボン構造の部位が他の部位よりも状態密度の高い部位となるグラフェンを形成する工程と、
   前記ナノリボン構造の部位で前記グラフェンと電気的に接続される電極を形成する工程と
   を含むことを特徴とする電子装置の製造方法。
4. ナノメッシュ構造に加工し、前記ナノメッシュ構造の部位が他の部位よりも状態密度の高い部位となるグラフェンを形成する工程と、
   前記ナノメッシュ構造の部位で前記グラフェンと電気的に接続される電極を形成する工程と
   を含むことを特徴とする電子装置の製造方法。

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