JP7476724B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP7476724B2
JP7476724B2 JP2020141018A JP2020141018A JP7476724B2 JP 7476724 B2 JP7476724 B2 JP 7476724B2 JP 2020141018 A JP2020141018 A JP 2020141018A JP 2020141018 A JP2020141018 A JP 2020141018A JP 7476724 B2 JP7476724 B2 JP 7476724B2
Authority
JP
Japan
Prior art keywords
region
graphene film
film
graphene
atomic layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020141018A
Other languages
English (en)
Other versions
JP2022036686A (ja
Inventor
泰範 舘野
史典 三橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2020141018A priority Critical patent/JP7476724B2/ja
Priority to US17/398,649 priority patent/US20220059683A1/en
Publication of JP2022036686A publication Critical patent/JP2022036686A/ja
Application granted granted Critical
Publication of JP7476724B2 publication Critical patent/JP7476724B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7606—Transistor-like structures, e.g. hot electron transistor [HET]; metal base transistor [MBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02444—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Carbon And Carbon Compounds (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、例えばグラフェン膜を有する半導体装置およびその製造方法に関する。
グラフェンは、炭素が形成する六員環をシート状にしたカーボン材料である。電子移動度が高いグラフェンをチャネルに用いたＦＥＴ（Field Effect Transistor）等のトランジスタが開発されている。基板上にＳｉＣ（炭化シリコン）膜を形成し、ＳｉＣ膜を熱処理することでグラフェン膜を形成することが知られている（例えば特許文献１）。グラフェンを１または複数層積層したときのバンド構造が知られている（例えば非特許文献１）。
特開２０１７－１９３１５７号公報
Scientific Reports vol. 8, Article number: 13018 (2018)
特許文献１では、グラフェン膜上にソース電極およびドレイン電極が設けられ、ソース電極とドレイン電極との間におけるグラフェン膜上にゲート絶縁膜を介しゲート電極が設けられている。しかしながら、ソース電極およびドレイン電極とグラフェン膜との間の接触抵抗が高い。このように寄生抵抗が高いためカットオフ周波数等のトランジスタ特性が低下してしまう。
本開示は、上記課題に鑑みなされたものであり、特性が向上した半導体装置を提供することを目的とする。
本開示の一実施形態は、基板上に設けられ、グラフェンの原子層が積層されたグラフェン膜と、前記グラフェン膜上に設けられたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間における前記グラフェン膜上にゲート絶縁膜を介し設けられたゲート電極と、を備え、前記グラフェン膜のうち前記ソース電極および前記ドレイン電極がそれぞれ設けられたソース領域およびドレイン領域における前記原子層の数は、前記グラフェン膜のうち前記ゲート電極が設けられたチャネル領域における前記原子層の数より大きい半導体装置である。
本開示の一実施形態は、基板上に第１ＳｉＣ膜を形成する工程と、前記第１ＳｉＣ膜を熱処理することで、前記第１ＳｉＣ膜からグラフェンの原子層を有する第１グラフェン膜を形成する工程と、前記第１グラフェン膜の一部の領域上に第２ＳｉＣ膜を形成する工程と、前記第２ＳｉＣ膜を熱処理することで、前記第２ＳｉＣ膜からグラフェンの原子層を有する第２グラフェン膜を形成する工程と、前記第２グラフェン膜が形成されていない領域における前記第１グラフェン膜上にゲート絶縁膜を介しゲート電極を形成する工程と、前記ゲート電極の両側における前記第２グラフェン膜上にソース電極およびドレイン電極を形成する工程と、を含む半導体装置の製造方法である。
本開示によれば、特性が向上した半導体装置を提供することができる。
図１は、実施例１に係る半導体装置の断面図である。 図２は、実施例１に係る半導体装置の平面図である。 図３Ａは、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。 図３Ｂは、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。 図３Ｃは、実施例１に係る半導体装置の製造方法を示す断面図（その３）である。 図４Ａは、実施例１に係る半導体装置の製造方法を示す断面図（その４）である。 図４Ｂは、実施例１に係る半導体装置の製造方法を示す断面図（その５）である。 図４Ｃは、実施例１に係る半導体装置の製造方法を示す断面図（その６）である。 図５Ａは、実施例１に係る半導体装置の製造方法を示す断面図（その７）である。 図５Ｂは、実施例１に係る半導体装置の製造方法を示す断面図（その８）である。 図５Ｃは、実施例１に係る半導体装置の製造方法を示す断面図（その９）である。 図６は、比較例１に係る半導体装置の断面図である。 図７は、グラフェンが１原子層のときのエネルギーとキャリアの状態密度を示す図である。 図８は、グラフェンが複数の原子層のときのエネルギーとキャリアの状態密度を示す図である。 図９は、実験に用いたパターンの断面図である。 図１０Ａは、サンプルＡにおける距離Ｄに対する抵抗値を示す図である。 図１０Ｂは、サンプルＢにおける距離Ｄに対する抵抗値を示す図である。 図１０Ｃは、サンプルＣにおける距離Ｄに対する抵抗値を示す図である。
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板上に設けられ、グラフェンの原子層が積層されたグラフェン膜と、前記グラフェン膜上に設けられたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間における前記グラフェン膜上にゲート絶縁膜を介し設けられたゲート電極と、を備え、前記グラフェン膜のうち前記ソース電極および前記ドレイン電極がそれぞれ設けられたソース領域およびドレイン領域における前記原子層の数は、前記グラフェン膜のうち前記ゲート電極が設けられたチャネル領域における前記原子層の数より大きい半導体装置である。これにより、ソース電極およびドレイン電極とグラフェン膜との接触抵抗が低減するため、半導体装置の特性を向上させることができる。
（２）前記ソース領域および前記ドレイン領域における前記原子層の数は１０層以上であり、前記チャネル領域における前記原子層の数は２層以下であることが好ましい。これにより、半導体装置の特性をより向上させることができる。
（３）前記ソース領域と前記チャネル領域との間の第１アクセス領域のうち少なくとも前記ソース領域側の領域における前記原子層の数は、前記チャネル領域における前記原子層の数より大きく、前記ドレイン領域と前記チャネル領域との間の第２アクセス領域のうち少なくとも前記ドレイン領域側の領域における前記原子層の数は、前記チャネル領域における前記原子層の数より大きいことが好ましい。これにより、半導体装置の特性をより向上させることができる。
（４）前記ソース電極と前記ドレイン電極とが配列する方向に直交する方向における前記ソース領域および前記ドレイン領域の幅は前記直交する方向における前記チャネル領域の幅より広いことが好ましい。これにより、半導体装置の特性をより向上させることができる。
（５）本開示の一実施形態は、基板上に第１ＳｉＣ膜を形成する工程と、前記第１ＳｉＣ膜を熱処理することで、前記第１ＳｉＣ膜からグラフェンの原子層を有する第１グラフェン膜を形成する工程と、前記第１グラフェン膜の一部の領域上に第２ＳｉＣ膜を形成する工程と、前記第２ＳｉＣ膜を熱処理することで、前記第２ＳｉＣ膜からグラフェンの原子層を有する第２グラフェン膜を形成する工程と、前記第２グラフェン膜が形成されていない領域における前記第１グラフェン膜上にゲート絶縁膜を介しゲート電極を形成する工程と、前記ゲート電極の両側における前記第２グラフェン膜上にソース電極およびドレイン電極を形成する工程と、を含む半導体装置の製造方法である。これにより、半導体装置の特性を向上させることができる。
［本開示の実施形態の詳細］
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
［実施例１］
図１は、実施例１に係る半導体装置の断面図、図２は、実施例１に係る半導体装置の平面図である。図１は図２のＡ－Ａ断面に相当する。基板１０の法線方向をＺ方向、基板１０の平面方向のうちソース電極１４からドレイン電極１６の方向（キャリアの伝搬方向）をＸ方向、基板１０の平面方向のうちＸ方向に直交する方向をＹ方向とする。図１では、グラフェンからなる原子層２２をＸ方向に延伸する直線で図示する。以降の図においても同様である。
図１および図２に示すように、基板１０上に、グラフェンの原子層２２が積層されたグラフェン膜１２が設けられている。活性領域以外のグラフェン膜１２は除去されている。グラフェン膜１２上にソース電極１４およびドレイン電極１６が設けられている。ソース電極１４とドレイン電極１６との間におけるグラフェン膜１２上のゲート絶縁膜１５を介しゲート電極１８が形成されている。
グラフェン膜１２は第１グラフェン膜１２ａと第１グラフェン膜１２ａ上に設けられた第２グラフェン膜１２ｂを有する。ゲート絶縁膜１５は第１グラフェン膜１２ａ上に第２グラフェン膜１２ｂを介さずに設けられている。ソース電極１４およびドレイン電極１６は、第２グラフェン膜１２ｂ上に設けられている。
グラフェン膜１２のうちソース電極１４およびドレイン電極１６と重なる領域はそれぞれソース領域２４およびドレイン領域２６である。グラフェン膜１２のうちゲート電極１８の底面と重なる領域はチャネル領域２８である。ソース領域２４とチャネル領域２８との間はアクセス領域２３であり、ドレイン領域２６とチャネル領域２８との間はアクセス領域２５である。ソース領域２４およびドレイン領域２６は、第１グラフェン膜１２ａと第２グラフェン膜１２ｂとを含む。チャネル領域２８は第１グラフェン膜１２ａを含み、第２グラフェン膜１２ｂを含まない。
アクセス領域２３はソース領域２４側（－Ｘ側）の領域２３ａとチャネル領域２８側（＋Ｘ側）の領域２３ｂを含む。アクセス領域２５はドレイン領域２６側（＋Ｘ側）の領域２５ａとチャネル領域２８側（－Ｘ側）の領域２５ｂを含む。領域２３ａおよび２５ａは第１グラフェン膜１２ａと第２グラフェン膜１２ｂとを含み、領域２３ｂおよび２５ｂは、第１グラフェン膜１２ａを含み、第２グラフェン膜１２ｂを含まない。ソース領域２４、ドレイン領域２６、領域２３ａおよび２５ａのＹ方向の幅Ｗ１は、チャネル領域２８および領域２３ｂおよび２５ｂのＹ方向の幅Ｗ２より広い。
ソース領域２４およびドレイン領域２６のＸ方向の長さＬ２４およびＬ２６は例えば３μｍであり、チャネル領域２８のＸ方向の長さＬ２８は例えば０．５μｍである。アクセス領域２３および２５のＸ方向の長さＬ２３およびＬ２５は例えば２μｍである。領域２３ｂおよび２５ｂのＸ方向の長さＬ２３ｂおよびＬ２５ｂは例えば０．０５μｍである。図１では、領域２３ｂおよび２５ｂのＸ方向の長さはゲート絶縁膜１５の厚さ程度である。幅Ｗ１および幅Ｗ２は例えばそれぞれ３０μｍおよび１０μｍである。
基板１０は例えば６Ｈ（Hexagonal）－ＳｉＣ基板である。第１グラフェン膜１２ａは例えば２原子層であり、例えば５原子層以下である。第２グラフェン膜１２ｂは１原子層以上であり、第１グラフェン膜１２ａと第２グラフェン膜１２ｂの合計の原子層は例えば１０原子層以上である。
［実施例１の製造方法］
図３Ａから図５Ｃは、実施例１に係る半導体装置の製造方法を示す断面図である。図３Ａに示すように、基板１０に第１ＳｉＣ膜１１ａを形成する。第１ＳｉＣ膜１１ａは例えばアモルファスまたは多結晶であり、スパッタリング法、ＣＶＤ法またはＰＬＤ法を用い形成する。第１ＳｉＣ膜１１ａの厚さは例えば２ｎｍである。基板１０上に第１ＳｉＣ膜１１ａが設けられている。
図３Ｂに示すように、第１ＳｉＣ膜１１ａを熱処理することで第１ＳｉＣ膜１１ａからグラフェンの原子層２２ａを有する第１グラフェン膜１２ａを形成する。熱処理は、例えばアルゴンガス雰囲気において、１７００℃の温度で１０分間行う。熱処理の雰囲気は、希ガス等の不活性ガス雰囲気であればよい。熱処理温度は、１３００℃以上１８００℃以下が好ましい。ＳｉＣ膜１１ａの厚さが２ｎｍのとき、第１グラフェン膜１２ａの原子層２２ａの数は２原子層となる。第１ＳｉＣ膜１１ａの厚さを適宜設定することで、第１グラフェン膜１２ａの原子層２２ａの数を設定できる。基板１０上に第１グラフェン膜１２ａが設けられている。
図３Ｃに示すように、領域３１の第１グラフェン膜１２ａ上にマスク層３０を形成する。マスク層３０は例えばフォトレジストである。第１グラフェン膜１２ａ上の一部の領域に第２ＳｉＣ膜１１ｂを形成する。第２ＳｉＣ膜１１ｂは例えばアモルファスまたは多結晶であり、スパッタリング法、ＣＶＤ法またはＰＬＤ法を用い形成する。第２ＳｉＣ膜１１ｂの厚さは例えば１０ｎｍである。マスク層３０上に第２ＳｉＣ膜１１ｂは形成されない。第１グラフェン膜１２ａ上の領域３１にマスク層３０が設けられ、マスク層３０のＸ方向の両側における第１グラフェン膜１２ａ上に第２ＳｉＣ膜１１ｂが設けられている。
図４Ａに示すように、マスク層３０を除去する。その後、第２ＳｉＣ膜１１ｂを熱処理することで第２ＳｉＣ膜１１ｂからグラフェンの原子層２２ｂを有する第２グラフェン膜１２ｂを形成する。熱処理条件は、図３Ａと同様である。第２ＳｉＣ膜１１ｂの厚さが１０ｎｍのとき、第２グラフェン膜１２ｂの原子層２２ｂの数は８原子層となる。第１グラフェン膜１２ａと第２グラフェン膜１２ｂとでグラフェン膜１２が形成される。領域３１では、基板１０上に第１グラフェン膜１２ａが設けられ、第２グラフェン膜１２ｂは設けられていない。領域３１のＸ方向の両側の領域には基板１０上に第１グラフェン膜１２ａが設けられ、第１グラフェン膜１２ａ上に第２グラフェン膜１２ｂが設けられている。これにより、領域３１のグラフェン膜１２にリセス１３が形成される。
図４Ｂに示すように、活性領域３３ａとなるべきグラフェン膜１２上にマスク層３２を形成する。マスク層３２は例えばフォトレジストである。マスク層３２をマスクにグラフェン膜１２を除去する。グラフェン膜１２の除去には、例えば酸素プラズマ処理を用いる。グラフェン膜１２が除去された領域は不活性領域３３ｂとなり、グラフェン膜１２が残存する領域は活性領域３３ａとなる。
図４Ｃに示すように、マスク層３２を除去する。その後、グラフェン膜１２上にゲート絶縁膜１５を形成する。ゲート絶縁膜１５は例えば酸化アルミニウム膜であり、スパッタリング法、ＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用い形成する。ゲート絶縁膜１５の厚さは例えば３０ｎｍである。ゲート絶縁膜１５は、酸化アルミニウム膜以外にも酸化シリコン膜等でもよい。グラフェン膜１２のリセス１３のうち、ゲート絶縁膜１５の側壁に相当する領域が領域２３ｂおよび２５ｂとなり、領域２３ｂと２５ｂとの間がチャネル領域２８となる。
図５Ａに示すように、ゲート絶縁膜１５上にゲート電極１８を形成する。これにより、第２グラフェン膜１２ｂが形成されていない領域における第１グラフェン膜１２ａ上にゲート絶縁膜１５を介しゲート電極１８が形成される。ゲート電極１８は、例えば真空蒸着法およびリフトオフ法を用いて形成する。ゲート電極１８は、スパッタリング法およびエッチング法を用い形成してもよい。ゲート電極１８は、ゲート絶縁膜１５側から例えば厚さが５ｎｍのニッケル膜および厚さが５０ｎｍの金膜である。ゲート電極１８のＸ方向の幅はリセス１３のＸ方向の幅以上であればよい。
図５Ｂに示すように、ゲート電極１８をマスクにゲート絶縁膜１５を除去する。ゲート絶縁膜１５が酸化アルミニウム膜のとき、ゲート絶縁膜１５のエッチングには現像液等のアルカリ溶液を用いる。
図５Ｃに示すように、ゲート電極１８の両側における第２グラフェン膜１２ｂ上にソース電極１４およびドレイン電極１６を形成する。ソース電極１４およびドレイン電極１６は、例えば真空蒸着法およびリフトオフ法を用いて形成する。ソース電極１４およびドレイン電極１６は、スパッタリング法およびエッチング法を用い形成してもよい。ソース電極１４およびドレイン電極１６は、グラフェン膜１２側から例えば厚さが５ｎｍのニッケル膜および厚さが５０ｎｍの金膜である。以上により実施例１に係るＦＥＴが製造される。
図３Ａから図４Ａのように、第１ＳｉＣ膜１１ａおよび第２ＳｉＣ膜１１ｂの厚さを適宜設定することで、第１グラフェン膜１２ａおよび第２グラフェン膜１２ｂの原子層２２の数を任意に設定できる。
図６は、比較例１に係る半導体装置の断面図である。図６に示すように比較例１では、グラフェン膜１２の原子層２２の数がソース領域２４、ドレイン領域２６、チャネル領域２８、アクセス領域２３および２５において同じである。その他の構成は実施例１と同じである。
グラフェンのｋ空間のバンド分散は伝導帯および価電子帯ともに円錐状であり、円錐状の伝導帯の頂点と円錐状の価電子帯の頂点とはＫ点で接する。伝導帯の頂点と価電子帯の頂点とが接する点をディラック点（または電荷中性点）という。
図７は、グラフェンが１原子層のときのエネルギーとキャリアの状態密度（ＤＯＳ：Density of States）を示す図である。図７に示すように、ディラック点４０ではキャリア（電子およびホール）の状態密度ＤＯＳはほぼ０である。ディラック点４０より高いエネルギーＥの範囲４１は伝導帯に相当し、ＤＯＳは電子の状態密度でありエネルギーＥに対し直線的に増加する。ディラック点４０より低いエネルギーＥの範囲４２は価電子帯に相当し、ＤＯＳはホールの状態密度でありエネルギーＥに対し直線的に増加する。このようなコーン型のバンド構造は半導体的なバンド構造である。
グラフェンに電圧が加わらないとき、フェルミ準位はディラック点４０に位置する。このため、キャリアの状態密度ＤＯＳはほぼ０であり、伝導に寄与するキャリアがほとんどない。グラフェンの垂直方向（図１のＺ方向）に電界が加わるとフェルミ準位がディラック点４０から外れ、キャリアの状態密度が０でなくなるため、伝導に寄与するキャリアが生じる。
比較例１のＦＥＴの相互コンダクタンスｇｍ特性を向上させるためには、グラフェン膜１２の原子層２２の数は小さい方が好ましく、例えば原子層２２の数は２層以下である。ソース領域２４、ドレイン領域２６、アクセス領域２３および２５では、グラフェン膜１２のＺ方向に電界はほとんど加わらない。このため、グラフェン膜１２内のフェルミ準位はディラック点４０に位置し、伝導に寄与するキャリアの状態密度がほぼ０となる。これにより、ソース電極１４とソース領域２４との接触抵抗、およびドレイン電極１６とドレイン領域２６との接触抵抗が高くなる。また、アクセス領域２３および２５の抵抗が高くなる。よって、ソース電極１４とチャネル領域２８との間の寄生抵抗、およびドレイン電極１６とチャネル領域２８との間の寄生抵抗が高くなる。
グラフェンを用いたＦＥＴのカットオフ周波数ｆｔは理想的なｆｔより低くい。発明者等のシミュレーションの一例によれば、寄生抵抗を０に近づけることで、カットオフ周波数を１０倍程度大きくすることができる。
非特許文献１には、１原子層のグラフェンではバンド構造は単純であるが、グラフェンの原子層が増えると、ディラック点付近でもバンドが複雑になり、半金属的なバンドとなることが記載されている。
図８は、グラフェンが複数の原子層のときのエネルギーとキャリアの状態密度を示す図である。図８に示すように、電荷が中性となるディラック点４０においてもＤＯＳは０とならない。このようなバンド構造は半金属的なバンド構造である。これにより、グラフェン膜１２に垂直方向に電界が加わらず、ディラック点４０付近にフェルミ準位が位置していても伝導に寄与するキャリアが存在する。
［実験］
発明者は、ＴＬＭ（Transmission line method）法を用い、オーミック電極とグラフェン膜１２との接触抵抗およびグラフェン膜１２のシート抵抗を測定した。
図９は、実験に用いたパターンの断面図である。図９に示すように、６Ｈ－ＳｉＣ基板１０上にグラフェン膜１２が形成されている。グラフェン膜１２上にソース電極およびドレイン電極に相当するオーミック電極１７が形成されている。オーミック電極１７の間のグラフェン膜１２は領域２７である。オーミック電極１７は、グラフェン膜１２側から例えば厚さが５ｎｍのニッケル膜および厚さが５０ｎｍの金膜である。オーミック電極１７のＸ方向の長さＬ１７は５μｍである。グラフェン膜１２のＹ方向の幅（チャネル幅）は２０μｍである。オーミック電極１７の間の距離Ｄを変えオーミック電極１７間の抵抗値を測定した。
サンプルＡからＣのグラフェン膜１２の原子層２２の数は以下である。
サンプルＡ：１原子層
サンプルＢ：２原子層
サンプルＣ：１０原子層程度
図１０Ａから図１０Ｃは、それぞれサンプルＡ、ＢおよびＣにおける距離Ｄに対する抵抗値を示す図である。グラフ内のドットは測定点を示し、点線直線は測定点から最小二乗法を用い近似した直線である。図１０Ａおよび図１０Ｂに示すように、サンプルＡに比べサンプルＢでは、距離Ｄに対する抵抗値の傾きが小さい。図１０Ｂおよび図１０Ｃに示すように、サンプルＢに比べサンプルＣでは、距離Ｄに対する抵抗値の傾きが非常に小さい。距離Ｄに対する抵抗値の傾きはグラフェン膜１２のシート抵抗に比例する。サンプルＡ、ＢおよびＣと原子層２２の数が増えるにしたがい、グラフェン膜１２のシート抵抗が低くなる。点線直線における距離Ｄ＝０の抵抗値はオーミック電極１７とグラフェン膜１２との接触抵抗に比例する。
表１は、図１０Ａから図１０Ｃから算出したサンプルＡ、ＢおよびＣにおけるシート抵抗および接触抵抗を示す表である。
Figure 0007476724000001
表１に示すように、サンプルＡに比べサンプルＢのシート抵抗は約１／２である。サンプルＡに比べサンプルＣのシート抵抗は約１／３０である。単純には、シート抵抗はグラフェン膜１２の原子層２２の数に反比例すると考えられる。表１のように、約１０原子層２２のサンプルＣにおいて１原子層のサンプルＡよりシート抵抗が約１／３０であるのは、約１０原子層では、バンド構造が図８のような半金属的なバンド構造となっているためと考えられる。
接触抵抗の測定精度が悪いものの、少なくとも１原子層のサンプルＡに比べ２原子層および約１０原子層のサンプルＢおよびＣの接触抵抗は低い。このように、グラフェン膜１２の原子層２２の数が増えると、シート抵抗および接触抵抗が低くなる。これは、原子層２２の数が増えるとより半金属的なバンド構造となっているためと考えられる。
実施例１によれば、グラフェン膜１２のうちソース電極１４およびドレイン電極１６がそれぞれ設けられたソース領域２４およびドレイン領域２６における原子層２２の数は、グラフェン膜１２のうちゲート電極１８が設けられたチャネル領域２８における原子層２２の数より大きい。チャネル領域２８の原子層２２の数が小さいため相互コンダクタンス等の特性を向上できる。ソース領域２４およびドレイン領域２６の原子層２２の数が大きいため、ソース電極１４およびドレイン電極１６と、グラフェン膜１２との接触抵抗を低減でき、寄生抵抗を抑制できる。よって、グラフェンＦＥＴの特性を向上できる。
ソース領域２４とチャネル領域２８との間のアクセス領域２３（第１アクセス領域）のうち少なくともソース領域２４側の領域２３ａにおける原子層２２の数は、チャネル領域２８における原子層２２の数より大きい。また、ドレイン領域２６とチャネル領域２８との間のアクセス領域２５（第２アクセス領域）のうち少なくともドレイン領域２６側の領域２５ａにおける原子層２２の数は、チャネル領域２８における原子層２２の数より大きい。これにより、アクセス領域２３および２５のシート抵抗が低くなり、寄生抵抗が抑制できる。よって、グラフェンＦＥＴの特性を向上できる。領域２３ｂおよび２５ｂのＸ方向の長さＬ２３ｂおよびＬ２５ｂは、領域２３ａおよび２５ａのＸ方向の長さＬ２３ａおよびＬ２５ａ以下が好ましく、長さＬ２３ａおよびＬ２５ａの１／５以下が好ましい。これにより、アクセス領域２３および２５に原子層２２の数の大きい領域２３ａおよび２５ａが増えるため、寄生抵抗をより抑制できる。領域２３ｂおよび２５ｂは設けられてなくてもよい。
ソース領域２４、ドレイン領域２６、領域２３ａおよび２５ａにおける原子層２２の数は１０層以上であり、チャネル領域２８における原子層２２の数は２層以下であることが好ましい。ソース領域２４、ドレイン領域２６、領域２３ａおよび２５ａにおけるグラフェン膜１２は、１０層以上の原子層２２を有するため、図７のような半金属的なバンド構造となる。これにより、寄生抵抗をより低くできる。チャネル領域２８における第１グラフェン膜１２ａは、２層以下の原子層２２を有するため、図７のようなコーン型の半導体的なバンド構造となる。このため相互コンダクタンスを大きくできる。よって、グラフェンＦＥＴの特性をより向上できる。ソース領域２４、ドレイン領域２６、領域２３ａおよび２５ａにおける原子層２２の数は１２層以上がより好ましい。製造工数の削減の観点から、ソース領域２４、ドレイン領域２６、領域２３ａおよび２５ａにおける原子層２２の数は２０層以下が好ましい。チャネル領域２８における原子層２２の数は１層以下であることがより好ましい。チャネル領域２８における原子層２２の数は０層より大きいことが好ましい。
ＦＥＴの相互コンダクタンスを大きくするため、第１グラフェン膜１２ａの原子層２２ａの層数は２層以下が好ましく１層以下がより好ましい。接触抵抗を低減するため、第２グラフェン膜１２ｂの原子層２２ｂの数は２層以上が好ましく、５層以上がより好ましい。これにより、寄生抵抗を抑制できる。
Ｙ方向（ソース電極１４とドレイン電極１６とが配列するＸ方向に直交する方向）おけるソース領域２４およびドレイン領域２６の幅Ｗ１はＹ方向におけるチャネル領域２８の幅Ｗ２より広い。これにより、ソース電極１４およびドレイン電極１６とグラフェン膜１２との間の抵抗を低くできる。また、領域２３ａおよび２５ａのＹ方向の幅Ｗ１を幅Ｗ２より広くする。これにより、アクセス領域２３および２５の抵抗を低くできる。よって、寄生抵抗が低減しＦＥＴ特性をより向上させることができる。幅Ｗ１は幅Ｗ２の１．５倍以上が好ましく、２倍以上がより好ましい。小型化の観点から、幅Ｗ１は幅Ｗ２の１０倍以下が好ましい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ 基板
１１ａ 第１ＳｉＣ膜
１１ｂ 第２ＳｉＣ膜
１２ グラフェン膜
１２ａ 第１グラフェン膜
１２ｂ 第２グラフェン膜
１３ リセス
１４ ソース電極
１５ ゲート絶縁膜
１６ ドレイン電極
１７ オーミック電極
１８ ゲート電極
２２、２２ａ、２２ｂ 原子層
２３、２５ アクセス領域
２３ａ、２３ｂ、２５ａ、２５ｂ 領域
２４ ソース領域
２６ ドレイン領域
２８ チャネル領域
３０、３２ マスク層
３３ａ 活性領域
３３ｂ 不活性領域
４０ ディラック点
４１、４２ 範囲

Claims (4)

  1. 基板上に設けられ、グラフェンの原子層が積層されたグラフェン膜と、
    前記グラフェン膜上に設けられたソース電極およびドレイン電極と、
    前記ソース電極と前記ドレイン電極との間における前記グラフェン膜上にゲート絶縁膜を介し設けられたゲート電極と、
    を備え、
    前記グラフェン膜のうち前記ソース電極および前記ドレイン電極がそれぞれ設けられたソース領域およびドレイン領域における前記原子層の数は、前記グラフェン膜のうち前記ゲート電極が設けられたチャネル領域における前記原子層の数より大きく、
    前記ソース領域と前記チャネル領域との間の第１アクセス領域のうち少なくとも前記ソース領域側の領域における前記原子層の数は、前記チャネル領域における前記原子層の数より大きく、
    前記ドレイン領域と前記チャネル領域との間の第２アクセス領域のうち少なくとも前記ドレイン領域側の領域における前記原子層の数は、前記チャネル領域における前記原子層の数より大きい半導体装置。
  2. 前記ソース領域および前記ドレイン領域における前記原子層の数は１０層以上であり、前記チャネル領域における前記原子層の数は２層以下である請求項１に記載の半導体装置。
  3. 前記ソース電極と前記ドレイン電極とが配列する方向に直交する方向における前記ソース領域および前記ドレイン領域の幅は前記直交する方向における前記チャネル領域の幅より広い請求項１または請求項２に記載の半導体装置。
  4. 基板上に第１ＳｉＣ膜を形成する工程と、
    前記第１ＳｉＣ膜を熱処理することで、前記第１ＳｉＣ膜からグラフェンの原子層を有する第１グラフェン膜を形成する工程と、
    前記第１グラフェン膜の一部の領域上に第２ＳｉＣ膜を形成する工程と、
    前記第２ＳｉＣ膜を熱処理することで、前記第２ＳｉＣ膜からグラフェンの原子層を有する第２グラフェン膜を形成する工程と、
    前記第２グラフェン膜が形成されていない領域における前記第１グラフェン膜上のチャネル領域にゲート絶縁膜を介しゲート電極を形成する工程と、
    前記ゲート電極の両側における前記第２グラフェン膜上のソース領域にソース電極を形成し、ドレイン領域にドレイン電極を形成する工程と、を含み、
    前記ソース領域と前記チャネル領域との間の第１アクセス領域のうち少なくとも前記ソース領域側の領域における前記第１グラフェン膜および前記第２グラフェン膜の原子層の数は、前記チャネル領域における前記第１グラフェン膜の原子層の数より大きく、
    前記ドレイン領域と前記チャネル領域との間の第２アクセス領域のうち少なくとも前記ドレイン領域側の領域における前記第１グラフェン膜および前記第２グラフェン膜の原子層の数は、前記チャネル領域における前記第１グラフェン膜の前記原子層の数より大きい、半導体装置の製造方法。
JP2020141018A 2020-08-24 2020-08-24 半導体装置およびその製造方法 Active JP7476724B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020141018A JP7476724B2 (ja) 2020-08-24 2020-08-24 半導体装置およびその製造方法
US17/398,649 US20220059683A1 (en) 2020-08-24 2021-08-10 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020141018A JP7476724B2 (ja) 2020-08-24 2020-08-24 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2022036686A JP2022036686A (ja) 2022-03-08
JP7476724B2 true JP7476724B2 (ja) 2024-05-01

Family

ID=80269851

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020141018A Active JP7476724B2 (ja) 2020-08-24 2020-08-24 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US20220059683A1 (ja)
JP (1) JP7476724B2 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094190A (ja) 2007-10-05 2009-04-30 Fujitsu Ltd 半導体装置
JP2009182173A (ja) 2008-01-31 2009-08-13 Fujitsu Ltd グラフェントランジスタ及び電子機器
WO2011058651A1 (ja) 2009-11-13 2011-05-19 富士通株式会社 半導体装置及びその製造方法
JP2013012611A (ja) 2011-06-29 2013-01-17 Fujitsu Ltd 半導体デバイス及びその製造方法
US20140021446A1 (en) 2012-07-23 2014-01-23 Samsung Electronics Co., Ltd. Transistors and methods of manufacturing the same
JP2014203929A (ja) 2013-04-03 2014-10-27 独立行政法人産業技術総合研究所 電子装置及びその製造方法
JP2014207439A (ja) 2013-04-15 2014-10-30 ツィンファ ユニバーシティ バイポーラ薄膜トランジスタ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094190A (ja) 2007-10-05 2009-04-30 Fujitsu Ltd 半導体装置
JP2009182173A (ja) 2008-01-31 2009-08-13 Fujitsu Ltd グラフェントランジスタ及び電子機器
WO2011058651A1 (ja) 2009-11-13 2011-05-19 富士通株式会社 半導体装置及びその製造方法
JP2013012611A (ja) 2011-06-29 2013-01-17 Fujitsu Ltd 半導体デバイス及びその製造方法
US20140021446A1 (en) 2012-07-23 2014-01-23 Samsung Electronics Co., Ltd. Transistors and methods of manufacturing the same
JP2014203929A (ja) 2013-04-03 2014-10-27 独立行政法人産業技術総合研究所 電子装置及びその製造方法
JP2014207439A (ja) 2013-04-15 2014-10-30 ツィンファ ユニバーシティ バイポーラ薄膜トランジスタ

Also Published As

Publication number Publication date
US20220059683A1 (en) 2022-02-24
JP2022036686A (ja) 2022-03-08

Similar Documents

Publication Publication Date Title
CN105304689B (zh) 基于氟化石墨烯钝化的AlGaN/GaN HEMT器件及制作方法
KR101718961B1 (ko) 그래핀을 포함하는 반도체 소자 및 그 제조 방법
JP5456090B2 (ja) 半導体装置およびその製造方法
JP2006216918A (ja) 半導体素子の製造方法
CN105762078A (zh) GaN基纳米沟道高电子迁移率晶体管及制作方法
CN111430458B (zh) 多沟道绝缘鳍式栅复合槽栅的AlGaAs/GaAs高电子迁移率晶体管及其制备方法
CN111799322A (zh) 面向高频应用的双沟槽型SiC MOSFET结构及制造方法
CN111710650B (zh) 基于双沟道栅的GaN器件及其制备方法
JP7476724B2 (ja) 半導体装置およびその製造方法
CN110323277B (zh) 场效应晶体管及其制备方法
CN107342320B (zh) 无结型隧穿场效应晶体管及制备方法
TW201717324A (zh) 具有漂移區的高壓無接面場效元件及其製造方法
JP2000114523A (ja) ダイヤモンド電界効果トランジスタ及びその製造方法
CN109119474B (zh) 常关型场效应晶体管
KR100830203B1 (ko) 단전자 소자의 제조방법
JP2016058450A (ja) 半導体装置
JP7484674B2 (ja) トランジスタ
WO2022208592A1 (ja) 電界効果型トランジスタおよびその製造方法
CN111430459B (zh) AlGaAs/GaAs高电子迁移率晶体管及制备方法
CN110120418A (zh) 垂直纳米线晶体管及其形成方法
CN218414587U (zh) 插指栅结构的hemt射频器件
JP2022066654A (ja) トランジスタ
WO2021106190A1 (ja) 電界効果型トランジスタおよびその製造方法
CN116864531A (zh) 一种具有渐变凹槽终端的高电子迁移率晶体管及制备方法
JP2836145B2 (ja) 電界効果トランジスタおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231107

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20231226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240319

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240401

R150 Certificate of patent or registration of utility model

Ref document number: 7476724

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150