KR101380835B1 - 그래핀의 원자층 식각 방법 - Google Patents

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Abstract

그래핀 표면에 반응성 라디칼(reactive radical)을 흡착시키는 것; 및 상기 반응성 라디칼이 흡착된 그래핀에 에너지원을 조사하는 것을 포함하는, 그래핀의 원자층 식각 방법에 관한 것이다.

Description

그래핀의 원자층 식각 방법{ATOMIC LAYER ETCHING METHOD OF GRAPHENE}
본원은, 그래핀 표면에 반응성 라디칼(reactive radical)을 흡착시키는 것; 및 상기 반응성 라디칼이 흡착된 그래핀에 에너지원을 조사하는 것을 포함하는, 그래핀의 원자층 식각 방법에 관한 것이다.
박리 그래핀은 우수한 물리적·전기적 특성을 가지며, 이러한 우수한 물리적·전기적 특성 때문에 박리 그래핀에 대한 연구가 활발히 진행되어 왔다. 그러나 종래의 박리 그래핀 형성 방법은 층 조절 및 포지셔닝(positioning)이 불가능하여, 이에 따라 형성된 박리 그래핀은 다용도로서 상용화 하기에 적당하지 않다는 문제점이 있었다.
따라서, 최근 들어서는 화학기상증착(CVD) 방법으로 형성된 그래핀이 주목 받고 있다. CVD 방법으로 형성된 그래핀은 종래 기술에 따라 형성된 박리 그래핀과 매우 비슷한 물리적·전기적 특성을 가지며, 웨이퍼 스케일(wafer scale)로 증착이 가능하므로, 상기 CVD 방법으로 형성된 그래핀을 채널 소자(device) 등에 응용하는 연구가 다양하게 진행되고 있다.
그러나, 상기 CVD 방법 등을 통해 형성된 그래핀을 이용하여 채널 부분만을 그래핀으로 제작한 소자의 경우, 채널 부분의 그래핀과 소스·드레인 전극 부분의 금속 사이에 접촉 문제가 발생할 수 있다. 최근 소스·드레인 전극으로서 주로 사용되는 금속(Au [25 nm]/Ti [10 nm]) 전극은 그래핀과의 접촉 저항(contact resistance)이 약 450 Ω 내지 약 800 Ω 정도로 매우 높아, 이에 따라 소자 특정의 저하가 야기될 수 있다. 이와 관련하여, 대한민국공개특허 제10-2012-0048241호 "그래핀을 포함하는 반도체 소자 및 그 제조 방법"은, 금속 소스·드레인 전극과 그래핀 채널을 포함하는 소자에 관한 것이다.
한편, 종래의 박리 그래핀 형성 방법의 문제점을 해소하기 위하여 신규한 그래핀의 원자층 식각 방법들이 연구되고 있으며, 예를 들어, HeIM (Helium ion beam microscophy)을 이용한 그래핀의 원자층 식각 방법, 및 O2 플라즈마를 이용한 그래핀의 원자층 식각 방법 등이 보고된 바 있다. 그러나, 상기 그래핀의 원자층 식각 방법들에 따를 경우, 그래핀 층 조절이 용이하지 않다는 문제점이 있으며, 특히 O2 플라즈마를 이용한 그래핀의 원자층 식각 방법의 경우에는 식각 후 그래핀 가장자리(edge)에 산소가 남아 있어 그래핀 특성에 영향을 미치게 된다는 문제점이 있다.
이에, 본원은, 중첩된 복수 층의 그래핀 박막을 포함하는 그래핀을 물리적·전기적 손상을 최소화하면서 부분적으로 식각하는데 이용할 수 있는, 그래핀의 원자층 식각 방법을 제공한다.
상기 방법은, 예를 들어, 중첩된 복수 층의 그래핀 박막을 포함하는 그래핀을 부분적으로 식각함으로써, 소스·드레인 전극 및 채널층이 모두 그래핀으로 형성되어 접촉 저항을 최소화한 개선된 소자를 제조하는데 이용될 수 있다.
그러나, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본원의 제 1 측면은, 그래핀 표면에 반응성 라디칼(reactive radical)을 흡착시키는 것; 및 상기 반응성 라디칼이 흡착된 그래핀에 에너지원을 조사하는 것을 포함하는, 그래핀의 원자층 식각 방법을 제공한다.
본원의 그래핀의 원자층 식각 방법에 따를 경우, 그래핀 식각을 원자 단위로 제어하면서 그래핀의 식각 깊이를 용이하게 선택적으로 제어할 수 있다. 예를 들어, 본원의 그래핀의 원자층 식각 방법을 1 회 수행함으로써 그래핀 박막의 단수 층을 식각할 수 있으며, 상기 본원의 그래핀의 원자층 식각 방법을 2 회 이상 수행함으로써 그래핀 박막의 복수 층을 선택적으로 의도한 바에 따라 조절하며 식각할 수 있으나, 이에 본원이 제한되는 것은 아니다.
또한, 본원의 그래핀의 원자층 식각 방법은 그 공정이 복잡하지 않으며 용이하고 경제적으로 상용화 가능하다는 이점이 있다. 본원의 그래핀의 원자층 식각 방법은 여러 단계들을 추가 포함할 수 있으나, 기본적으로는 그래핀 표면에 반응성 라디칼을 흡착시키는 것, 및 상기 반응성 라디칼이 흡착된 그래핀에 에너지원을 조사하는 것을 통해 용이하고 경제적으로 수행될 수 있다.
또한, 본원의 그래핀의 원자층 식각 방법에 포함되는 그래핀 표면에 반응성 라디칼을 흡착시키는 공정은, 특히 플라즈마에 의해 생성된 반응성 라디칼을 흡착시킴으로써 그래핀의 식각 수행을 위한 반응 챔버 내의 손상을 최소화하는 등의 이로운 효과를 달성할 수 있다. 예를 들어, 반응성 라디칼을 포함하는 중성빔을 이용하여 반응성 라디칼을 그래핀 표면에 흡착시키는 경우에는 식각 챔버 내의 반사판에 의해 탄소 및 금속에 의한 오염을 피하기 다소 어려울 수 있으나, 본원에 따라 플라즈마에 의해 생성된 반응성 라디칼을 그래핀 표면에 흡착시켜 그래핀의 원자층 식각 방법을 수행할 경우 위 오염 발생 등의 문제점을 용이하게 해소할 수 있다는 이점이 있다.
도 1a 내지 도 1d는, 본원의 일 구현예에 따른 그래핀의 원자층 식각 공정을 순차적으로 나타낸 개략도이다.
도 2a 및 도 2b는, 본원의 일 실시예에 따라 그래핀의 원자층 식각 공정을 수행하면서 기록한 XPS 스펙트럼이다.
도 3a는, 본원의 일 실시예에 있어서 UV 스펙트라를 이용하여 그래핀의 원자층 식각 공정의 수행 횟수에 따른 광투과도를 측정하여 나타낸 그래프이고, 도 3b는 그래핀의 원자층 식각 공정의 수행 횟수에 따른 라만 스펙트라를 나타낸 그래프이며, 도 3c는 그래핀의 원자층 식각 공정 수행 후 형성된 단수 층 및 이중 층 그래핀의 SEM 이미지이다.
도 4는, 본원의 일 실시예에 따라 그래핀의 원자층 식각 공정을 이용하여 그래핀 소자(device)를 제조하는 과정을 순차적으로 나타낸 모식도이다.
도 5a는, 상기 도 4의 공정에 따라 제조한 그래핀 소자에 있어서 그래핀의 원자층 식각에 따른 VD - ID 측정 결과를 나타낸 것이고 삽도는 상기 소자의 광학 이미지이며, 도 5b는 상기 그래핀 소자에 있어서 그래핀의 원자층 식각 전후의 VGS - ID를 비교한 것이고, 도 5c는 상기 그래핀 소자에 있어서 게이트 바이어스 변화에 따른 VD - ID를 측정한 결과를 나타낸 것이다.
이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 구현예 및 실시예를 상세히 설명한다.
그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예 및 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어지는 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어지는 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로서 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 또한, 본원 명세서 전체에서, "~하는 단계" 또는 "~의 단계"는 "~를 위한 단계"를 의미하지 않는다.
본원 명세서 전체에서, 용어 "원자층 식각 방법" 또는 "원자층 식각 공정", 또는 "Atomic Layer Etching Technique (ALET)"는, 본원의 제 1 측면 또는 본원의 구현예, 실시예 등에 따라 그래핀을 원자 단위로 조절하며 식각하는 것을 의미하는 것일 수 있으나, 이에 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본원의 구현예 및 실시예를 상세히 설명하나, 본원이 이에 제한되는 것은 아니다.
본원의 제 1 측면은, 그래핀 표면에 반응성 라디칼(reactive radical)을 흡착시키는 것; 및 상기 반응성 라디칼이 흡착된 그래핀에 에너지원을 조사하는 것을 포함하는, 그래핀의 원자층 식각 방법을 제공한다.
본원의 일 구현예에 따르면, 상기 그래핀의 원자층 식각 방법은 약 2 회 이상 반복 수행되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 그래핀의 원자층 식각 방법은 약 2 회 내지 약 5 회, 약 2 회 내지 약 8 회, 약 2 회 내지 약 15 회, 약 2 회 내지 약 30 회, 약 2 회 내지 약 60 회, 약 2 회 내지 약 100 회, 약 5 회 내지 약 8 회, 약 5 회 내지 약 15 회, 약 5 회 내지 약 30 회, 약 5 회 내지 약 60 회, 약 5 회 내지 약 100 회, 약 8 회 내지 약 15 회, 약 8 회 내지 약 30 회, 약 8 회 내지 약 60 회, 약 8 회 내지 약 100 회, 약 15 회 내지 약 30 회, 약 15 회 내지 약 60 회, 약 15 회 내지 약 100 회, 약 30 회 내지 약 60 회, 약 30 회 내지 약 100 회, 약 60 회 내지 약 100 회, 또는 약 100 회 이상 반복 수행되는 것은 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 그래핀은 중첩된 복수 층의 그래핀 박막을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 그래핀은 약 2 층 내지 약 5 층, 약 2 층 내지 약 8 층, 약 2 층 내지 약 15 층, 약 2 층 내지 약 30 층, 약 2 층 내지 약 60 층, 약 2 층 내지 약 100 층, 약 5 층 내지 약 8 층, 약 5 층 내지 약 15 층, 약 5 층 내지 약 30 층, 약 5 층 내지 약 60 층, 약 5 층 내지 약 100 층, 약 8 층 내지 약 15 층, 약 8 층 내지 약 30 층, 약 8 층 내지 약 60 층, 약 8 층 내지 약 100 층, 약 15 층 내지 약 30 층, 약 15 층 내지 약 60 층, 약 15 층 내지 약 100 층, 약 30 층 내지 약 60 층, 약 30 층 내지 약 100 층, 약 60 층 내지 약 100 층, 또는 약 100 층 이상의 그래핀 박막이 중첩된 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 그래핀의 원자층 식각 방법을 약 1 회 수행함으로써 상기 그래핀에 포함된 그래핀 박막의 단수 층을 식각하는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 그래핀의 원자층 식각 방법을 약 1 회 수행함으로써 상기 그래핀에 포함된 그래핀 박막의 약 1 개의 층을 식각할 수 있고, 상기 그래핀의 원자층 식각 방법을 약 2 회 수행함으로써 상기 그래핀에 포함된 그래핀 박막의 약 2 개의 층을 식각할 수 있으나, 본원이 이에 제한되는 것은 아니다. 예를 들어, 상기 그래핀의 구조에는 상기 그래핀 박막이 평면으로 층층이 중첩된 것 이외에도 계단식으로 중첩된 것이 포함될 수 있고, 상기 계단식으로 중첩된 경우에는 상기 그래핀의 원자층 식각 방법을 약 1 회 수행함으로써 최상층의 그래핀 박막 약 1 개 층만이 식각되는 것이 아니라, 일부 노출되어 있는 하부 그래핀 박막들도 함께 식각되는 것일 수 있으나, 이에 제한되는 것은 아니다. 이와 같은 경우들을 모두 포함하기 위하여, 본원의 일 구현예에서는 상기 그래핀의 원자층 식각 방법을 약 1 회 수행함으로써 상기 그래핀에 포함된 그래핀 박막의 "단수 층"이 식각된다고 표현하였으나, 본원이 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 반응성 라디칼은 플라즈마에 의해 생성되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 플라즈마에 의해 생성된 반응성 라디칼을 흡착시킴으로써 그래핀의 원자층 식각 공정을 수행하는 경우, 식각 수행을 위한 반응 챔버 내의 손상을 최소화하는 등의 이로운 효과를 달성할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 반응성 라디칼을 포함하는 중성빔을 이용하여 반응성 라디칼을 그래핀 표면에 흡착시키는 경우에는 식각 챔버 내의 반사판에 의해 탄소 및 금속에 의한 오염을 피하기 다소 어려울 수 있는데, 본원의 일 구현예에 따라 플라즈마에 의해 생성된 반응성 라디칼을 그래핀 표면에 흡착시켜 그래핀의 원자층 식각 공정을 수행하는 경우에는 위 오염 발생 등의 문제점을 용이하게 해소할 수 있다는 이점이 있으나, 본원이 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 플라즈마는, O 계열 가스 플라즈마, F 계열 가스 플라즈마, H 계열 가스 플라즈마, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 플라즈마는 탄소와 결합 가능한 플라즈마 계열일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 O 계열 가스 플라즈마는 산소 계열의 가스를 주입하여 얻는 플라즈마를 통칭하는 것일 수 있으며, 예를 들어 플라즈마 발생 장치 내에 CO2, O2, 또는 NO2 가스를 주입하여 얻어지는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 F 계열 가스 플라즈마는 불소 계열의 가스를 주입하여 얻는 플라즈마를 통칭하는 것일 수 있으며, 예를 들어 플라즈마 발생 장치 내에 C4F8, CF4, 또는 CHF3 가스를 주입하여 얻어지는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 H 계열 가스 플라즈마는 수소 계열의 가스를 주입하여 얻는 플라즈마를 통칭하는 것일 수 있으며, 예를 들어 플라즈마 발생 장치 내에 NH3, H2, 또는 SiH4 가스를 주입하여 얻어지는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 반응성 라디칼은 O 라디칼, F 라디칼, H 라디칼, O2 라디칼, OH 라디칼, N 라디칼, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 반응성 라디칼이 O 라디칼, F 라디칼, 또는 H 라디칼인 경우에는 상기 라디칼의 강한 결합력으로 인하여 상기 그래핀의 원자층 식각이 보다 효율적으로 진행될 수 있으나, 본원이 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 그래핀의 원자층 식각 방법은 상기 반응성 라디칼을 흡착시키는 것 이후에 잔여 반응성 라디칼을 제거하는 것을 추가 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 에너지원은 중성빔, 이온빔, 열에너지, 플라즈마, 레이저, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 중성빔은 비반응성 기체를 함유하는 중성빔을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 중성빔은, He, Ar, N2, Ne, Xe, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 기체를 함유하는 중성빔을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 그래핀의 원자층 식각 방법은 상기 에너지원을 조사하는 것 이후에 상기 에너지원을 조사함으로써 발생된 식각 부산물을 제거하는 것을 추가 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 그래핀의 원자층 식각 방법은 상기 식각 부산물을 제거하는 것 이후에 상기 그래핀을 열처리하는 것을 추가 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 여기에서, 상기 열처리는 상기 에너지원으로서의 열에너지와는 상이한 것으로서, 수행 목적에 차이가 있는 바, 이에 대해서는 본원의 실시예 등에서 후술하였다.
본원의 일 구현예에 따르면, 상기 열처리는 어닐링 공정에 의해 수행되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따른 그래핀의 원자층 식각 방법은 도 1a 내지 도 1d의 개략도와 같이 수행될 수 있다. 이하에서는, 도 1a 내지 도 1d를 참조하여, 본원의 일 구현예에 따른 그래핀의 원자층 식각 방법에 대하여 구체적으로 설명하였으나, 본원이 이에 제한되는 것은 아니다.
먼저, 도 1a는 그래핀 표면에 반응성 라디칼을 흡착시키는 공정의 개략도이다. 도 1a에서, 도면 하부의 육각고리 패턴이 반복되는 층상 구조물은 그래핀 박막이 복수층으로 중첩되어 형성된 그래핀에 해당하고, 도면 상부에 흩어진 원형의 입자들은 반응성 라디칼에 해당하나, 그 모양이나 분포도가 도 1a의 개략도에 제한되는 것은 아니다.
상기 그래핀은 당업계에 공지된 방법을 이용하여 제조할 수 있으며, 특별한 방법에 의하여 제조된 그래핀에 제한되는 것은 아니다. 예를 들어, 상기 그래핀의 제조 방법으로는 화학기상증착법, 코팅 방법, 열처리 방법, 플라즈마 소스를 이용한 증착 방법, 또는 박리(exfoliation) 방법을 이용할 수 있으나, 이에 제한되는 것은 아니며, 당업계에 공지된 그래핀 제조 방법을 이용하여 제조된 그래핀을 특별히 제한 없이 사용할 수 있다. 예를 들어, 상기 그래핀은 금속 촉매층 상에서 화학기상증착법을 수행함으로써 그래핀을 성장시켜 형성된 것일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 금속 촉매층은 상기 그래핀의 성장을 용이하게 하는 촉매 역할을 하는 것으로서, 재료, 두께, 및 형태에 특별한 제한 없이 사용될 수 있다. 예를 들어, 상기 금속 촉매층은 Ni, Co, Fe, Pt, Au, Al, Cr, Cu, Mg, Mn, Mo, Rh, Si, Ta, Ti, W, U, V, Zr, 황동(brass), 청동(bronze), 백동, 스테인레스 스틸(stainless steel), 및 Ge으로 이루어지는 군으로부터 선택되는 하나 이상의 금속 또는 합금을 포함할 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 화학기상증착법은 고온 화학기상증착법 (Rapid Thermal Chemical Vapour Deposition, RTCVD), 유도결합 플라즈마 화학기상증착법 (Inductively Coupled Plasma-Chemical Vapor Deposition, ICP-CVD), 저압 화학기상증착법 (Low Pressure Chemical Vapor Deposition, LPCVD), 상압 화학기상증착법 (Atmospheric Pressure Chemical Vapor Deposition, APCVD), 금속 유기화학기상증착법 (Metal Organic Chemical Vapor Deposition, MOCVD), 및 플라즈마 화학기상증착법 (Plasma-enhanced chemical vapor deposition, PECVD)을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 그래핀을 성장시키는 공정은 상압, 저압, 또는 진공 조건 하에서 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상압 조건 하에서 상기 공정을 수행하는 경우 헬륨(He) 등을 캐리어 가스로 사용함으로써 고온에서 무거운 아르곤(Ar)과의 충돌에 의해 야기될 수 있는 그래핀의 손상(damage)을 최소화할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상압 조건 하에서 상기 공정을 수행하는 경우, 저비용으로 간단한 공정에 의하여 대면적의 그래핀을 제조할 수 있다는 이점이 있을 수 있으나, 이에 제한되는 것은 아니다. 또한, 저압 또는 진공 조건 하에서 상기 공정을 수행하는 경우, 수소(H2)를 분위기 가스로 사용하며 승온 처리하면 산화된 금속 촉매층 표면이 환원되면서 고품질의 그래핀을 성장시킬 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 반응성 라디칼은 O 라디칼, F 라디칼, H 라디칼, O2 라디칼, OH 라디칼, N 라디칼, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 반응성 라디칼은 플라즈마에 의해 생성되는 것일 수 있으며, 예를 들어, 상기 플라즈마는 플라즈마 발생 장치 내에 O2, N2O, NO2, CO2, 및 이들의 조합들로 이루어지는 군에서 선택되는 기체를 주입하고, H2, D2, H2O 및 이들의 조합들로 이루어지는 군에서 선택되는 기체를 추가적으로 주입함으로써 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 O2, N2O, NO2, CO2, 및 이들의 조합들로 이루어지는 군에서 선택되는 기체의 유량은 약 5 sccm 내지 약 5,000 sccm일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 H2, D2, H2O, 및 이들의 조합들로 이루어지는 군에서 선택되는 기체의 유량은 약 10 sccm 내지 약 10,000 sccm일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 파워, 공정 압력, 가스 유량 등의 상기 플라즈마 발생을 위한 공정의 조건은, 챔버의 크기에 따라 당업자가 적의 조절할 수 있는 것이며, 특별히 제한되는 것은 아니다. 예를 들어, 다양한 주파수를 가지는 플라즈마 또는 펄스 플라즈마를 이용할 수 있으나, 이에 제한되는 것은 아니다. 또한, 예를 들어, 상기 플라즈마의 공정은 1e-10 Torr(고진공) 내지 1e-3 Torr(저진공)에서 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 약 1 kHz 내지 약 10 GHz의 주파수 범위를 가지는 약 0.5 kW 내지 약 10 kW의 RF 파워, 약 1 W 내지 약 5,000 W의 바이어스 파워, 및 약 0.1 mtorr 내지 약 500 mtorr의 챔버 압력의 조건 하에서 상기 플라즈마 발생을 위한 공정이 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 플라즈마 공정에서 약 1 kHz 이하의 주파수 범위를 이용할 경우에는 주파수가 너무 작아서 플라즈마가 불안정해질 수 있고, 약 10 GHz 이상의 주파수 범위를 이용할 경우에는 에너지 전달 효율이 낮아질 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 플라즈마 발생을 위한 공정에서의 RF 파워는 그래핀 사이즈에 비례하여 결정되는 것으로서, 예를 들어 약 300 mm 사이즈의 그래핀의 경우에는 약 0.5 kW 미만의 RF 파워를 사용하는 것은 현실적으로 힘들 수 있고, 약 10 kW 초과의 RF 파워를 사용하면 너무 빠른 산화율로 인해 조절이 어려울 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 플라즈마 공정에서 바이어스 파워를 약 5,000 W 이상을 가할 경우, 그래핀에 부가되는 어택(attack)이 지나치게 커질 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 도 1a와 같이 상기 그래핀 표면에 상기 반응성 라디칼을 흡착시킴으로써 상기 그래핀 표면의 탄소 원자에 상기 반응성 라디칼이 결합될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 도 1a와 같이 상기 그래핀 표면에 상기 반응성 라디칼을 흡착시킴으로써 상기 그래핀 표면의 탄소 원자 사이의 결합이 sp2 결합에서 sp3 결합으로 변환되는 것일 수 있으나, 이에 제한되는 것은 아니다. 이와 같이, 상기 그래핀 표면의 탄소 원자 사이의 결합이 sp2 결합에서 sp3 결합으로 변환되는 경우, 휘발도가 높은 물질의 흡착에 의하여 상기 결합이 변환된 그래핀 표면의 그래핀 박막만을 선택적으로 제거하는 것이 용이할 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 반응성 라디칼로서 산소(O) 라디칼을 사용하는 경우, 산소 라디칼을 주입하기 전의 그래핀 표면은 sp2 결합으로 이루어져 있으며 C-O 결합은 거의 존재하지 않는데, 상기 그래핀 표면에 상기 산소 라디칼을 주입하면 표면에서 탄소 원자와 산소 원자와 흡착이 진행되면서 그래핀 표면에 sp3 결합과 C-O 결합이 생성될 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 도 1b는 상기 도 1a의 공정을 수행한 이후에 그래핀에 흡착되지 않은 잔여 반응성 라디칼을 제거한 공정의 개략도이다. 도 1b를 참조하면, 도 1a와 달리 도면의 상부에 흩어진 반응성 라디칼은 제거된 상태이며, 대신 도면 하부의 그래핀 표면에는 반응성 라디칼이 흡착된 것을 확인할 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 그래핀에 화학적으로 흡착되지 않은 상기 잔여 반응성 라디칼을 제거하기 위하여, 질소 가스 등의 불활성 가스를 반응 챔버의 주입구를 통해 공급하여 상기 잔여 반응성 라디칼을 퍼지(purge)하는 방법을 이용할 수 있으나, 본원이 이에 제한되는 것은 아니다. 구체적으로, 상기 반응성 라디칼이 흡착된 그래핀은 표면에 C-O 결합을 포함할 수 있는데, 이에 질소 가스를 약 30 초 동안 공급하여 퍼지함으로써 상기 그래핀에 잔존하는 반응성 라디칼을 포함하는 부산물을 제거할 수 있으며, 퍼지된 상기 부산물은 배출구를 이용하여 배출될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 이와 같은 퍼지하는 방법 이외에도 펌핑(pumping) 공정을 이용하여 상기 잔여 반응성 라디칼 등의 부산물을 제거할 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 도 1c는 상기 도 1b의 공정을 수행한 이후에 상기 반응성 라디칼이 흡착된 그래핀에 에너지원을 조사하는 공정의 개략도이다. 상기 도 1c를 참조하면, 회색 면으로 표시된 에너지원을 상기 반응성 라디칼이 흡착된 그래핀에 조사함으로써 상기 반응성 라디칼이 흡착된 표면의 그래핀 박막과 그 하부의 다른 그래핀 박막 사이의 결합, 또는 그 하부의 기재와의 결합을 약화시켜 상기 반응성 라디칼이 흡착된 표면의 그래핀 박막의 분리 식각을 촉진하는 것일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 반응성 라디칼이 흡착된 그래핀에 에너지원을 조사함으로써 상기 그래핀 표면에 형성된 sp3 결합 또는 상기 반응성 라디칼이 결합된 상기 그래핀 표면의 탄소 원자가 그 하부의 다른 그래핀 박막 또는 그 하부의 기재로부터 분리되어 단수 층의 그래핀이 식각되는 것일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 에너지원을 조사하는 공정은 다양한 종류의 에너지원 발생 장치를 사용함으로써 수행될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 약 0 eV 초과 내지 약 40 eV의 에너지를 가할 수 있는 다양한 종류의 에너지원 발생 장치를 이용하여 상기 에너지원이 조사될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 반응성 라디칼이 흡착된 그래핀에 조사되는 에너지원의 에너지는, 약 0 eV 초과 내지 약 10 eV, 약 0 eV 초과 내지 약 20 eV, 약 0 eV 초과 내지 약 30 eV, 약 0 eV 초과 내지 약 40 eV, 약 10 eV 내지 약 20 eV, 약 10 eV 내지 약 30 eV, 약 10 eV 내지 약 40 eV, 약 20 eV 내지 약 30 eV, 약 20 eV 내지 약 40 eV, 또는 약 30 eV 내지 약 40 eV일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 에너지원은 중성빔, 이온빔, 열에너지, 플라즈마, 레이저, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 중성빔은 비반응성 기체를 함유하는 중성빔을 포함하는 것일 수 있으며, 상기 비반응성 기체를 함유하는 중성빔을 이용하는 경우 식각 챔버 내의 반사판에 의해 탄소 및 금속에 의한 오염이 야기되는 것을 방지하는 이로운 효과를 달성할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 중성빔은, He, Ar, N2, Ne, Xe, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 기체를 함유하는 중성빔을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
마지막으로, 도 1d는 상기 도 1c의 공정을 수행한 이후에 상기 에너지원을 조사함으로써 발생된 식각 부산물을 제거한 공정의 개략도이다. 상기 도 1d를 참조하면, 도 1c와는 달리 도면 상부의 식각 부산물이 제거되었음을 확인할 수 있으며, 도 1a과 비교할 때 도면 하부에 도시된 그래핀의 표면에 위치한 그래핀 박막이 단수 층 제거되었음을 확인할 수 있다.
예를 들어, 도 1d와 같이 상기 식각 부산물을 제거하기 위하여 질소 가스 등의 불활성 가스를 반응 챔버의 주입구를 통해 공급하여 퍼지(purge)하는 방법을 이용할 수 있으나, 본원이 이에 제한되는 것은 아니다. 구체적으로, 질소 가스를 약 30 초 동안 공급하여 퍼지함으로써 상기 식각 부산물을 제거할 수 있으며, 퍼지된 상기 식각 부산물은 배출구를 이용하여 배출될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 이와 같은 퍼지하는 방법 이외에도 펌핑(pumping) 공정을 이용하여 상기 식각 부산물을 제거할 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 1a 내지 1d로서 도시한 본원의 일 구현예에 따른 그래핀의 원자층 식각 방법은, 그 공정을 1 회 수행함으로써 상기 그래핀에 포함된 그래핀 박막의 단수 층이 식각되는 것일 수 있다. 예를 들어, 상기 1a 내지 1d로서 도시한 원자층 식각 방법에 포함되는 일련의 공정을 복수 회 반복 수행함으로써, 원하는 두께의 그래핀이 형성되도록 할 수 있으나, 본원이 이에 제한되는 것은 아니다.
예를 들어, 상기 그래핀의 원자층 식각 방법은 상기 1d의 공정으로 마무리되지 않고, 상기 1d의 공정 이후에 상기 그래핀을 열처리하는 공정을 추가 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 열처리는 어닐링 공정에 의해 수행되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 어닐링은 특별한 방법에 제한되는 것은 아니며, 당업계에 공지된 어닐링 방법을 당업자가 적의 선택하여 수행할 수 있다. 예를 들어, 상기 어닐링은 Ar, O2, N2, O3, N2O, H2O2, H2O, 및 이들의 조합으로 이루어지는 군에서 선택되는 것을 포함하는 기체 분위기 하에서 약 400℃ 내지 약 1,000℃의 공정 온도에서 약 4 분 내지 약 30 분 동안 열처리함으로써 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다. 또는, 상기 어닐링은 Ar, O2, N2, O3, N2O, H2O2, H2O, 및 이들의 조합으로 이루어지는 군에서 선택되는 것을 포함하는 기체 분위기 하에서 약 600℃ 내지 약 1,200℃의 온도에서 약 1 초 내지 약 10 초 동안 급속 열처리(rapid thermal processing, RTP)함으로써 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 급속 열처리는 산화 퀄리티를 향상시키기 위한 목적으로 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 도 1c의 에너지원의 조사 공정에서 높은 에너지를 가진 에너지원이 그래핀 표면뿐만 아니라 하부의 그래핀에도 일부 물리적 손상을 가할 수 있으며, 이와 같은 물리적 손상은 하부의 그래핀 박막의 탄소 원자 사이의 결합을 sp2 결합에서 sp3 결합으로 변화시킬 수 있는데, 상기 어닐링을 추가 수행함으로써 상기 하부의 그래핀 박막에서 일어난 물리적 손상을 다소 보완할 수 있다. 예를 들어, 도 1c의 에너지원의 조사 공정에 의하여 하부의 그래핀 박막에 일부 물리적 손상이 가해지면 탄소 원자 사이의 sp2 결합이 sp3 결합으로 변화하면서 D 피크가 증가하는데, 이에 어닐링 등 열처리하는 공정을 추가 수행하게 되면 열처리에 의한 탄소 원자들의 재결정화(re-crystalization)가 진행되면서 sp3 결합은 감소하고 sp2 결합은 증가되어 2D 피크가 증가할 수 있다. 즉, 도 1d 이후에 추가적으로 수행되는 어닐링 공정 등의 열처리는, 도 1c의 에너지원의 조사 공정에서 야기되는 의도치 않은 하부의 그래핀의 물리적 손상을 완화 또는 보완하기 위한 것일 수 있으나, 이에 제한되는 것은 아니다.
이하, 실시예와 도면을 참조하여 보다 구체적으로 본원을 설명하였으나, 본원이 이러한 실시예와 도면에 제한되는 것은 아니다.
[ 실시예 ]
1. 그래핀의 원자층 식각 공정 수행 및 분석 방법
본 실시예에서는 그래핀 표면에 흡착시킬 반응성 라디칼로서 O2 라디칼을 형성하기 위하여, ICP 플라즈마 소스에 300 W의 RF power (13.56 Mhz)를 인가하였다. 또한 상기 O2 라디칼은 펌핑 흐름(pumping flow)에 의해 샘플 표면에 도달하도록 설계하였다.
한편, 상기 반응성 라디칼이 흡착된 그래핀에 조사할 에너지원으로서 Ar 중성빔을 형성하기 위하여, ICP 플라즈마 소스에 RF 파워 (13.56 Mhz)를 사용하여 300 W를 인가하였다. 여기에서, 상기 Ar 중성빔은 낮은 각도 전진 반사된 중성자(low angle forward reflected neutral, LAFRN) 빔 기술을 이용하여 형성되었다. 상기 LAFRN 빔 기술은, ICP-타입으로 플라즈마를 형성한 후, 삼중 그리드 시스템(three grid system)과 반사체(reflector)를 이용하여 Ar 중성빔을 추출하는 방법이다.
상기 Ar 중성빔의 에너지를 조절하기 위해서는 제 1 내지 제 3 그리드를 포함하는 삼중 그리드 시스템을 이용하였다. 여기에서, 상기 제 1 그리드는 Ar+ 이온 빔의 에너지를 조절하는 가속 그리드로서 30 V를 인가하였고, 상기 제 2 그리드는 플럭스(flux)를 조절하는 추출(extractor) 그리드로서 -150 V를 인가하였으며, 상기 제 3 그리드는 그라운딩(grounding) 하였다.
한편, 본 실시예에서 그래핀의 원자층 식각 방법을 적용하기 위한 그래핀으로는 CVD 방법을 이용하여 제조한 그래핀을 이용하였으며, 상기 그래핀을 제조하기 위한 CVD 공정은 참고문헌 Keun Soo Kim et.al "Large-scale pattern growth of graphene films for stretchable transparent electrodes", Nature, 457, 07719 (2009)의 기재를 참조하여 수행하였다.
한편, 그래핀의 원자층 식각 공정(ALET = Atomic Layer Etching)의 구체적인 실험 조건은 하기 표 1 내지 표 3에 기재된 바와 같았다. 구체적으로, 하기 표 1은 O2 플라즈마의 조건에 관한 것이고, 하기 표 2는 Ar 플라즈마의 조건에 관한 것이며, 하기 표 3은 어닐링 조건에 관한 것이다:
기본 압력 3.0 x 10-7 Torr
작동 압력 8.9 x 10-5 Torr
유도 전력 300 Watts
1st 그리드 전압 No Bias
2nd 그리드 전압 No Bias
O2 가스 유량 20 sccm
O2 라디칼 노출 시간 5 min
기본 압력 3.0 x 10-7 Torr
작동 압력 8.9 x 10-5 Torr
유도 전력 300 Watts
1st 그리드 전압 30 V
2nd 그리드 전압 -150 V
Ar 가스 유량 30 sccm
Ar 중성 빔 조사 시간 1 min
H2:He 가스 혼합 비율 42 : 1
작동 압력 130 mTorr
온도 1000℃
시간 30 min
한편, 본 실시예에서는 그래핀의 원자층 식각 공정을 수행한 후의 그래핀의 특성을 확인하기 위하여, 마이크로 라만 분광기(Micro Raman Spectrometer, Renishaw-Invia Basic), 및 UV-분광기(UV-Spectrometer, Shimadzu UV-3600)를 이용하였다. 또한, 그래핀 표면의 탄소 결합 변화를 관찰하기 위하여 각분해 광전자 분광기(angular resolved x-ray photoelectron spectroscopy, ARXPS, Thermo VG, MultiLab 2000, Mg Kα 소스)를 이용하였다. 또한, 본 실시예에 따라 CVD 방법으로 삼중층 그래핀을 제조한 뒤 이를 본 실시예의 그래핀의 원자층 식각 공정에 따라 식각함으로써 그래핀 소자를 제조하였으며, 상기 그래핀 소자의 특성은 Keithley 4200 Unit을 이용하여 확인하였다.
2. 그래핀의 원자층 식각 공정 수행 결과 분석
본원의 도 1 은 본 실시예에 따른 그래핀의 원자층 식각 방법(ALET)의 4 단계를 도식화한 도면으로서, 구체적으로 상기 4 단계는 다음과 같이 수행되었다: (도 1a) 그래핀 표면에 산소 라디칼을 5 분 동안 흡착시킴으로써 그래핀 표면의 탄소 사이 결합을 sp2 결합에서 sp3 결합으로 변화시킴, (도 1b) 30 초 동안 잔여 산소 라디칼을 배출시킴, (도 1c) 에너지원으로서 Ar 중성빔을 60 초 동안 조사하여 표면의 C-O 결합 및 sp3 결합을 탈착시킴, (도 1d) 식각 부산물인 C-O 결합 등을 30 초 동안 배출시킴.
구체적으로, 도 1a는 그래핀 표면의 sp2 결합을 산소 라디칼을 이용하여 표면을 sp3 결합으로 변화시키는 공정의 개략도이다. 일반적으로 그래핀 표면은 매우 안정화된 구조를 갖고 있기 때문에, 일반적인 O2 가스를 10 분 동안 주입하여도 상기 그래핀 표면에 화학적 흡착(chemisorption)이 일어나지 않는다. 반면, 반응성이 높은 산소 라디칼은 5 분 정도만 조사하여 그래핀 표면에 흡착이 일어나, 상기 그래핀 표면의 탄소 결합 변화가 유도되었다. 이와 같이 산소 라디칼이 그래핀 표면에 흡착될 경우, 그래핀 표면의 탄소 사이 결합이 sp2의 결합에서 sp3 결합으로 변화되는데, sp3 결합력은 sp2에 비해 약하기 때문에 이후 공정에서 에너지원으로서 Ar 중성빔이 조사될 경우 sp2가 끊어지기 보다는 sp3의 결합이 쉽게 끊어져, sp3 결합이 형성된 그래핀의 표면 층만이 선택적으로 제거된다.
이와 관련하여, 도 2a 는 이중층 그래핀(bilayer grapehene)을 이용하여 그래핀의 원자층 식각 공정을 수행할 때, 상기 산소 라디칼이 흡착된 그래핀 표면의 sp2 결합이 sp3 결합으로 변화하는 것을 XPS를 통해 관찰한 것이다. 상기 산소 라디칼을 주입하기 전의 그래핀 표면은 83% 이상이 sp2 결합(284.6 eV)을 이루고, C-O 결합은 0%에 가까운 값으로서 거의 존재하지 않는다. 그러나, 상기 그래핀 표면에 산소 라디칼을 주입하면 상기 그래핀 표면에서 탄소 원자와 산소 원자의 흡착이 진행되면서, 상기 그래핀 표면에 sp3 결합 (286.7 eV) 42.87 %와 C-O 결합 (288.0 eV) 11.68 %가 형성되는 것으로 확인되었다.
한편, 도 1c는 에너지원으로서 Ar 중성빔으로 조사하여, 그래핀 표면에 형성되어 있는 sp3 결합된 탄소 원자를 탈착시키는 공정을 나타낸 개략도이다. 이와 관련하여, 도 2b에서 상기 Ar 중성빔 조사에 의한 탈착 공정 후 C-O 결합이 11.68%에서 0%로 변하면서 모두 제거됨을 확인하였다.
한편, 도 3a는, 본원의 일 실시예에 있어서 UV 스펙트라를 이용하여 그래핀의 원자층 식각 공정의 수행 횟수에 따른 광투과도를 측정하여 나타낸 그래프이고, 도 3b는 그래핀의 원자층 식각 공정의 수행 횟수에 따른 라만 스펙트라를 나타낸 그래프이며, 도 3c는 그래핀의 원자층 식각 공정 수행 후 형성된 단수 층 및 이중 층 그래핀의 SEM 이미지이다.
도 3a의 광투과도와 관련하여, CVD 방법으로 그래핀을 적층하는 경우 하나의 그래핀 박막이 적층될 때마다 약 2.3% 가량 광투과도가 감소한다는 것이 알려져 있다. 이에, 본 실시예에서는 광투과도를 이용하여 그래핀의 원자층 식각 여부를 확인하였으며, 이를 위해 쿼츠 기판 상에 이중층 그래핀을 형성하여 이를 원자층 식각하면서 광투과도 변화를 측정하였다. 그 결과, 원자층 식각을 수행하기 전의 이중층 그래핀은 94.7% 의 광투과도를 나타내었고, 그래핀의 원자층 식각 공정을 1 회 수행한 경우에는 광투과도가 약 2.3% 가량 증가되어 97% 정도로 나타났으며, 상기 그래핀의 원자층 식각 공정을 1회 추가수행한 경우에는 광투과도가 2.4% 가량 추가적으로 증가되어 99.4% 정도로 나타났다. 이와 같은 도 3a의 광투과도 변화는 본 실시예에 따라 그래핀의 원자층 식각이 성공적으로 수행되었음을 보여주었다.
한편, 도 3b의 라만 스펙트라와 관련하여, 일반적으로 박리 그래핀의 경우에는 G/2D ration이 1 정도로 나타나지만, CVD 방법을 이용하여 정상시키고 이를 전사함으로써 형성한 이중층 그래핀은 AB 적층(stacking)dl 맞지 않기 때문에 라만 스펙트라가 단층 그래핀처럼 나타나는 것으로 알려져 있다. 도 3b에 나타낸 바와 같이, 그래핀에 원자층 식각 공정을 수행한 경우에는 D 피크가 형성되고 2D 피크는 제거됨을 확인할 수 있었는데, 이는 Ar 중성빔에 포함되어 있는 적은 양의 고 에너지를 가진 Ar 중성입자 때문이다. 즉, Ar 중성빔과 같은 에너지원이 하부의 그래핀 박막에도 물리적 손상을 입혀 상기 하부의 그래핀 박막에서도 탄소 사이의 결합이 sp2 결합에서 sp3 결합으로 변화하게 되면서 D 피크가 증가되었다. 다만, 추가적인 열처리 공정으로서 약 1000℃ 에서 약 30 분 동안 어닐링 공정을 진행한 경우, 상기 하부의 그래핀 박막에서 열에너지를 통한 탄소 원자들의 재결정화(re-crystalization)가 진행되면서 다시 2D 피크가 회복됨을 확인할 수 있었다. 다만, 형성된 D 피크가 완전히 제거되지는 않았는데, 이는 부분적으로 상기 재결정화가 진행되면서 완벽한 그래핀 표면 구조를 형성하지는 못하기 때문인 것으로 추적되었다. 한편, 도 2a의 XPS 결과에서도, 어닐링 공정 등 추가적인 열처리 공정을 함으로써 sp3 결합은 감소하고 sp2 결합은 증가한다는 것이 확인되었다.
한편, 도 3c는 이중층 그래핀에 패턴을 제작하고 이를 식각하여 단층과 이중층을 형성한 경우의 SEM 이미지로서, 이중층 그래핀 위에 패턴을 형성하고 1 회의 원자층 식각 공정을 수행한 뒤 촬영한 SEM 이미지이다. 도 3c의 SEM 이미지를 통하여, 상기 단층과 이중층 그래핀이 식각이 진행되는 동안 그 형태를 유지하였음을 확인할 수 있었다. 또한, 종래 기술에 따라 O2 가스를 이용하여 식각한 경우에는 부분적으로만 식각이 진행되었는데, 본원에 따라 그래핀의 원자층 식각 공정을 수행한 뒤 SEM 이미지를 촬영한 것인 도 3c를 참조한 결과, 전면적에 걸쳐 그래핀의 원자층 식각이 진행된 것을 확인할 수 있었다. 상기 식각 공정은, 박리 그래핀이나 플라워(flower) 그래핀에서도 모두 유사하게 진행되었다.
한편, 도 4는, 본 실시예에 따라 그래핀의 원자층 식각 공정을 이용하여 그래핀 소자(device)를 제조하는 과정을 순차적으로 나타낸 모식도이다. 구체적으로, 도 4a와 같이 n+ Si 웨이퍼 상에 SiO2를 증착한 기재 위에 삼중층 그래핀을 형성하였고, 도 4b와 같이 Au 마스크 제작을 위하여 약 20 nm 두께의 Au을 증착하였으며, 도 4c와 같이 증착된 Au을 식각 마스크로서 이용하여 그래핀의 원자층 식각 공정을 3 회 반복적으로 수행함으로써 소스 전극, 드레인 전극, 및 두께가 2 μm 이고 길이가 10 μm 인 그래핀 채널을 형성하였다. 이어서, 도 4d와 같이 상기 그래핀 채널의 중첩 정도를 조절하기 위하여 식각 마스크로서 Au을 재증착하였으며, 그래핀의 원자층 식각 공정을 수행함으로써 상기 그래핀 채널을 도 4e와 같이 단층 그래핀으로 조절하거나 또는 도 4f와 같이 이중층 그래핀으로 조절하였다.
한편, 도 5a는, 상기 도 4의 공정에 따라 제조한 그래핀 소자에 있어서 그래핀의 원자층 식각에 따른 VD - ID 측정 결과를 나타낸 것이고 삽도는 상기 소자의 광학 이미지이며, 도 5b는 상기 그래핀 소자에 있어서 그래핀의 원자층 식각 전후의 VGS - ID를 비교한 것이고, 도 5c는 상기 그래핀 소자에 있어서 게이트 바이어스 변화에 따른 VD - ID를 측정한 결과를 나타낸 것이다. 상기 도 5a에서, 상기 그래핀의 원자층 식각 공정의 수행 횟수가 증가됨에 따라 ID가 감소하는 것을 확인할 수 있었으며, 이는 상기 공정의 수행 횟수가 증가됨에 따라 상기 그래핀 채널의 그래핀 박막이 한 층씩 감소되는 것을 반영하는 결과였다. 또한, 상기 도 5a의 삽도에서 소스 전극 및 드레인 전극 부분에는 삼중층 그래핀이 존재하는 반면, 상기 그래핀 채널 부분에는 식각 공정 수행 결과 단층의 그래핀이 존재함을 확인할 수 있었다. 또한, 상기 도 5b에서 좌측에 나타낸 원자층 식각 공정 수행 전의 삼중층 그래핀 소자의 VGS - ID와 우측에 나타낸 원자층 식각 공정을 2 회 수행한 후의 단층 그래핀 소자의 VGS - ID를 비교함으로써, 온-오프 비(On-Off ratio)를 확인할 수 있었다. 또한, 상기 도 5c에서 상기 그래핀 소자에 있어서 게이트 바이어스 변화에 따른 VD - ID를 측정한 결과 일반적인 그래핀 특성이 나타남을 확인할 수 있었으며, 이로부터 어닐링 공정을 수행함으로써 그래핀 표면 손상을 완화할 수 있음을 확인할 수 있었다.
본 실시예를 통하여, 본원의 그래핀의 원자층 식각 공정을 적용함으로써 제조한 그래핀 소자가 우수한 동작 특성을 보유함을 확인하였고, 본원의 그래핀의 원자층 식각 공정의 적절한 공정 조건 및 이에 따른 성공적인 식각 수행 결과를 확인할 수 있었으며, 에너지원 조사 과정에서 야기될 수 있는 불필요한 표면 손상은 어닐링 공정의 추가를 통하여 보완할 수 있음을 확인할 수 있었다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 구현예 및 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성요소들도 결합된 형태로 실시될 수도 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.

Claims (14)

  1. 그래핀 표면에 반응성 라디칼(reactive radical)을 흡착시키는 것; 및
    상기 반응성 라디칼이 흡착된 그래핀에 에너지원을 조사하는 것
    을 포함하는 그래핀의 원자층 식각 방법으로서,
    상기 반응성 라디칼은 플라즈마에 의해 생성되는 것을 포함하는 것이고,
    상기 에너지원은 중성빔, 이온빔, 레이저, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 것이며,
    상기 중성빔은 비반응성 기체를 함유하는 중성빔을 포함하는 것인,
    그래핀의 원자층 식각 방법.
  2. 제 1 항에 있어서,
    상기 그래핀의 원자층 식각 방법은 2 회 이상 반복 수행되는 것을 포함하는 것인, 그래핀의 원자층 식각 방법.
  3. 제 1 항에 있어서,
    상기 그래핀은 중첩된 복수 층의 그래핀 박막을 포함하는 것인, 그래핀의 원자층 식각 방법.
  4. 제 1 항에 있어서,
    상기 그래핀의 원자층 식각 방법을 1 회 수행함으로써 상기 그래핀에 포함된 그래핀 박막의 단수 층을 식각하는 것을 포함하는 것인, 그래핀의 원자층 식각 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 플라즈마는, O 계열 가스 플라즈마, F 계열 가스 플라즈마, H 계열 가스 플라즈마, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 것인, 그래핀의 원자층 식각 방법.
  7. 제 1 항에 있어서,
    상기 반응성 라디칼은 O 라디칼, F 라디칼, H 라디칼, O2 라디칼, OH 라디칼, N 라디칼, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 것인, 그래핀의 원자층 식각 방법.
  8. 제 1 항에 있어서,
    상기 반응성 라디칼을 흡착시키는 것 이후에 잔여 반응성 라디칼을 제거하는 것을 추가 포함하는, 그래핀의 원자층 식각 방법.
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 중성빔은, He, Ar, N2, Ne, Xe, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 기체를 함유하는 중성빔을 포함하는 것인, 그래핀의 원자층 식각 방법.
  12. 제 1 항에 있어서,
    상기 에너지원을 조사하는 것 이후에 상기 에너지원을 조사함으로써 발생된 식각 부산물을 제거하는 것을 추가 포함하는, 그래핀의 원자층 식각 방법.
  13. 제 12 항에 있어서,
    상기 식각 부산물을 제거하는 것 이후에 상기 그래핀을 열처리하는 것을 추가 포함하는 것인, 그래핀의 원자층 식각 방법.
  14. 제 13 항에 있어서,
    상기 열처리는 어닐링 공정에 의해 수행되는 것을 포함하는 것인, 그래핀의 원자층 식각 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170124087A (ko) * 2016-04-29 2017-11-09 램 리써치 코포레이션 Ale 및 선택적인 증착을 사용하여 기판들 에칭
US10332779B2 (en) 2015-11-09 2019-06-25 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor device

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9202945B2 (en) * 2011-12-23 2015-12-01 Nokia Technologies Oy Graphene-based MIM diode and associated methods
JP6268419B2 (ja) * 2013-04-03 2018-01-31 富士通株式会社 電子装置及びその製造方法
KR101439030B1 (ko) * 2013-05-31 2014-09-05 고려대학교 산학협력단 패턴 구조물의 형성 방법
US9362163B2 (en) * 2013-07-30 2016-06-07 Lam Research Corporation Methods and apparatuses for atomic layer cleaning of contacts and vias
US9960175B2 (en) * 2014-03-06 2018-05-01 The Regents Of The University Of Michigan Field effect transistor memory device
US9773683B2 (en) 2014-06-09 2017-09-26 American Air Liquide, Inc. Atomic layer or cyclic plasma etching chemistries and processes
JP6532066B2 (ja) * 2015-03-30 2019-06-19 東京エレクトロン株式会社 原子層をエッチングする方法
EP3206232A1 (en) * 2016-02-12 2017-08-16 Centre National de la Recherche Scientifique - CNRS - Method for obtaining a graphene-based fet, in particular a memory fet, equipped with an embedded dielectric element made by fluorination
CN105776198A (zh) * 2016-04-28 2016-07-20 江南大学 一种精确减薄并获得高质量少层或单层石墨烯的方法
CN106128947B (zh) * 2016-07-04 2019-01-29 山东赛帝格新材料有限责任公司 一种多层石墨烯的刻蚀方法
CN107706240A (zh) * 2016-08-09 2018-02-16 中芯国际集成电路制造(上海)有限公司 一种石墨烯FinFET器件及其制造方法、电子装置
US9934798B1 (en) 2016-09-28 2018-04-03 Seagate Technology Llc Lateral spin valve reader with vertically-integrated two-dimensional semiconducting channel
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
TWI722301B (zh) * 2017-07-18 2021-03-21 美商應用材料股份有限公司 在金屬材料表面上沉積阻擋層的方法
JP7012347B2 (ja) * 2017-11-01 2022-02-14 国立研究開発法人産業技術総合研究所 二次元層状材料の積層体
CN109224881B (zh) * 2018-11-22 2021-04-23 中国科学院重庆绿色智能技术研究院 亚纳米多孔石墨烯渗透膜及其制备方法和应用
JP7202230B2 (ja) 2019-03-20 2023-01-11 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
US11527659B2 (en) * 2020-10-14 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN113380697A (zh) * 2021-05-07 2021-09-10 北京大学 基于溴插层多层石墨烯或石墨薄膜的碳基器件和电路结构的制备方法
US11664195B1 (en) 2021-11-11 2023-05-30 Velvetch Llc DC plasma control for electron enhanced material processing
US11688588B1 (en) 2022-02-09 2023-06-27 Velvetch Llc Electron bias control signals for electron enhanced material processing
US11869747B1 (en) 2023-01-04 2024-01-09 Velvetch Llc Atomic layer etching by electron wavefront

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100130695A (ko) * 2009-06-04 2010-12-14 한양대학교 산학협력단 산소 플라즈마를 이용한 탄소 패턴 형성방법
US10167572B2 (en) * 2009-08-07 2019-01-01 Guardian Glass, LLC Large area deposition of graphene via hetero-epitaxial growth, and products including the same
US8426309B2 (en) * 2009-09-10 2013-04-23 Lockheed Martin Corporation Graphene nanoelectric device fabrication
KR101718961B1 (ko) 2010-11-05 2017-03-23 삼성전자주식회사 그래핀을 포함하는 반도체 소자 및 그 제조 방법
US8709953B2 (en) * 2011-10-27 2014-04-29 Applied Materials, Inc. Pulsed plasma with low wafer temperature for ultra thin layer etches

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Adv. Mater. Vol.22, 2010, pp.4014-4019 (2010.08.03.) *
Adv. Mater. Vol.22, 2010, pp.4014-4019 (2010.08.03.)*

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10332779B2 (en) 2015-11-09 2019-06-25 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor device
KR20170124087A (ko) * 2016-04-29 2017-11-09 램 리써치 코포레이션 Ale 및 선택적인 증착을 사용하여 기판들 에칭
KR102504770B1 (ko) 2016-04-29 2023-02-27 램 리써치 코포레이션 Ale 및 선택적인 증착을 사용하여 기판들 에칭

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