KR102134819B1 - 전자 소자 - Google Patents
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Abstract
전자 소자가 개시된다. 개시된 전자 소자는 반도체층과, 이 반도체층의 소정 영역에 직접적으로 컨택되게 2차원 물질을 포함하는 물질로 형성된 터널링층과, 터널링층 상에 형성되는 금속층을 포함한다.
Description
전자 소자에 관한 것으로, 보다 상세하게는 금속과 반도체가 만나는 부분의 접촉저항을 줄이도록 된 전자 소자에 관한 것이다.
금속(metal)과 실리콘과 같은 반도체를 붙이게 될 경우, 두 물질의 일함수 차이와 금속의 일함수가 실리콘 표면에서 고정(Fermi-level pinning)되는 현상 때문에 쇼트키 에너지 장벽(Schottky energy barrier)이 생기게 된다. 이 경우 금속, 실리콘의 접촉저항이 커져 동작전압이 높아지고 열에너지로 소모되기 때문에 사용이 어렵다. 따라서 일반적으로 사용되는 금속 산화막 반도체 전계 효과 트랜지스터(metal oxide silicon field effect transistor: MOSFET)에서는 이를 해결하기 위해 실리콘 쪽에 도핑 농도를 높여서 접합을 형성하고 금속을 붙이게 된다.
하지만, 이 경우 MOSFET 원리상 도핑농도가 낮은 기판과 p-n 접합 다이오드(junction diode) 형태를 이루어 접합 누설전류를 방지하기 위한 소자설계를 고려해야 한다. 또한 이 경우 소자의 크기가 작아지면 소스와 드레인의 도핑 부분이 서로 만나게 되어 채널이 제대로 형성되지 않는 단채널 효과가 발생하여 소자 특성저하의 원인이 된다.
금속과 반도체의 접촉저항을 줄이는 다른 방법으로는 계면에 얇은 산화물을 생성하여 피닝(pinning)을 막아주는 방법이 있다. 그러나 균일하게 얇은 산화물 박막을 만들기 어려우며, 박막의 두께가 어느 정도 두꺼워지게 되면 접촉 저항이 커지게 된다.
금속과 반도체가 만나는 부분의 접촉저항을 줄이도록 개선된 전자 소자 및 트랜지스터를 제공한다.
본 발명의 실시예에 따른 전자 소자는, 반도체층과; 상기 반도체층의 소정 영역에 직접적으로 컨택되게 2차원 물질을 포함하는 물질로 형성된 터널링층과; 상기 터널링층 상에 형성되는 금속층;을 포함한다.
상기 터널링층은 전자를 통과시키도록 된 2차원 물질로 형성될 수 있다.
상기 터널링층은, 2차원 층상 전이 금속 디칼코게나이드 나노시트로 이루어질 수 있다.
상기 터널링층은, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Tc, Re, Co, Rh, Ir, Ni, Pd, Pt 중 적어도 어느 하나와 S, Se, Te 중 적어도 어느 하나의 결합을 포함하는 판상 구조 물질을 적어도 한층 포함할 수 있다.
상기 터널링층은, h-BN을 포함하는 판상 구조 물질을 적어도 한층 포함할 수 있다.
상기 터널링층은 판상 구조 물질의 페르미 레벨을 변화시킬 수 있는 도펀트를 포함할 수 있다.
상기 반도체층은 전체적으로 도핑 농도가 일정하거나, 상기 소정 영역이 1019 cm-3 이하의 도핑 농도를 가지도록 형성될 수 있다.
상기 반도체층은 반도체 기판일 수 있다.
상기 반도체층은 실리콘, 게르마늄, 실리콘-게르마늄, II-VI족 반도체, III-V족 반도체를 포함하는 그룹으로부터 선택된 적어도 어느 하나의 물질을 포함할 수 있다.
상기 반도체층은 약하게 도핑될 수 있다.
본 발명의 실시예에 따른 트랜지스터는, 채널 영역을 포함하는 반도체층과; 상기 반도체층 상에 서로 이격되게 직접적으로 컨택되게 형성되며 2차원 물질을 포함하는 제1 및 제2터널링층과; 상기 제1 및 제2터널링층 상에 각각 형성되는 소스 전극 및 드레인 전극과; 상기 채널 영역과 대향되게 위치하는 게이트 전극;을 포함한다.
상기 제1 및 제2터널링층은 전자를 통과시키도록 된 2차원 물질로 형성될 수 있다.
상기 제1 및 제2터널링층은, 2차원 층상 전이 금속 디칼코게나이드 나노시트로 이루어질 수 있다.
상기 제1 및 제2터널링층은, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Tc, Re, Co, Rh, Ir, Ni, Pd, Pt 중 적어도 어느 하나와 S, Se, Te 중 적어도 어느 하나의 결합을 포함하는 판상 구조 물질을 적어도 한층 포함할 수 있다.
상기 제1 및 제2터널링층은, h-BN을 포함하는 판상 구조 물질을 적어도 한층 포함할 수 있다.
상기 터널링층은 판상 구조 물질의 페르미 레벨을 변화시킬 수 있는 도펀트를 포함할 수 있다.
상기 채널 영역과 상기 게이트 전극 사이에 위치하는 게이트 절연층;을 더 포함할 수 있다.
상기 반도체층의 상기 제1 및 제2터널링층과 직접적으로 컨택되는 영역은 상기 채널 영역과 도핑 농도가 동일하거나 1019 cm-3 이하의 도핑 농도를 가지도록 형성될 수 있다.
상기한 바와 같은 본 발명의 실시예에 따른 전자 소자 및 트랜지스터에 따르면, 2차원 물질을 사용하여 반도체의 페르미 레벨 피닝을 전류가 잘 흐를 수 있도록 변환시키고, 얇은 2차원 물질을 통해 전자가 통과할 수 있는 구조로 저항이 작은 금속-반도체 접합을 만들 수 있으므로, 저항이 작은 금속-반도체 접합을 가지는 소자로 구현될 수 있다.
도 1은 본 발명의 실시예에 따른 전자 소자를 개략적으로 보여준다.
도 2a는 금속층과 반도체층 예컨대, n형 실리콘층(n-Si)이 이격된 구조를 보여준다.
도 2b는 도 2a의 구조에서의 밴드 다이어그램을 보여준다.
도 3a는 금속층과 반도체층 예컨대, n형 실리콘층(n-Si)이 접합된 구조를 보여준다.
도 3b는 도 3a의 구조에서의 밴드 다이어그램을 보여준다.
도 4a는 금속층과 반도체층 예컨대, n형 실리콘층(n-Si)이 접합된 계면에 임플란테이션을 통해 보다 도핑 영역을 형성한 예를 보여준다.
도 4b는 도 4a의 구조에서의 밴드 다이어그램을 보여준다.
도 5a는 금속층과 반도체층 예컨대, n형 실리콘층(n-Si)이 2차원 물질을 이용하는 터널링층을 사이에 두고 접합된 구조를 보여준다.
도 5b는 도 5a의 구조에서의 밴드 다이어그램을 보여준다.
도 6은 본 발명의 실시예에 따른 트랜지스터를 개략적으로 보여준다.
도 2a는 금속층과 반도체층 예컨대, n형 실리콘층(n-Si)이 이격된 구조를 보여준다.
도 2b는 도 2a의 구조에서의 밴드 다이어그램을 보여준다.
도 3a는 금속층과 반도체층 예컨대, n형 실리콘층(n-Si)이 접합된 구조를 보여준다.
도 3b는 도 3a의 구조에서의 밴드 다이어그램을 보여준다.
도 4a는 금속층과 반도체층 예컨대, n형 실리콘층(n-Si)이 접합된 계면에 임플란테이션을 통해 보다 도핑 영역을 형성한 예를 보여준다.
도 4b는 도 4a의 구조에서의 밴드 다이어그램을 보여준다.
도 5a는 금속층과 반도체층 예컨대, n형 실리콘층(n-Si)이 2차원 물질을 이용하는 터널링층을 사이에 두고 접합된 구조를 보여준다.
도 5b는 도 5a의 구조에서의 밴드 다이어그램을 보여준다.
도 6은 본 발명의 실시예에 따른 트랜지스터를 개략적으로 보여준다.
이하, 첨부된 도면들을 참조하면서, 본 발명의 실시예에 따른 2차원 물질을 이용하여 반도체 기판과 금속 사이의 에너지 장벽을 줄이도록 된 전자 소자 및 트랜지스터를 상세히 설명한다. 도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예들은 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, 한 층이 기판이나 다른 층의 "위", "상부" 또는 "상"에 구비된다고 설명될 때, 그 층은 기판이나 다른 층에 직접 접하면서 위에 존재할 수도 있고, 그 사이에 또 다른 층이 존재할 수도 있다.
금속과 반도체의 계면에서는 금속의 페르미 레벨이 특정값을 가지게 되면서 반도체와 금속 사이에 쇼트키 에너지 장벽(Schottky barrier: ΦB)을 만들게 된다. 이 쇼트키 에너지 장벽은 금속의 일함수와 반도체의 전자친화력의 차이로 나타낼 수 있는데, 많은 반도체-금속 접합에서 이 쇼트키 에너지 장벽이 예상보다 더 크게 나타나는 페르미 레벨 피닝(pinning) 현상이 나타난다. 이 장벽은 금속-반도체 접합에서 큰 저항의 원인이 된다.
일반적인 반도체 공정에서는 금속-실리콘 사이의 계면에 임플란테이션(implantation)을 통해 공핍 폭(depletion width:w)을 줄여서 전자가 장벽을 잘 통과할 수 있도록 한다. 실리콘의 경우 공핍 폭을 3 nm 정도로 줄이기 위해서는 소스와 드레인 부분에 1019 cm-3 정도의 반대극성 도핑이 요구된다.
본 발명의 실시예에 따르면, 2차원 물질을 사용하여 반도체의 페르미 레벨 피닝을 변화시키고, 얇은 2차원 물질을 통해 전자가 통과할 수 있는 구조를 만든다. 그러면 그 사이에 쇼트키 에너지 장벽의 크기가 줄어들면서 저항이 작은 금속-반도체 접합을 만들 수 있다. 추가 공정을 통해 이렇게 만들어진 접합 사이의 채널을 게이팅 하는 소자를 만들 수도 있다.
도 1은 본 발명의 실시예에 따른 전자 소자(10)를 개략적으로 보여준다.
도 1을 참조하면, 본 발명의 실시예에 따른 전자 소자(10)는, 반도체층(30)과, 터널링층(50)과, 금속층(70)을 포함한다.
상기 반도체층(30)은, 반도체 기판 자체일 수 있으며, 반도체 기판(미도시) 상에 형성된 반도체층일 수도 있다. 상기 반도체층(30)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄, II-VI족 반도체, III-V족을 포함하는 그룹으로부터 선택된 적어도 어느 하나의 물질을 포함할 수 있다.
상기 반도체층(30)은 전체적으로 도핑 농도가 동일할 수 있다. 상기 반도체층(30)은 전체적으로 예컨대, n형으로 상대적으로 약하게 도핑될 수 있다. 예를 들어, 상기 반도체층(30)은 n형으로 상대적으로 약하게 도핑된 실리콘층 또는 실리콘 기판일 수 있다. 여기서, 상대적으로 약하게 도핑된다는 의미는 일반적인 소스 영역 및 드레인 영역 등을 형성하기 위해 행해지는 도핑에 비해 약하게 도핑된다는 의미이다. 또한, 상기 반도체층(30)은 상기 터널링층(50)이 컨택 형성되는 소정 영역이 반도체층(30)의 나머지 영역과 다른 도핑 농도를 가질 수도 있다.
즉, 상기 반도체층(30)은 전체적으로 도핑 농도가 동일하게 즉, 상기 소정 영역을 위한 별도의 도핑 공정 없이 전체적으로 도핑 농도가 균일하게 형성될 수 있다. 또한, 상기 소정 영역은 반도체층(30)의 나머지 영역과 다른 도핑 농도를 가질 수도 있다. 이때, 상기 소정 영역은 1019 cm-3 이하의 도핑 농도를 가지도록 형성될 수 있다.
상기 터널링층(50)은 상기 반도체층(30) 상에 이 반도체층(30)의 소정 영역에 직접적으로 컨택되게 형성될 수 있다. 상기 터널링층(50)은 2차원 물질로 전자를 통과시키도록 형성될 수 있다.
예를 들어, 상기 터널링층(50)은 2차원 층상 전이 금속 디칼코게나이드 나노시트로 이루어질 수 있다. 상기 터널링층(50)은, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Tc, Re, Co, Rh, Ir, Ni, Pd, Pt 중 적어도 어느 하나와 S, Se, Te 중 적어도 어느 하나의 결합을 포함하는 판상 구조 물질을 적어도 한층 포함할 수 있다.
또한, 상기 터널링층(50)은, h-BN을 포함하는 판상 구조 물질을 적어도 한층 포함할 수 있다.
상기 터널링층(50)은 판상 구조 물질의 페르미 레벨을 변화시킬 수 있는 도펀트를 포함할 수 있다.
상기 금속층(70)은, 상기 터널링층(50) 상에 형성될 수 있다. 금속층(70)은, 금속 전극으로 사용 가능한 금속, 금속 합금, 전도성 금속 산화물, 전도성 금속 질화물 등으로 형성될 수 있다. 예를 들어, 상기 금속층(70)은 알루미늄(Al), 금(Au), 은(Ag), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수 있다. 금속층(70)은 이러한 물질을 터널링층(50) 상에 단층 또는 복층 구조로 증착하여 형성될 수 있다.
상기와 같이, 반도체-2차원 물질-금속의 적층 구조를 가지는 전자 소자(10)에 따르면, 반도체와 접합했을 때, 피닝을 변화시킬 수 있다. 이에 따라, 금속과 반도체 사이의 쇼트키 에너지 장벽을 없애거나 크게 줄일 수 있어, 반도체 예컨대, 실리콘과 금속의 오믹 컨택을 만들 수 있다.
즉, 반도체의 일함수와 차이 나지 않는 금속과 2차원 물질을 이용하여 임플란테이션 없이, 2차원 물질을 접합(Junction)으로 사용하여 반도체에 오믹 컨택(Ohmic contact)을 만들 수 있다.
본 발명의 실시예에 따른 전자 소자(10)에 따르면, 금속과 반도체가 만나는 부분 예컨대, 트랜지스터의 경우, 소스, 드레인 영역에 채널 영역과 반대 극성의 추가 도핑을 하는 대신, 2차원 물질을 이용하여 에너지 장벽을 낮추어 줄 수 있으므로, 추가적인 임플란테이션 공정 없이 실리콘과 같은 반도체와 금속의 오믹 컨택을 만들 수 있으며, 반도체를 게이팅(gating)하여 전자 소자(10)를 온/오프 시킬 수 있다.
여기서, 실리콘의 경우, 공핍 폭을 3nm 정도로 줄이기 위해서는, 예컨대, 소스나 드레인 부분에 1019 cm-3 이상의 반대 극성 도핑을 해야 한다. 본 발명의 실시예에 따른 전자 소자(10) 및 트랜지스터 등에 따르면, 터널링층(50)에 2차원 물질을 사용하여 반도체의 페르미 레벨 피닝 현상을 변화시키고, 얇은 2차원 물질을 통해 전자가 통과할 수 있는 구조를 만들므로, 저항이 작은 금속-반도체 접합을 만들 수 있다. 추가 공정을 통해 이렇게 만들어진 접합 사이의 채널을 게이팅하는 소자를 만들 수 있다.
이러한 반도체-2차원 물질-금속의 적층 구조는 다양한 금속과 쇼트키 에너지 장벽을 만드는 모든 금속-반도체 결합소자에 적용 가능하다. 따라서, 반도체-2차원 물질-금속 적층 구조를 가지는 본 발명의 실시예에 따른 전자 소자(10) 기술은 다양한 금속-반도체 결합 소자에 적용될 수 있다.
이하에서는, 금속-실리콘 계면의 밴드 구조의 여러 비교예와 본 발명의 실시예에 따른 전자소자(10)를 비교하여 살펴본다.
도 2a는 금속층(70')과 반도체층(30') 예컨대, n형 실리콘층(n-Si)이 이격된 구조를 보여주며, 도 2b는 도 2a의 구조에서의 밴드 다이어그램을 보여준다. 도 3a는 금속층(70')과 반도체층(30') 예컨대, n형 실리콘층(n-Si)이 접합된 구조를 보여주며, 도 3b는 도 3a의 구조에서의 밴드 다이어그램을 보여준다. 도 2b, 도 3b 및 이하의 도면들에서 Ec는 반도체층(30')의 전도대(conduction band) 에너지 레벨, Ev는 반도체층(30')의 가전자대(valence band) 에너지 레벨을 나타내며, EF는 반도체층(30')의 페르미 레벨을 나타낸다. 또한, 도 3b 및 이하의 도면들에서, w, w'은 공핍 폭(depleation width)를 나타낸다.
도 2a 및 도 2b에서 알 수 있는 바와 같이, 금속층(70')과 반도체층(30')은 서로 다른 크기의 에너지 장벽(eΦm, eΦB)을 가진다.
금속층(70')과 반도체층(30')이 도 3a에서와 같이 접합하게 되면, 금속의 일함수와 반도체의 페르미 레벨(EF)이 맞춰지면서, 쇼트키 에너지 장벽이 생긴다.
그러나, 일반적으로 두 물질이 접합할 때, 반도체 계면에서 페르미 레벨이 특정값으로 고정되면서, 즉, 페르미 레벨 피닝에 의해, 도 3b로부터 알 수 있는 바와 같이, 예상보다 큰 쇼트키 에너지 장벽(eΦB')이 형성된다.
즉, 도 2b와 도 3b의 비교로부터 알 수 있는 바와 같이, 금속층(70')과 반도체층(30')이 접합할 때, 쇼트키 에너지 장벽(eΦB')이 반도체층(30')의 에너지 장벽(eΦB)보다 커짐을 알 수 있다.
일반적인 반도체 공정에서는 이러한 쇼트키 에너지 장벽이 커지는 문제를 개선하기 위하여, 금속-반도체(예컨대, 실리콘) 사이의 계면에 임플란테이션을 통해 공핍폭을 줄여서 전자가 장벽을 잘 통과하도록 한다.
도 4a는 금속층(70')과 반도체층(30') 예컨대, n형 실리콘층(n-Si)이 접합된 계면에 임플란테이션을 통해 보다 도핑 영역(60)을 형성한 예를 보여주며, 도 4b는 도 4a의 구조에서의 밴드 다이어그램을 보여준다.
도 4a에서와 같이 임플란테이션을 통해 반도체층(30')에 도핑 영역(60)을 형성하는 경우, 공핍 폭은 도 3b와 도 4b의 비교로부터 알 수 있는 바와 같이, w에서 w'으로 줄어들 수 있다.
그러나, 임플란테이션을 통해 금속-반도체(예컨대, 실리콘) 사이의 계면에 도핑 영역(60)을 형성한다 해도, 쇼트키 에너지 장벽(eΦB') 높이에는 변화가 거의 없음을 알 수 있다.
하지만, 도 5a 및 도 5b를 참조하면, 본 발명의 실시예에 따른 전자소자(10)에서와 같이, 2차원 물질을 이용하는 터널링층(50')을 사이에 두고 금속층(70')과 반도체층(30') 예컨대, n형 실리콘층(n-Si)을 접합하는 경우, 금속과 반도체가 직접 접합되는 것을 막는 동시에, 전자가 얇은 터널링 장벽을 통과하여 이동할 수 있다.
도 5a는 금속층(70')과 반도체층(30') 예컨대, n형 실리콘층(n-Si)이 2차원 물질을 이용하는 터널링층(50')을 사이에 두고 접합된 구조를 보여주며, 도 5b는 도 5a의 구조에서의 밴드 다이어그램을 보여준다.
도 5b로부터 알 수 있는 바와 같이, 금속층(70')과 반도체층(30') 예컨대, n형 실리콘층(n-Si)이 2차원 물질을 이용하는 터널링층(50')을 사이에 두고 접합되는 경우, 금속-반도체 계면에서 발생하는 페르미 레벨 피닝 효과를 2차원 물질을 이용하여 없앨 수 있다.
그러므로, 본 발명의 실시예에 따른 전자소자(10)에서와 같이, 2차원 물질을 이용하는 터널링층을 사이에 두고 금속층과 반도체층을 접합하는 경우, 추가적인 임플란테이션 공정 없이 반도체와 금속 예컨대, 실리콘과 금속의 오믹 컨택을 만들 수 있다.
이러한 본 발명의 실시예에 따른 전자소자(10)에 따르면, 쇼트키 에너지 장벽 크기를 줄이기 위해, 일반적으로 사용하는 반도체 예컨대, 실리콘 쪽의 도핑을 높이는 경우, 접합의 누설 전류나 단채널 효과가 생기는 문제 등이 개선될 수 있다.
또한, 상기와 같이, 금속과 반도체 사이에 2차원 물질을 이용하여 터널링층을 둠으로써, 페르미 레벨 피닝 현상을 변화시킬 수 있으며, 얇은 2차원 물질을 통해 전자가 통과할 수 있는 구조를 만들므로, 저항이 작은 금속-반도체 접합을 만들 수 있어, 예를 들어, 금속과 반도체가 만나는 부분 예컨대, 소스, 드레인 영역에 채널과 반대 극성의 추가 도핑이 불필요할 수 있으며, 소스, 드레인 영역은 기존의 금속-반도체 접합에서 요구하던 도핑 농도에 비해 현저히 낮은 도핑 농도 예컨대, 1019 cm-3 이하의 도핑 농도로 충분할 수 있다.
이하에서는 본 발명의 실시예에 따른 전자 소자(10)의 구체적인 예로서, 금속-2차원 물질-반도체 구조를 적용한 트랜지스터에 대해 설명한다.
도 6은 본 발명의 실시예에 따른 트랜지스터를 개략적으로 보여준다.
도 6을 참조하면, 본 발명의 실시예에 따른 트랜지스터는, 반도체층(110)과, 상기 반도체층(110) 상에 서로 이격되게 형성되는 제1 및 제2터널링층(131)(135)과, 제1 및 제2터널링층(131)(135) 상에 각각 형성되는 소스 전극(141) 및 드레인 전극(145)과, 채널 영역과 대향되게 위치되는 게이트 전극(160)을 포함한다. 또한, 채널 영역과 게이트 전극(160) 사이에 위치하는 게이트 절연층(150)을 더 포함할 수 있다. 도 6에서는 게이트 전극(160)이 반도체층(110) 상에 형성되는 탑-게이트형인 경우를 예시적으로 보여주는데, 상기 반도체층(110)이 반도체 기판(미도시) 상에 적층된 층인 경우, 본 발명의 실시예에 따른 트랜지스터는 상기 게이트 전극(160)이 반도체층(110) 하부쪽에 위치하는 바텀-게이트형으로 구성될 수도 있다. 이하에서는 편의상 탑-게이트형인 경우를 예로 들어 설명한다.
상기 반도체층(110)은, 반도체 기판일 수 있으며, 반도체 기판(미도시) 상에 형성된 반도체층일 수도 있다. 상기 반도체층(110)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄, II-VI족 반도체, III-V족을 포함하는 그룹으로부터 선택된 적어도 어느 하나의 물질을 포함할 수 있다.
상기 반도체층(110)은, 채널 영역과, 서로 이격된 소스 영역 및 드레인 영역을 포함할 수 있다. 여기서, 소스 영역 및 드레인 영역은 상기 반도체층(110)의 제1 및 제2터널링층(131)(135)과 컨택되는 부분에 해당할 수 있다. 상기 반도체층(110)의 소스 영역 및 드레인 영역 사이의 상기 게이트 전극(160)에 대향되는 부분이 채널 영역에 해당할 수 있다.
상기 반도체층(110)은 예를 들어, 전체적으로 도핑 농도가 동일할 수 있다. 상기 반도체층(110)은 전체적으로 예컨대, n형으로 상대적으로 약하게 도핑될 수 있다. 예를 들어, 상기 반도체층(110)은 n형으로 상대적으로 약하게 도핑된 실리콘층 또는 실리콘 기판일 수 있다.
여기서, 반도체층(110)이 전체적으로 도핑 농도가 동일하다는 것은, 소스 영역 및 드레인 영역에 별도의 추가적인 도핑이 이루어지지 않음을 의미하며, 소스 영역 및 드레인 영역은 채널 영역과 도핑 농도가 동일하게 된다.
다른 예로서, 상기 반도체층(110)은 소스 영역 및 드레인 영역 부분이 1019 cm-3 이하의 도핑 농도를 갖도록 형성될 수도 있다. 이 경우, 채널 영역은 소스 영역 및 드레인 영역과 다른 도핑 농도를 갖게 된다. 즉, 소스 영역 및 드레인 영역은 반도체층(110)의 나머지 영역과 다른 도핑 농도를 가질 수 있다. 소스 영역 및 드레인 영역이 1019 cm-3 이하의 도핑 농도를 가지는 경우, 소스 영역 및 드레인 영역의 공핍 폭은 약 3nm 정도 또는 그 이하로 줄어들 수 있다.
상기와 같이, 반도체층(110)에 포함되는 소스 영역 및 드레인 영역은 채널 영역과 도핑 농도가 동일하거나 1019 cm-3 이하의 도핑 농도를 갖도록 형성될 수 있다.
상기 제1 및 제2터널링층(131)(135)은 상기 반도체층(110)에 소스 영역 및 드레인 영역에 직접적으로 컨택되게 형성될 수 있다.
상기 제1 및 제2터널링층(131)(135)은 2차원 물질로 전자를 통과시키도록 형성될 수 있다.
예를 들어, 상기 제1 및 제2터널링층(131)(135)은 2차원 층상 전이 금속 디칼코게나이드 나노시트로 이루어질 수 있다. 상기 제1 및 제2터널링층(131)(135)은 Ti, Zr, Hf, V, Nb, Ta, Mo, W, Tc, Re, Co, Rh, Ir, Ni, Pd, Pt 중 적어도 어느 하나와 S, Se, Te 중 적어도 어느 하나의 결합을 포함하는 판상 구조 물질을 적어도 한층 포함할 수 있다.
또한, 상기 제1 및 제2터널링층(131)(135)은 h-BN을 포함하는 판상 구조 물질을 적어도 한층 포함할 수 있다.
상기 소스 전극(141) 및 드레인 전극(145)은 금속 전극으로서, 상기 제1 및 제2터널링층(131)(135) 상에 각각 형성될 수 있다. 상기 소스 전극(141) 및 드레인 전극(145)은 금속 전극으로 사용 가능한 금속, 금속 합금, 전도성 금속 산화물, 전도성 금속 질화물 등으로 형성될 수 있다. 예를 들어, 상기 소스 전극(141) 및 드레인 전극(145)은 알루미늄(Al), 금(Au), 은(Ag), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수 있다. 소스 전극(141) 및 드레인 전극(145)은 이러한 물질을 제1 및 제2터널링층(131)(135) 상에 단층 또는 복층 구조로 증착하여 형성될 수 있다.
상기 게이트 절연층(150)은, 소스 전극(141) 및 드레인 전극(145) 사이의 상기 반도체층(110) 상에 형성되는 것으로, 이 게이트 절연층(150) 상에는 게이트 전극(160)이 형성될 수 있다. 즉, 게이트 절연층(150)은 게이트 전극(160)과 채널 영역 사이에 형성될 수 있다. 상기 게이트 절연층(150)은 산화물 예컨대, HfO2와 같은 산화물로 형성될 수 있으며, 이외에도 다양한 종류의 산화물이 적용될 수 있다. 또한, 게이트 절연층(150)은 산화물 이외에도 다양한 절연성 물질로 형성될 수 있다. 상기 게이트 전극(160)은 소스 전극(141) 및 드레인 전극(145)과 동일한 물질로 형성될 수 있다. 또한, 상기 게이트 전극(160)은 소스 전극(141) 및 드레인 전극(145)과 다른 종류의 금속 또는 금속성 물질로 형성될 수 있다.
상기와 같이, 소스 전극(141)과 소스 영역 사이, 드레인 전극(145)과 드레인 영역 사이에 제1 및 제2터널링층(131)(135)을 형성한, 반도체-2차원 물질-금속의 적층 구조를 가지는 트랜지스터에 따르면, 2차원 물질이 반도체와 접합했을 때, 피닝을 변화시킬 수 있다. 이에 따라 금속과 반도체 사이의 쇼트키 에너지 장벽을 없애거나 크게 줄일 수 있어, 반도체 예컨대, 실리콘과 금속의 오믹 컨택을 만들 수 있다.
즉, 본 발명의 실시예에 따른 트랜지스터는, 소스, 드레인 영역에 채널 영역과 반대 극성의 추가 도핑을 하는 대신, 2차원 물질을 이용하여 에너지 장벽을 낮추어 줄 수 있으므로, 저항이 작은 금속-반도체 접합을 가지는 소자로 구현될 수 있다.
상기와 같은 본 발명의 실시예에 따른 트랜지스터는 콘택 저항의 감소로 구동 전압이 감소될 수 있으며, 이러한 콘택 저항의 감소로 전극 영역의 크기를 작게 할 수 있으므로, 트랜지스터의 소형화가 가능하게 된다.
아울러, 쇼트키 에너지 장벽을 낮추기 위해, 소스 영역 및 드레인 영역에 고농도 도핑을 할 필요가 없으므로, 소자의 크기가 작아지더라도, 소스 영역과 드레인 영역의 도핑 부분이 서로 만나게 되어 채널이 제대로 형성되지 않는 단채널효과 발생이 방지할 수 있다.
10...전자 소자 30,110...반도체층
50,50'...터널링층 70...금속층
131,135...제1 및 제2터널링층 141,145...소스 전극 및 드레인 전극
150...게이트 절연층 160...게이트 전극
50,50'...터널링층 70...금속층
131,135...제1 및 제2터널링층 141,145...소스 전극 및 드레인 전극
150...게이트 절연층 160...게이트 전극
Claims (20)
- 반도체층과;
상기 반도체층의 소정 영역에 직접적으로 컨택되게 2차원 물질을 포함하는 물질로 형성된 터널링층과;
상기 터널링층 상에 형성되는 금속층;을 포함하며,
상기 반도체층은 전체적으로 도핑 농도가 일정하거나, 상기 소정 영역이 1019 cm-3 이하의 도핑 농도를 가지도록 된 전자 소자. - 제1항에 있어서, 상기 터널링층은 전자를 통과시키도록 된 2차원 물질로 형성되는 전자 소자.
- 제1항에 있어서, 상기 터널링층은,
2차원 층상 전이 금속 디칼코게나이드 나노시트로 이루어진 전자 소자. - 제1항에 있어서, 상기 터널링층은,
Ti, Zr, Hf, V, Nb, Ta, Mo, W, Tc, Re, Co, Rh, Ir, Ni, Pd, Pt 중 적어도 어느 하나와 S, Se, Te 중 적어도 어느 하나의 결합을 포함하는 판상 구조 물질을 적어도 한층 포함하는 전자 소자. - 제1항에 있어서, 상기 터널링층은,
h-BN을 포함하는 판상 구조 물질을 적어도 한층 포함하는 전자 소자. - 제1항에 있어서, 상기 터널링층은 판상 구조 물질의 페르미 레벨을 변화시킬 수 있는 도펀트를 포함하는 전자 소자.
- 삭제
- 제1항에 있어서, 상기 반도체층은 반도체 기판인 전자 소자.
- 제1항에 있어서, 상기 반도체층은 실리콘, 게르마늄, 실리콘-게르마늄, II-VI족 반도체, III-V족 반도체를 포함하는 그룹으로부터 선택된 적어도 어느 하나의 물질을 포함하는 전자 소자.
- 제9항에 있어서, 상기 반도체층은 도핑된 전자 소자.
- 서로 이격된 소정 영역과 이 소정 영역 사이에 위치하는 채널 영역을 포함하는 반도체층과;
상기 반도체층의 소정 영역 상에 서로 이격되게 상기 반도체층에 직접적으로 컨택되게 형성되며 2차원 물질을 포함하는 제1 및 제2터널링층과;
상기 제1 및 제2터널링층 상에 각각 형성되는 소스 전극 및 드레인 전극과;
상기 채널 영역과 대향되게 위치하는 게이트 전극;을 포함하는 트랜지스터. - 제11항에 있어서, 상기 제1 및 제2터널링층은 전자를 통과시키도록 된 2차원 물질로 형성되는 트랜지스터.
- 제11항에 있어서, 상기 제1 및 제2터널링층은,
2차원 층상 전이 금속 디칼코게나이드 나노시트로 이루어진 트랜지스터. - 제11항에 있어서, 상기 제1 및 제2터널링층은,
Ti, Zr, Hf, V, Nb, Ta, Mo, W, Tc, Re, Co, Rh, Ir, Ni, Pd, Pt 중 적어도 어느 하나와 S, Se, Te 중 적어도 어느 하나의 결합을 포함하는 판상 구조 물질을 적어도 한층 포함하는 트랜지스터. - 제11항에 있어서, 상기 제1 및 제2터널링층은,
h-BN을 포함하는 판상 구조 물질을 적어도 한층 포함하거나,
판상 구조 물질의 페르미 레벨을 변화시킬 수 있는 도펀트를 포함하는 트랜지스터. - 제11항에 있어서, 상기 채널 영역과 상기 게이트 전극 사이에 위치하는 게이트 절연층;을 더 포함하는 트랜지스터.
- 제11항에 있어서, 상기 반도체층의 상기 제1 및 제2터널링층과 직접적으로 컨택되는 영역은 상기 채널 영역과 도핑 농도가 동일하거나 1019 cm-3 이하의 도핑 농도를 가지도록 된 트랜지스터.
- 제11항에 있어서, 상기 반도체층은 반도체 기판인 트랜지스터.
- 제11항에 있어서, 상기 반도체층은 실리콘, 게르마늄, 실리콘-게르마늄, II-VI족 반도체, III-V족을 포함하는 그룹으로부터 선택된 적어도 어느 하나의 물질을 포함하는 트랜지스터.
- 제19항에 있어서, 상기 반도체층은 도핑된 트랜지스터.
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