KR20210068796A - 가변 저항 메모리 장치 - Google Patents

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히데키 호리이
이정무
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삼성전자주식회사
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Abstract

가변 저항 메모리 장치는 기판 상에 형성된 제1 전극, 상기 제1 전극 상에 형성된 가변 저항 패턴, 상기 가변 저항 패턴 상에 형성된 제2 전극, 상기 제2 전극 상에 형성된 선택 패턴 구조물, 및 상기 선택 패턴 구조물 상에 형성된 제3 전극을 구비할 수 있다. 상기 선택 패턴 구조물은 순차적으로 적층된 제1 누설전류 방지 패턴 및 선택 패턴을 포함할 수 있으며, 상기 제1 누설전류 방지 패턴은 이차원(2-Dimentional; 2D) 구조의 전이 금속 칼코게나이드계(Transition metal dichalcogenide; TMDC) 물질을 포함할 수 있다.

Description

가변 저항 메모리 장치{VARIABLE RESISTANCE MEMORY DEVICES}
본 발명은 가변 저항 메모리 장치에 관한 것이다.
PRAM 장치의 집적도 향상을 위하여 이에 포함되는 구성요소의 크기를 감소시킬 수 있으나, 상기 PRAM 장치에서 스위치 역할을 수행하는 선택 패턴의 누설전류가 크기 때문에, 일정 수준 이상의 집적화에 있어서 문제가 발생하게 된다.
한편, 상기 PRAM에 포함된 메모리 유닛이 동작할 때 발생하는 고온의 열이 이에 인접한 구성요소에 전도되는 경우, 상기 메모리 장치의 특성이 열화될 수 있다.
본 발명의 과제는 개선된 특성을 갖는 가변 저항 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 가변 저항 메모리 장치는 기판 상에 형성된 제1 전극, 상기 제1 전극 상에 형성된 가변 저항 패턴, 상기 가변 저항 패턴 상에 형성된 제2 전극, 상기 제2 전극 상에 형성된 선택 패턴 구조물, 및 상기 선택 패턴 구조물 상에 형성된 제3 전극을 구비할 수 있다. 상기 선택 패턴 구조물은 순차적으로 적층된 제1 누설전류 방지 패턴 및 선택 패턴을 포함할 수 있으며, 상기 제1 누설전류 방지 패턴은 이차원(2-Dimentional; 2D) 구조의 전이 금속 칼코게나이드계(Transition metal dichalcogenide; TMDC) 물질을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 가변 저항 메모리 장치는 기판 상에 형성된 제1 전극, 상기 제1 전극 상에 순차적으로 적층된 제1 단열 패턴, 가변 저항 패턴 및 제2 단열 패턴을 포함하는 메모리 유닛, 상기 메모리 유닛 상에 형성된 제2 전극, 상기 제2 전극 상에 형성된 선택 패턴 구조물, 및 상기 선택 패턴 구조물 상에 형성된 제3 전극을 구비할 수 있다. 상기 각 제1 및 제2 단열 패턴들은 이차원(2-Dimentional; 2D) 구조의 전이 금속 칼코게나이드계(Transition metal dichalcogenide; TMDC) 물질을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 가변 저항 메모리 장치는 각각이 기판 상면에 평행한 제1 방향으로 연장되며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성된 제1 도전 라인들, 상기 제1 도전 라인들 상에서 각각이 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 복수 개로 형성된 제2 도전 라인들, 및 상기 제1 및 제2 도전 라인들 사이에서 상기 기판 상면에 수직한 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 순차적으로 적층된 제1 전극, 메모리 유닛, 제2 전극, 선택 패턴 구조물 및 제3 전극을 구비할 수 있다. 상기 메모리 유닛은 순차적으로 적층된 제1 단열 패턴, 가변 저항 패턴 및 제2 단열 패턴을 포함할 수 있으며, 상기 선택 패턴 구조물은 순차적으로 적층된 제1 누설전류 방지 패턴 및 선택 패턴을 포함할 수 있다. 상기 각 제1 및 제2 단열 패턴들은 이차원(2-Dimentional; 2D) 구조의 전이 금속 칼코게나이드계(Transition metal dichalcogenide; TMDC) 물질을 포함할 수 있으며, 상기 제1 누설전류 방지 패턴도 2D 구조의 TMDC 물질을 포함할 수 있다.
예시적인 실시예들에 따른 가변 저항 메모리 장치에서 선택 패턴의 하부 및/또는 상부에 형성되며 이차원(2-Dimentional; 2D) 구조의 전이 금속 칼코게나이드계(Transition metal dichalcogenide; TMDC) 물질을 포함하는 누설전류 방지 패턴을 구비할 수 있다. 이에 따라, 상기 누설전류 방지 패턴은 낮은 전기 전도도를 가지므로 상기 선택 패턴으로부터 발생하는 누설전류가 감소시킬 수 있다.
또한, 상기 가변 저항 메모리 장치는 메모리 유닛을 구성하는 가변 저항 패턴의 하부 및 상부에 각각 형성되며 2D 구조의 TMDC 물질을 포함하는 제1 및 제2 단열 패턴들을 구비할 수 있다. 이에 따라, 가변 저항 패턴으로부터 발생하는 고온의 열이 인접한 구성요소로 전도되는 것이 방지될 수 있다.
도 1 내지 3은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 4 내지 18은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 19 및 20은 예시적인 실시예들에 따른 가변 저항 메모리 장치들을 설명하기 위한 단면도들이다.
도 21 내지 24는 예시적인 실시예들에 따른 가변 저항 메모리 장치들을 설명하기 위한 단면도들이다.
도 25 내지 32는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 33 내지 35는 예시적인 실시예들에 따른 가변 저항 메모리 장치들을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하고자 한다.
도 1 내지 3은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 1은 상기 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 3은 도 1의 B-B'선을 따라 절단한 단면도이다.
이하에서는 기판 상면에 실질적으로 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 상기 기판 상면에 실질적으로 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1 내지 3을 참조하면, 상기 가변 저항 메모리 장치는 기판(100) 상에서 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성된 제1 도전 라인들(145), 제1 도전 라인들(145) 상에서 각각이 상기 제2 방향으로 연장되며 상기 제1 방향을 따라 복수 개로 형성된 제2 도전 라인들(275), 및 제1 및 제2 도전 라인들(145, 275) 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 순차적으로 적층된 제1 전극(174), 가변 저항 패턴(184), 제2 전극(194), 선택 패턴 구조물 및 제3 전극(224)을 포함할 수 있다.
이때, 상기 선택 패턴 구조물은 순차적으로 적층된 제1 누설전류 방지 패턴(204) 및 선택 패턴(214)를 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100) 상에는 각종 소자들(도시되지 않음), 예를 들어, 게이트 구조물, 소스/드레인 층, 콘택 플러그, 비아, 배선 등이 형성될 수 있으며, 이들은 제1 층간 절연막(110)에 의해 커버될 수 있다. 제1 층간 절연막(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 도전 라인(145)은 순차적으로 적층된 제1 배리어 라인(125) 및 제1 금속 라인(135)을 포함할 수 있다. 제1 배리어 라인(125)은 예를 들어, 텅스텐 실리사이드(WSix), 탄탈륨 실리사이드(TaSix), 몰리브덴 실리사이드(MoSix), 티타늄 실리사이드(TiSix), 니켈 실리사이드(NiSix) 등과 같은 금속 실리사이드, 티타늄 질화물(TiNx), 텅스텐 질화물(WNx), 탄탈륨 질화물(TaNx), 등과 같은 금속 질화물, 또는 티타늄 실리콘 질화물(TiSiNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 실리콘 질화물(TaSiNx) 등과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제1 금속 라인(135)은 예를 들어, 텅스텐(W), 백금(Pt), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 코발트(Co) 등과 같은 금속을 포함할 수 있다. 일 실시예에 있어서, 제1 금속 라인(135)은 코발트-망간(Co-Mn) 화합물을 포함할 수 있다.
제2 도전 라인(275)은 제1 도전 라인(145)에 포함된 제1 금속 라인(135)과 실질적으로 동일하거나 또는 유사한 물질을 포함할 수 있다. 비록 도면 상에서는 제2 도전 라인(275)이 하나의 막으로 구성된 것이 도시되어 있으나, 본 발명이 개념은 반드시 이에 한정되지는 않으며, 제1 도전 라인(145)과 유사하게 순차적으로 적층된 제2 배리어 막 및 제2 금속 라인을 포함할 수도 있다.
제1 및 제2 도전 라인들(145, 275)은 상기 가변 저항 메모리 장치의 워드 라인 및 비트 라인 역할을 각각 수행할 수 있다. 이와는 달리, 제1 및 제2 도전 라인들(145, 275)은 상기 가변 저항 메모리 장치의 비트 라인 및 워드 라인 역할을 각각 수행할 수도 있다.
예시적인 실시예들에 있어서, 제1 전극(174)은 예를 들어, 도전성 탄소(C), 흑연(graphite), 그래핀(graphene), 탄소 질화물(CN), 텅스텐 탄소 질화물(WCN), 텅스텐이 도핑된 탄소(W doped C), 몰리브덴이 도핑된 탄소(Mo doped W) 등과 같은 탄소계 물질 또는 탄소 화합물을 포함할 수 있다. 이와는 달리, 제1 전극(174)은 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 스칸듐(Sc), 니켈(Ni), 바나듐(V), 니오븀(Nb), 크롬(Cr), 지르코늄(Zr), 하프늄(Hf) 등과 같은 금속, 티타늄 질화물(TiNx), 텅스텐 질화물(WNx), 탄탈륨 질화물(TaNx) 등과 같은 금속 질화물, 혹은 티타늄 실리콘 질화물(TiSiNx)과 같은 금속 실리콘 질화물을 적어도 하나 이상 포함할 수 있다. 제1 전극(174)은 상기 가변 저항 메모리 장치의 하부 전극으로 지칭될 수 있으며, 2개 이상의 층으로 구성된 다층막 구조를 가질 수 있다.
가변 저항 패턴(184)은 상변화에 따라 저항이 변하는 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 가변 저항 패턴(184)은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다. 일 실시예에 있어서, 가변 저항 패턴(184)은 게르마늄-텔루륨(GeTe) 및 안티몬-텔루륨(SbTe)이 반복적으로 적층된 초격자(supper lattice)를 포함할 수 있다. 일 실시예에 있어서, 가변 저항 패턴(184)은 인듐-안티몬-텔루륨을 함유하는 아이에스티(IST), 혹은 비스무스-안티몬-텔루륨을 함유하는 비에스티(BST)를 포함할 수 있다. 한편, 가변 저항 패턴(184)은 탄소(C), 질소(N), 붕소(B), 산소(O) 등을 더 포함할 수도 있다.
예시적인 실시예들에 있어서, 가변 저항 패턴(184)은 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물을 포함할 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 니켈 산화물(NiOx), 텅스텐 산화물(WOx), 몰리브덴 산화물(MoOx) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
제2 및 제3 전극들(194, 224)은 제1 전극(174)과 실질적으로 동일한 물질 즉, 예를 들어, 도전성 탄소(C), 흑연(graphite), 그래핀(grapheme), 탄소 질화물(CN), 텅스텐 탄소 질화물(WCN), 텅스텐이 도핑된 탄소(W doped C), 몰리브덴이 도핑된 탄소(Mo doped W) 등과 같은 탄소계 물질 또는 탄소 화합물을 포함할 수 있다. 이와는 달리, 제1 전극(174)은 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 스칸듐(Sc), 니켈(Ni), 바나듐(V), 니오븀(Nb), 크롬(Cr), 지르코늄(Zr), 하프늄(Hf) 등과 같은 금속, 티타늄 질화물(TiNx), 텅스텐 질화물(WNx), 탄탈륨 질화물(TaNx) 등과 같은 금속 질화물, 혹은 티타늄 실리콘 질화물(TiSiNx)과 같은 금속 실리콘 질화물을 적어도 하나 이상 포함할 수 있다. 제2 및 제3 전극들(194, 224)은 각각 상기 가변 저항 메모리 장치의 중간 전극 및 상부 전극으로 지칭될 수 있으며, 각각 2개 이상의 층으로 구성된 다층막 구조를 가질 수 있다.
상기 선택 패턴 구조물에 포함된 제1 누설전류 방지 패턴(204)은 이차원(2-Dimentional; 2D) 구조의 전이 금속 칼코게나이드계(Transition metal dichalcogenide; TMDC) 물질을 포함할 수 있고, 상기 TMDC 물질은 MX2의 화학식으로 표현될 수 있으며, 상기 화학식에서 M은 전이 금속이고, X는 칼코겐 물질일 수 있다.
이때, 상기 2D 구조는 복수 개의 얇은 막들이 상기 제3 방향을 따라 서로 이격되도록 형성된 구조일 수 있다. 예시적인 실시예들에 있어서, 제1 누설전류 방지 패턴(204)에 포함된 상기 TMDC 물질은 매우 작은 두께, 예를 들어, 약 0.5nm 이하의 두께를 갖는 단층막(monolayer)이 복수 개로 형성된 구조를 가질 수 있고, 상기 복수 개의 단층막은 Van der Waals 결합에 의해 일정 간격, 예를 들어, 약 0.65nm의 간격으로 서로 이격될 수 있다.
상기 전이 금속은 몰리브덴(Mo), 텅스텐(W), 니오븀(Nb), 바나듐(V), 탄탈륨(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 테크네튬(Tc), 백금(Pt) 및 레늄(Re)으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있으며, 상기 칼코겐 물질은 황(S), 셀레늄(Se) 및 텔루륨(Te)으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 TMDC 물질은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2 및 ReSe2로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 TMDC 물질은 서로 다른 물질을 포함하는 2개 이상의 층이 적층된 구조를 가질 수 있다.
일 실시예에 있어서, 상기 TMDC 물질은 예를 들어, MoS2를 포함하는 제1 막 및 MoSe2를 포함하는 제2 막이 순차적으로 적층된 구조를 가질 수 있으며, 이 경우 상기 제1 및 제2 막들 사이의 에너지 준위 차이가 작아질 수 있으므로, 상기 적층 구조의 TMDC 물질을 포함하는 제1 누설전류 방지 패턴(204)은 감소된 밴드 갭을 가질 수 있다.
이와는 달리, 상기 TMDC 물질은 예를 들어, WSe2를 포함하는 제3 막 및 MoS2를 포함하는 제4 막이 순차적으로 적층된 구조를 가질 수도 있으며, 이 경우 상기 제3 및 제4 막들이 각각 n-타입의 도전형 및 p-타입의 도전형을 가질 수 있으므로, 상기 적층 구조의 TMDC 물질을 포함하는 제1 누설전류 방지 패턴(204)은 헤테로 P-N junction 구조를 가질 수 있다. 한편, 상기 TMDC 물질은 예를 들어, WS2-MoSe2, WSe2-MoSe2 등과 같은 다양한 헤테로 P-N junction 구조를 가질 수 있다.
상기 선택 패턴 구조물에 포함된 선택 패턴(214)은 비정질 상태를 유지하면서 인가 전압에 따른 저항 차이로 인해 스위칭 역할을 수행할 수 있는 오티에스(OTS) 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 오티에스(OTS) 물질은 예를 들어, 게르마늄(Ge), 셀레늄(Se), 비소(As) 및/또는 실리콘(Si)을 함유할 수 있으며, 이에 더하여 인(P), 주석(Sn), 안티몬(Sb), 아연(Zn), 알루미늄(Al), 텔루륨(Te), 황(S), 탄소(C), 질소(N), 인듐(In), 붕소(B) 등을 더 함유할 수도 있다.
상기 오티에스(OTS) 물질은 예를 들어, AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiSbS, AsTeGeSiInP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6.75In0.25, Te28As34.5Ge15.5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1, AsTeGeSiSeNS, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, ZnTe, GeTePb, GeSeTe, AlAsTe, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe, GexSe1-x 등을 포함할 수 있다.
한편, 제1 누설전류 방지 패턴(204)에 포함된 상기 TMDC 물질은 각기 다른 에너지 밴드 구조를 가지고 있고, 이들이 갖는 전기적/광학적 특성도 서로 다르므로, 제1 누설전류 방지 패턴(204)은 본질적으로 n-타입의 도전형 또는 p-타입의 도전형을 가질 수 있다.
일 실시예에 있어서, 제1 누설전류 방지 패턴(204)이 예를 들어, MoS2를 포함하는 경우 n-타입의 도전형을 가질 수 있고, 선택 패턴(214)에 포함된 상기 OTS 물질은 주로 p-타입의 도전형을 가질 수 있으므로, 제1 누설전류 방지 패턴(204) 및 선택 패턴(214)은 함께 P-N junction을 형성할 수 있으며, 이에 따라 선택 패턴(214)으로부터 발생하는 누설전류가 크게 감소할 수 있다.
이와는 달리, 제1 누설전류 방지 패턴(204)이 예를 들어, WSe2를 포함하는 경우 p-타입의 도전형을 가질 수도 있고, 선택 패턴(214)이 n-타입의 도전형을 가질 수도 있다.
제1 층간 절연막(110)은 기판(100) 상에 형성될 수 있으며, 제1 층간 절연막(110) 상에는 제1 도전 라인(145) 및 제2 층간 절연 라인(160)이 형성될 수 있다. 제2 층간 절연 라인(160)은 상기 제2 방향으로 서로 이웃하는 제1 도전 라인들(145) 사이에 형성될 수 있으며, 상기 제1 방향으로 연장될 수 있다.
제3 층간 절연 패턴(245)은 제1 도전 라인(145) 상에 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 제1 전극(174), 가변 저항 패턴(184), 제2 전극, 상기 선택 패턴 구조물 및 제3 전극(224) 각각의 상기 제1 방향으로의 양 측벽을 커버할 수 있다.
제4 층간 절연 라인(260)은 제2 층간 절연 라인(160) 상에서 상기 제1 방향으로 연장될 수 있으며, 제1 전극(174), 가변 저항 패턴(184), 제2 전극, 상기 선택 패턴 구조물, 제3 전극(224) 및 제3 층간 절연 패턴(245)을 포함하는 구조물의 상기 제2 방향으로의 양 측벽을 커버할 수 있다. 제5 층간 절연 라인(290)은 제3 층간 절연 패턴(245) 및 제4 층간 절연 라인(260) 상에서 상기 제2 방향으로 연장될 수 있으며, 제2 도전 라인(275)의 상기 제1 방향으로의 양 측벽을 커버할 수 있다.
제1 층간 절연막(110), 제2 층간 절연 라인(160), 제3 층간 절연 패턴(245), 제4 층간 절연 라인(260) 및 제5 층간 절연 라인(290)은 각각 절연 물질을 포함할 수 있다. 상기 절연 물질은 예를 들어, 실리콘 질화물과 같은 질화물 혹은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이와는 달리, 상기 절연 물질은 예를 들어, 실리콘 산탄화물과 같은 산탄화물 혹은 실리콘 산질화물과 같은 산질화물을 포함할 수도 있다.
전술한 바와 같이, 상기 가변 저항 메모리 장치는 2D 구조의 TMDC 물질을 포함하는 제1 누설전류 방지 패턴(204), 및 이의 상부에 형성된 선택 패턴(214)을 포함하는 상기 선택 패턴 구조물을 포함할 수 있다. 이때, 제1 누설전류 방지 패턴(204)에 포함된 상기 TMDC 물질은 매우 작은 두께의 단층막이 복수 개로 적층된 구조를 가질 수 있고, 상기 복수 개의 단층막들은 일정 간격으로 서로 이격될 수 있으므로, 이를 포함하는 상기 선택 패턴 구조물로부터 발생하는 누설전류가 감소할 수 있다. 한편, 제1 누설전류 방지 패턴(204) 및 선택 패턴(214)이 함께 P-N junction을 형성하는 경우, 선택 패턴(214)으로부터 발생하는 누설전류가 더욱 더 감소할 수 있다.
도 4 내지 18은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 4, 9, 12 및 16은 상기 평면도들이고, 도 5, 7, 10, 13, 14 및 17은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이며, 도 6, 8, 11, 15 및 18은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다.
도 4 내지 6을 참조하면, 기판(100) 상에 제1 층간 절연막(110)을 형성하고, 제1 층간 절연막(110) 상에 순차적으로 적층된 제1 배리어 라인(125) 및 제1 금속 라인(135)을 포함하는 제1 도전 라인(145)을 형성할 수 있다.
제1 도전 라인(145)은 제1 층간 절연막(110) 상에 제1 배리어막 및 제1 금속막을 순차적으로 적층하고, 상기 제1 금속막 상에 제1 식각 마스크(도시되지 않음)를 형성한 후, 이를 사용하는 식각 공정을 통해 상기 제1 배리어막 및 상기 제1 금속막을 순차적으로 식각함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 식각 마스크는 상기 제1 방향으로 연장될 수 있으며, 이에 따라 제1 배리어 라인(125) 및 제1 금속 라인(135)도 상기 제1 방향으로 연장될 수 있다. 이때, 상기 제1 식각 마스크는 예를 들어, 더블 패터닝 공정에 의해 형성될 수 있다.
제1 도전 라인(145)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 상기 제2 방향으로 서로 이웃하는 제1 도전 라인들(145) 사이에는 제1 층간 절연막(110) 상면을 노출시키는 제1 개구(150)가 형성될 수 있다.
이후, 제1 개구(150)를 채우는 제2 층간 절연 라인(160)을 형성할 수 있다.
구체적으로, 제2 층간 절연 라인(160)은 제1 개구(150)를 채우며 제1 도전 라인들(145)을 커버하는 제2 층간 절연막을 제1 층간 절연막(110) 상에 형성한 후, 그 상부를 평탄화함으로써 형성될 수 있다. 이에 따라, 제2 층간 절연 라인(160)은 상기 제1 방향으로 연장되어 제1 도전 라인(145)의 측벽을 커버할 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 평탄화 공정은, 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다. 상기 평탄화 공정 시, 제1 도전 라인(145) 상에 형성된 상기 제1 식각 마스크도 제거될 수 있으며, 이에 따라 제1 금속 라인(135)의 상면이 노출될 수 있다.
도 7 및 도 8을 참조하면, 제1 도전 라인(145) 및 제2 층간 절연 라인(160) 상에 제1 전극막(170), 가변 저항막(180), 제2 전극막(190), 제1 누설전류 방지막(200), 선택막(210) 및 제3 전극막(220)을 순차적으로 적층할 수 있다.
제1 도전 라인(145) 및 제2 층간 절연 라인(160) 상에 순차적으로 적층된 각 제1 전극막(170), 가변 저항막(180), 제2 전극막(190), 제1 누설전류 방지막(200), 선택막(210) 및 제3 전극막(220)은 예를 들어, 물리 기상 증착(PVD), 분자선 에피택시(molecular beam epitaxy; MBE) 증착 공정, 원자층 증착(ALD) 공정, 화학 기상 증착(CVD) 공정, 플라즈마 강화 CVD(PE-CVD) 공정 등을 통해 형성될 수 있다.
도 9 내지 11을 참조하면, 제1 도전 라인(145) 및 제2 층간 절연 라인(160) 상에 순차적으로 적층된 제1 전극 라인(172), 가변 저항 라인(182), 제2 전극 라인(192), 제1 누설전류 방지 라인(202), 선택 라인(212) 및 제2 전극 라인(222)을 포함하는 라인 구조물을 형성할 수 있다.
상기 라인 구조물은 제3 전극막(220) 상에 제2 식각 마스크(도시되지 않음)를 형성한 후, 이를 사용하는 식각 공정을 통해 제1 전극막(170), 가변 저항막(180), 제2 전극막(190), 제1 누설전류 방지막(200), 선택막(210) 및 제3 전극막(220)을 순차적으로 식각함으로써 형성될 수 있다.
상기 라인 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 상기 제1 방향으로 서로 이웃하는 상기 라인 구조물들 사이에는 제1 금속 라인(135)의 상면 및 제2 층간 절연 라인(160)의 상면을 부분적으로 노출시키는 제2 개구(230)가 형성될 수 있다.
도 12 및 13을 참조하면, 제2 개구(230)를 채우는 제3 층간 절연 라인(240)을 형성할 수 있다.
제3 층간 절연 라인(240)은 제2 개구(230)를 채우며 상기 라인 구조물들을 커버하는 제3 층간 절연막을 제1 금속 라인(135) 및 제2 층간 절연 라인(160) 상에 형성한 후, 그 상부를 평탄화함으로써 형성될 수 있다.
제3 층간 절연 라인(240)은 상기 제2 방향으로 연장되어 상기 라인 구조물의 측벽을 커버할 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 평탄화 공정은, 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다. 상기 평탄화 공정 시, 제3 전극 라인(222) 상에 형성된 상기 제2 식각 마스크도 제거될 수 있으며, 이에 따라 제3 전극 라인(222)의 상면이 노출될 수 있다.
도 14 및 15를 참조하면, 상기 라인 구조물 및 제3 층간 절연 라인(240) 상에 제3 식각 마스크(250)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 식각 마스크(250)는 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 상기 제2 방향으로 서로 이웃하는 제3 식각 마스크들(250) 사이에는 제3 전극 라인(222)의 상면 및 제3 층간 절연 라인(240)의 상면을 부분적으로 노출시키는 제3 개구(255)가 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 식각 마스크(250)는 상기 제3 방향으로 제1 도전 라인(145)에 얼라인 되도록 형성될 수 있다.
도 16 내지 18을 참조하면, 제1 도전 라인(145) 상에 순차적으로 적층된 제1 전극(174), 가변 저항 패턴(184), 제2 전극(194), 제1 누설전류 방지 패턴(204), 선택 패턴(214) 및 제3 전극(224)을 형성할 수 있다. 이때, 제1 누설전류 방지 패턴(204) 및 선택 패턴(214)은 함께 선택 패턴 구조물을 형성할 수 있다.
구체적으로, 각 제1 전극(174), 가변 저항 패턴(184), 제2 전극(194), 제1 누설전류 방지 패턴(204), 선택 패턴(214) 및 제3 전극(224)은 제3 식각 마스크(250)를 사용하는 식각 공정을 통해 제1 전극 라인(172), 가변 저항 라인(182), 제2 전극 라인(192), 제1 누설전류 방지 라인(202), 선택 라인(212) 및 제3 전극 라인(222)을 순차적으로 식각함으로써 형성될 수 있다.
이때, 제1 전극(174), 가변 저항 패턴(184), 제2 전극(194), 제1 누설전류 방지 패턴(204), 선택 패턴(214) 및 제3 전극(224)은 각각 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 식각 공정은 제2 층간 절연 라인(160)의 상면이 노출될 때까지 수행될 수 있으며, 이에 따라 상기 제1 방향으로 서로 이웃하는 제1 전극들(174), 가변 저항 패턴들(184), 제2 전극들(194), 제1 누설전류 방지 패턴들(204), 선택 패턴들(214) 및 제3 전극들(224) 각각의 사이, 및 상기 제1 방향으로 서로 이웃하는 제3 층간 절연 라인들(240) 사이에는 제2 층간 절연 라인(160)의 상면을 노출시키는 제4 개구가 형성될 수 있다. 한편, 상기 제4 개구가 형성됨에 따라, 제3 층간 절연 라인(240)은 제3 층간 절연 패턴(245)으로 변환될 수 있다.
이후, 상기 제4 개구를 채우며 제1 전극(174), 가변 저항 패턴(184), 제2 전극(194), 제1 누설전류 방지 패턴(204), 선택 패턴(214) 및 제3 전극(224)을 커버하는 제4 층간 절연막을 제2 층간 절연 라인(160) 상에 형성한 후, 그 상부를 평탄화함으로써 제4 층간 절연 라인(260)을 형성할 수 있다. 제4 층간 절연 라인(260)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 누설전류 방지 패턴(204)에 포함된 상기 TMDC 물질은 각기 다른 에너지 밴드 구조를 가지고 있고, 이들이 갖는 전기적/광학적 특성도 서로 다르므로, 제1 누설전류 방지 패턴(204)은 본질적으로 n-타입의 도전형 또는 p-타입의 도전형을 가질 수 있다.
일 실시예에 있어서, 제1 누설전류 방지 패턴(204)이 예를 들어, MoS2를 포함하는 경우 n-타입의 도전형을 가질 수 있고, 선택 패턴(214)에 포함된 상기 OTS 물질은 주로 p-타입의 도전형을 가질 수 있으므로, 제1 누설전류 방지 패턴(204) 및 선택 패턴(214)은 함께 P-N junction을 형성할 수 있으며, 이에 따라 선택 패턴(214)으로부터 발생하는 누설전류가 크게 감소할 수 있다.
이와는 달리, 제1 누설전류 방지 패턴(204)이 예를 들어, WSe2를 포함하는 경우 p-타입의 도전형을 가질 수도 있고, 선택 패턴(214)이 n-타입의 도전형을 가질 수도 있다.
다시 도 1 내지 도 3을 참조하면, 제3 전극(224) 및 제4 층간 절연 라인(260) 상에 제2 도전 라인(275)를 형성할 수 있다.
구체적으로, 제2 도전 라인(275)은 상기 메모리 유닛 및 제4 층간 절연 라인(260) 상에 제2 도전막을 형성하고, 상기 제2 도전막 상에 제4 식각 마스크(도시되지 않음)를 형성한 후, 이를 사용하는 식각 공정을 통해 상기 제2 도전막을 식각함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제4 식각 마스크는 상기 제2 방향으로 연장될 수 있으며, 이에 따라 제2 도전 라인(275)도 상기 제2 방향으로 연장될 수 있다. 이때, 상기 제4 식각 마스크는 예를 들어, 더블 패터닝 공정에 의해 형성될 수 있다.
도 2 및 3은 제2 도전 라인(275)이 단일 재질로 형성된 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않고, 제2 도전 라인(275)은 제1 도전 라인(145)과 유사하게, 제2 배리어 라인 및 제2 금속 라인을 포함하도록 형성될 수도 있으며, 이 경우 상기 각 제2 배리어 라인 및 제2 금속 라인은 상기 제2 방향으로 연장될 수 있다.
제2 도전 라인(275)은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상기 제1 방향으로 서로 이웃하는 제2 도전 라인들(275) 사이에는 제3 층간 절연 패턴(245)의 상면 및 제4 층간 절연 라인(260)의 상면을 노출시키는 제5 개구(280)가 형성될 수 있다.
이후, 제5 개구(280)를 채우는 제5 층간 절연 라인(290)을 형성함으로써 상기 가변 저항 메모리 장치를 완성할 수 있다.
이상에서는, 제1 및 제2 도전 라인들(145, 275) 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 순차적으로 적층된 제1 전극(174), 가변 저항 패턴(184), 제2 전극(194), 제1 누설전류 방지 패턴(204), 선택 패턴(214) 및 제3 전극(224)을 형성하기 위하여, 상기 제2 식각 마스크 및 제3 식각 마스크(250)를 사용하는 식각 공정을 총 2회 수행하였으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 제1 전극(174), 가변 저항 패턴(184), 제2 전극(194), 제1 누설전류 방지 패턴(204), 선택 패턴(214) 및 제3 전극(224)은 1개의 식각 마스크만을 사용하는 식각 공정을 1회만 수행함으로써 형성될 수도 있으며, 또는 3개 이상의 식각 마스크를 사용하는 식각 공정을 3회 이상 수행함으로써 형성될 수도 있다.
도 19 및 20은 예시적인 실시예들에 따른 가변 저항 메모리 장치들을 설명하기 위한 단면도들이다. 이때, 도 19 및 20은 도 1의 A-A'선을 따라 절단한 단면도들이다.
상기 가변 저항 메모리 장치들은 선택 패턴 구조물의 형상을 제외하면, 도 1 내지 도 3을 참조로 설명한 가변 저항 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 19를 참조하면, 상기 가변 저항 메모리 장치는 제1 및 제2 도전 라인들(145, 275) 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 순차적으로 적층된 제1 전극(174), 가변 저항 패턴(184), 제2 전극(194), 선택 패턴 구조물 및 제3 전극(224)을 포함할 수 있으며, 상기 선택 패턴 구조물은 선택 패턴(214) 및 이의 상부에 형성된 제2 누설전류 방지 패턴(206)을 포함할 수 있다.
제2 누설전류 방지 패턴(206)은 제1 누설전류 방지 패턴(204)과 실질적으로 동일한 물질, 예를 들어, 2D 구조의 TMDC 물질을 포함할 수 있고, 본질적으로 n-타입의 도전형 또는 p-타입의 도전형을 가질 수 있으며, 이에 따라 p-타입의 도전형 또는 n-타입의 도전형을 갖는 선택 패턴(214)과 함께 P-N junction을 형성할 수 있다.
도 20을 참조하면, 상기 선택 패턴 구조물은 순차적으로 적층된 제1 누설전류 방지 패턴(204), 선택 패턴(214) 및 제2 누설전류 방지 패턴(206)을 포함할 수 있다.
제1 및 제2 누설전류 방지 패턴들(204, 206)은 서로 실질적으로 동일한 물질, 예를 들어, 2D 구조의 TMDC 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 누설전류 방지 패턴들(204, 206) 중 제1 누설전류 방지 패턴(204)만이 n-타입 또는 p-타입의 도전형을 갖고, 제2 누설전류 방지 패턴(206)은 도전성을 가지지 않을 수 있다. 이와는 달리, 제1 및 제2 누설전류 방지 패턴들(204, 206) 중 제2 누설전류 방지 패턴(206)만이 n-타입 또는 p-타입의 도전형을 갖고, 제1 누설전류 방지 패턴(204)이 도전성을 가지지 않을 수도 있다.
도 21 내지 24는 예시적인 실시예들에 따른 가변 저항 메모리 장치들을 설명하기 위한 단면도들이다. 이때, 도 21 내지 24는 도 1의 A-A'선을 따라 절단한 단면도들이다.
상기 가변 저항 메모리 장치는 제1 및 제2 단열 패턴들을 더 포함하는 것을 제외하면, 도 1 내지 도 3을 참조로 설명한 가변 저항 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 21을 참조하면, 상기 가변 저항 메모리 장치는 제1 및 제2 도전 라인들(145, 275) 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 순차적으로 적층된 메모리 유닛, 선택 패턴(214) 및 제3 전극(224)을 포함할 수 있으며, 상기 메모리 유닛은 순차적으로 적층된 제1 전극(174), 제1 단열 패턴(183), 가변 저항 패턴(184), 제2 단열 패턴(185) 및 제2 전극(194)을 포함할 수 있다.
제1 및 제2 단열 패턴들(183, 185)은 제1 누설전류 방지 패턴(204)과 실질적으로 동일하거나 유사한 물질, 예를 들어, 이차원(2-Dimentional; 2D) 구조의 전이 금속 칼코게나이드계(Transition metal dichalcogenide; TMDC) 물질을 포함할 수 있다.
일 실시예에 있어서, 가변 저항 패턴(184)의 하부에 순차적으로 적층된 제1 전극(174) 및 제1 단열 패턴(183)은 각각 탄소계 물질 및 텅스텐(W)을 포함할 수 있으며, 가변 저항 패턴(184)의 상부에 순차적으로 적층된 제2 단열 패턴(185) 및 제2 전극(194)은 각각 텅스텐(W) 및 탄소계 물질을 포함할 수 있다.
제1 및 제2 단열 패턴들(183, 185)에 포함된 상기 2D 구조의 TMDC 물질은 매우 작은 두께, 예를 들어, 약 0.5nm 이하의 단층막(monolayer)이 복수 개로 형성된 구조를 가질 수 있고, 상기 복수 개의 단층막은 Van der Waals 결합에 의해 일정 간격, 예를 들어, 약 0.65nm의 간격으로 서로 이격되도록 형성될 수 있다. 이에 따라, 상기 각 제1 및 제2 단열 패턴들(183, 185)은 낮은 열전도도를 가질 수 있으므로, 상기 메모리 유닛으로부터 발생하는 고온의 열이 상기 제3 방향을 따라 인접한 구성요소로 전도되는 것이 방지될 수 있다.
도 22를 참조하면, 상기 가변 저항 메모리 장치는 제1 및 제2 도전 라인들(145, 275) 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 순차적으로 적층된 메모리 유닛, 선택 패턴 구조물 및 제3 전극(224)을 포함할 수 있고, 상기 선택 패턴 구조물은 제1 누설전류 방지 패턴(204) 및 이의 상부에 형성된 선택 패턴(214)을 포함할 수 있으며, 상기 메모리 유닛은 제1 전극(174), 제1 단열 패턴(183), 가변 저항 패턴(184), 제2 단열 패턴(185) 및 제2 전극(194)을 포함할 수 있다.
도 23을 참조하면, 상기 가변 저항 메모리 장치는 제1 및 제2 도전 라인들(145, 275) 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 순차적으로 적층된 메모리 유닛, 선택 패턴 구조물 및 제3 전극(224)을 포함할 수 있고, 상기 선택 패턴 구조물은 선택 패턴(214) 및 이의 상부에 형성된 제2 누설전류 방지 패턴(206)을 포함할 수 있으며, 상기 메모리 유닛은 제1 전극(174), 제1 단열 패턴(183), 가변 저항 패턴(184), 제2 단열 패턴(185) 및 제2 전극(194)을 포함할 수 있다.
도 24를 참조하면, 상기 가변 저항 메모리 장치는 제1 및 제2 도전 라인들(145, 275) 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 순차적으로 적층된 메모리 유닛, 선택 패턴 구조물 및 제3 전극(224)을 포함할 수 있고, 상기 선택 패턴 구조물은 순차적으로 적층된 제1 누설전류 방지 패턴(204), 선택 패턴(214) 및 이의 상부에 형성된 제2 누설전류 방지 패턴(206)을 포함할 수 있으며, 상기 메모리 유닛은 제1 전극(174), 제1 단열 패턴(183), 가변 저항 패턴(184), 제2 단열 패턴(185) 및 제2 전극(194)을 포함할 수 있다.
도 25 내지 32는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 25 및 31은 상기 평면도들이며, 도 26-30 및 32는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이다.
상기 가변 저항 메모리 장치의 제조 방법은 메모리 유닛이 다마신 공정을 통해 형성되는 것을 제외하면, 도 4 내지 18 및 도 1 내지 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 반복적인 설명은 생략한다.
도 25 및 26을 참조하면, 도 4 내지 18을 참조로 설명한 공정들과 유사한 공정들을 수행할 수 있다.
구체적으로, 기판(300) 상에 형성된 제1 층간 절연막(310) 상에 제1 배리어막 및 제1 금속막을 순차적으로 적층하고, 상기 제1 금속막 상에 제5 식각 마스크(도시되지 않음)를 형성한 후, 이를 사용하는 식각 공정을 통해 상기 제1 배리어막 및 상기 제1 금속막을 순차적으로 식각함으로써, 순차적으로 적층된 제1 배리어 패턴(325) 및 제1 금속 패턴(335)를 포함하는 제1 도전 라인(345)이 형성될 수 있다. 이후, 제1 도전 라인(345) 상에 제1 전극막을 형성한 후, 제6 및 제7 식각 마스크들(도시되지 않음)을 사용하는 식각 공정들을 통해 이를 식각할 수 있으며, 이에 따라 제1 전극(374) 이 형성될 수 있다.
제1 도전 라인(345)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 상기 제2 방향으로 서로 이웃하는 제1 도전 라인들(345) 사이에는 제2 층간 절연 라인(도시되지 않음)이 형성될 수 있다.
제1 전극(374) 은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 상기 제1 방향으로 서로 이웃하는 제1 전극들(374) 사이에는 제3 층간 절연 패턴(395)이 형성될 수 있으며, 상기 제2 방향으로 서로 이웃하는 제1 전극들(374) 사이, 및 상기 제2 방향으로 서로 이웃하는 제3 층간 절연 패턴들(395) 사이에는 상기 제1 방향으로 연장되는 제4 층간 절연 라인(400)이 형성될 수 있다.
도 27을 참조하면, 제1 전극(374), 제3 층간 절연 패턴(395) 및 제4 층간 절연 라인(400) 상에 제5 층간 절연막(410)을 형성한 후, 제5 층간 절연막(410)을 관통하여 제1 전극(374) 상면을 노출시키는 리세스(415)를 형성할 수 있다.
이때, 제2 전극(374)의 상면도 부분적으로 제거될 수 있으며, 이에 따라 제1 전극(374) 상면의 가운데 부분이 이의 가장자리 부분보다 상기 제3 방향으로 더 낮은 위치에 형성될 수 있다.
예시적인 실시예들에 있어서, 리세스(415)는 기판(100) 상면에 대해 수직하지 않고 경사진 측벽을 가질 수 있으며, 하부로 갈수록 감소하는 폭을 가질 수 있다. 일 실시예에 있어서, 리세스(415)는 상부에서 보았을 때 원형 또는 타원형과 유사한 형상을 가질 수 있다.
제5 층간 절연막(410)은 예를 들어, 실리콘 산화물과 같은 산화물, 또는 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 28을 참조하면, 상기 노출된 제1 전극(374) 상면을 커버하며, 리세스(415)의 하부를 부분적으로 채우는 제1 단열 패턴(420)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 단열 패턴(420)은 전이 금속 예를 들어, 텅스텐(W) 또는 몰리브덴(Mo)을 포함하는 제1 단열막을 형성한 후, 상기 제1 단열막에 대해 H2S 플라즈마를 처리함으로써 형성될 수 있다. 이와는 달리, 제1 단열 패턴(420)은 상기 제1 단열막에 대해 H2Se 플라즈마를 처리함으로써 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 단열 패턴(420)은 상기 제1 단열막을 형성한 후, 상기 제1 단열막을 산화시켜 텅스텐 산화물(WOx) 또는 몰리브덴 산화물(MoOx)을 포함하는 제1 단열 산화막을 형성하고, 상기 제1 단열 산화막에 대해 H2S 플라즈마 또는 H2Se 플라즈마를 처리함으로써 형성될 수 있다.
제1 단열 패턴(420)은 제1 누설전류 방지 패턴(204)과 실질적으로 동일하거나 유사한 물질, 예를 들어, 2D 구조의 TMDC 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 단열 패턴(420)의 상면은 상기 제1 전극(374) 상면의 가장자리 부분보다 낮은 높이로 형성될 수 있으며, 이의 가운데 부분이 상기 제3 방향으로 오목한 형상을 가질 수 있다.
도 29를 참조하면, 제1 단열 패턴(420) 상에 리세스(415)를 채우는 가변 저항 패턴(430)을 형성할 수 있다.
구체적으로, 가변 저항 패턴(430)은 리세스(415)를 채우며 제5 층간 절연막(410)의 측벽 및 상면을 충분히 커버하는 가변 저항막을 제1 단열 패턴(420) 상에 형성한 후, 그 상부를 평탄화함으로써 형성할 수 있으며, 이에 따라 가변 저항 패턴(430)의 상면이 노출될 수 있다.
상기 가변 저항막은 물리 기상 증착(PVD), 분자선 에피택시(molecular beam epitaxy; MBE) 증착 공정, 원자층 증착(ALD) 공정, 화학 기상 증착(CVD) 공정, 플라즈마 강화 CVD(PE-CVD) 공정 등을 통해 형성될 수 있으며, 상변화에 따라 저항이 변하는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 단열 패턴(420) 및 가변 저항 패턴(430)은 인시튜(in-situ)로 형성될 수 있다.
도 30을 참조하면, 도 4 내지 18을 참조로 설명한 공정들과 유사한 공정들을 수행할 수 있으며, 이에 따라 순차적으로 적층된 제2 단열 패턴(444), 제2 전극(454), 선택 패턴(464) 및 제3 전극(474)을 형성할 수 있다.
구체적으로, 가변 저항 패턴(430) 및 제5 층간 절연막(410) 상에 제2 단열막, 제2 전극막, 선택막 및 제3 전극막을 순차적으로 형성한 후, 제8 및 제9 식각 마스크들(도시되지 않음)을 사용하는 식각 공정들을 통해 이들을 식각할 수 있으며, 이에 따라 순차적으로 적층된 제2 단열 패턴(444), 제2 전극(454), 선택 패턴(464) 및 제3 전극(474)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 단열 패턴(444), 제2 전극(454), 선택 패턴(464) 및 제3 전극(474)은 실질적으로 서로 동일한 폭을 가질 수 있고, 이들은 가변 저항 패턴(430) 상면의 폭보다 클 수 있으며, 이에 따라 가변 저항 패턴(430)은 제2 단열 패턴(444)에 의해 제2 전극(454), 선택 패턴(464) 및 제3 전극(474)으로부터 완전히 분리될 수 있다.
예시적인 실시예들에 있어서, 제2 단열 패턴(444)은 제1 단열 패턴(420)과 실질적으로 동일한 두께를 가질 수 있으나, 제2 전극(454)보다는 작은 두께를 가질 수 있다.
이때, 순차적으로 적층된 제1 전극(374), 제1 단열 패턴(420), 가변 저항 패턴(430), 제2 단열 패턴(444) 및 제2 전극(454)는 함께 메모리 유닛을 형성할 수 있다.
제2 단열 패턴(444)은 제1 단열 패턴(420)과 실질적으로 동일한 물질을 포함할 수 있다.
이후, 순차적으로 적층된 제2 단열 패턴(444), 제2 전극(454), 선택 패턴(464) 및 제3 전극(374) 각각의 상기 제1 방향으로의 양 측벽들을 커버하는 제6 층간 절연 패턴(480)을 형성할 수 있으며, 제2 단열 패턴(444), 제2 전극(454), 선택 패턴(464), 제3 전극(374) 및 제6 층간 절연 패턴(480)을 포함하는 구조물의 상기 제2 방향으로의 양 측벽들을 커버하는 제7 층간 절연 라인(도시되지 않음)을 형성할 수 있다.
도 31 및 32를 참조하면, 도 1 내지 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제3 전극(373) 제6 층간 절연 패턴(480) 및 상기 제7 층간 절연 라인 상에 제2 도전 라인(490), 및 이의 측벽을 커버하는 제8 층간 절연 라인(500)을 형성함으로써, 상기 가변 저항 메모리 장치의 제조를 완성할 수 있다.
도 33 내지 35는 예시적인 실시예들에 따른 가변 저항 메모리 장치들을 설명하기 위한 단면도들이다. 이때, 도 33 내지 35는 도 31의 A-A'선을 따라 절단한 단면도들이다.
상기 가변 저항 메모리 장치는 선택 패턴 구조물의 형상을 제외하면, 도 31 및 32를 참조로 설명한 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 33을 참조하면, 제2 전극(454) 및 제3 전극(474) 사이에 형성된 선택 패턴 구조물은 순차적으로 적층된 제1 누설전류 방지 패턴(462) 및 선택 패턴(464)을 포함할 수 있다.
도 34를 참조하면, 제2 전극(454) 및 제3 전극(474) 사이에 형성된 선택 패턴 구조물은 순차적으로 적층된 선택 패턴(464) 및 제2 누설전류 방지 패턴(466)을 포함할 수 있다.
도 35를 참조하면, 제2 전극(454) 및 제3 전극(474) 사이에 형성된 선택 패턴 구조물은 순차적으로 적층된 제1 누설전류 방지 패턴(462), 선택 패턴(464) 및 제2 누설전류 방지 패턴(466)을 포함할 수 있다.
예시적인 실시예들에 있어서, 가변 저항 패턴(430)의 상부 및 하부에 각각 형성된 제1 및 제2 단열패턴들(420, 444)과는 달리, 제1 및 제2 누설전류 방지 패턴들(462, 466)은 선택 패턴(464)의 상부에만 형성되거나, 이의 하부에만 형성될 수도 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300: 기판 110, 310: 제1 층간 절연막
125, 325: 제1 배리어 라인 135, 335: 제1 금속 라인
145, 345: 제1 도전 라인 150: 제1 개구
160: 제2 층간 절연 라인 170: 제1 전극막
172: 제1 전극 라인 174, 374: 제1 전극
180: 가변 저항막 182: 가변 저항 라인
183, 420: 제1 단열 패턴 184: 가변 저항 패턴
185, 444: 제2 단열 패턴 190: 제2 전극막
192: 제2 전극 라인 194, 454: 제2 전극
200: 제1 누설전류 방지막 202: 제1 누설전류 방지 라인
204, 462: 제1 누설전류 방지 패턴 206, 466: 제2 누설전류 방지 패턴
210: 선택막 212: 선택 라인
214, 464: 선택 패턴 220: 제3 전극막
222: 제3 전극 라인 224, 474: 제3 전극
230: 제2 개구 240: 제3 층간 절연 라인
245, 395: 제3 층간 절연 패턴 250: 제3 식각 마스크
255: 제3 개구 260: 제4 층간 절연 라인
275, 490: 제2 도전 라인 290: 제5 층간 절연 라인
410: 제5 층간 절연막 415: 리세스
480: 제6 층간 절연 패턴 500: 제8 층간 절연 라인

Claims (10)

  1. 기판 상에 형성된 제1 전극;
    상기 제1 전극 상에 형성된 가변 저항 패턴;
    상기 가변 저항 패턴 상에 형성된 제2 전극;
    상기 제2 전극 상에 형성된 선택 패턴 구조물; 및
    상기 선택 패턴 구조물 상에 형성된 제3 전극을 구비하며,
    상기 선택 패턴 구조물은 순차적으로 적층된 제1 누설전류 방지 패턴 및 선택 패턴을 포함하고,
    상기 제1 누설전류 방지 패턴은 이차원(2-Dimentional; 2D) 구조의 전이 금속 칼코게나이드계(Transition metal dichalcogenide; TMDC) 물질을 포함하는 가변 저항 메모리 장치.
  2. 제1항에 있어서, 상기 제1 누설전류 방지 패턴은 2D 구조의 TMDC 물질을 포함하고, 상기 TMDC 물질은 MX2의 화학식으로 표현되며,
    M은 전이 금속이고, X는 칼코겐 물질인 가변 저항 메모리 장치.
  3. 제2항에 있어서, 상기 전이 금속은 몰리브덴(Mo), 텅스텐(W), 니오븀(Nb), 바나듐(V), 탄탈륨(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 테크네튬(Tc), 백금(Pt) 및 레늄(Re)으로 구성된 그룹에서 선택된 적어도 하나를 포함하고,
    상기 칼코겐 물질은 황(S), 셀레늄(Se) 및 텔루륨(Te)으로 구성된 그룹에서 선택된 적어도 하나를 포함하는 가변 저항 메모리 장치.
  4. 제3항에 있어서, 상기 TMDC 물질은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2 및 ReSe2로 구성된 그룹에서 선택된 적어도 하나를 포함하는 가변 저항 메모리 장치.
  5. 제4항에 있어서, 상기 TMDC 물질은 MoS2를 포함하는 제1 막 및 MoSe2를 포함하는 제2 막이 순차적으로 적층된 구조 또는 WSe2를 포함하는 제3 막 및 MoS2를 포함하는 제4 막이 순차적으로 적층된 구조를 갖는 가변 저항 메모리 장치.
  6. 제1항에 있어서, 상기 제1 누설전류 방지 패턴은 n-타입 또는 p-타입의 도전형을 가지고, 상기 선택 패턴은 p-타입 또는 n-타입의 도전형을 가지며,
    상기 제1 누설전류 방지 패턴 및 상기 선택 패턴은 함께 P-N junction을 형성하는 가변 저항 메모리 장치.
  7. 제1항에 있어서, 상기 제1 누설전류 방지 패턴은 상기 선택 패턴의 상부에 형성된 가변 저항 메모리 장치.
  8. 제1항에 있어서, 상기 선택 패턴 구조물은 상기 선택 패턴 상부에 형성되며, 2D 구조의 TMDC 물질을 포함하는 제2 누설전류 방지 패턴을 더 구비하는 가변 저항 메모리 장치.
  9. 기판 상에 형성된 제1 전극;
    상기 제1 전극 상에 순차적으로 적층된 제1 단열 패턴, 가변 저항 패턴 및 제2 단열 패턴을 포함하는 메모리 유닛;
    상기 메모리 유닛 상에 형성된 제2 전극;
    상기 제2 전극 상에 형성된 선택 패턴 구조물; 및
    상기 선택 패턴 구조물 상에 형성된 제3 전극을 구비하며,
    상기 각 제1 및 제2 단열 패턴들은 이차원(2-Dimentional; 2D) 구조의 전이 금속 칼코게나이드계(Transition metal dichalcogenide; TMDC) 물질을 포함하는 가변 저항 메모리 장치.
  10. 각각이 기판 상면에 평행한 제1 방향으로 연장되며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성된 제1 도전 라인들;
    상기 제1 도전 라인들 상에서 각각이 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 복수 개로 형성된 제2 도전 라인들; 및
    상기 제1 및 제2 도전 라인들 사이에서 상기 기판 상면에 수직한 제3 방향으로 이들이 서로 오버랩되는 각 영역들에 순차적으로 적층된 제1 전극, 메모리 유닛, 제2 전극, 선택 패턴 구조물 및 제3 전극을 구비하며,
    상기 메모리 유닛은 순차적으로 적층된 제1 단열 패턴, 가변 저항 패턴 및 제2 단열 패턴을 포함하고,
    상기 선택 패턴 구조물은 순차적으로 적층된 제1 누설전류 방지 패턴 및 선택 패턴을 포함하며,
    상기 각 제1 및 제2 단열 패턴들은 이차원(2-Dimentional; 2D) 구조의 전이 금속 칼코게나이드계(Transition metal dichalcogenide; TMDC) 물질을 포함하고, 그리고
    상기 제1 누설전류 방지 패턴도 2D 구조의 TMDC 물질을 포함하는 가변 저항 메모리 장치.
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* Cited by examiner, † Cited by third party
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Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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US9865806B2 (en) * 2013-06-05 2018-01-09 SK Hynix Inc. Electronic device and method for fabricating the same
KR102134819B1 (ko) * 2013-11-29 2020-07-21 삼성전자주식회사 전자 소자
KR102079602B1 (ko) 2013-12-05 2020-02-21 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102434699B1 (ko) 2015-07-31 2022-08-22 삼성전자주식회사 확산방지층을 포함하는 다층구조체 및 이를 구비하는 소자
KR102475041B1 (ko) * 2016-02-22 2022-12-07 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR102607859B1 (ko) 2016-08-23 2023-11-29 삼성전자주식회사 이차원 물질을 포함하는 상변화 메모리소자 및 그 동작방법
WO2018125237A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Semiconductor memory devices with ballasts
KR102496377B1 (ko) 2017-10-24 2023-02-06 삼성전자주식회사 저항변화 물질층을 가지는 비휘발성 메모리소자
FR3073076A1 (fr) 2017-10-27 2019-05-03 Stmicroelectronics (Crolles 2) Sas Point memoire a materiau a changement de phase
US10756263B2 (en) * 2018-05-23 2020-08-25 Purdue Research Foundation Phase transition based resistive random-access memory
US20200013951A1 (en) * 2018-07-06 2020-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. Pcram structure
EP3621122B1 (en) * 2018-09-04 2021-11-17 IMEC vzw Memory selector, memory cell and random access memory
US11152565B2 (en) * 2019-09-17 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof

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