KR102466226B1 - 산화물 반도체의 오믹 접합 구조를 갖는 박막 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
다양한 실시예들은 산화물 반도체의 오믹 접합 구조를 갖는 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 기판, 기판 상에 배치되고, 제 1 영역 및 적어도 하나의 홈이 형성되는 제 2 영역으로 구분되는 IGZO 채널층, IGZO 채널층의 제 1 영역 상에 배치되는 제 1 전극, n+ 산화물로 이루어지고, 홈 내에 배치되는 오믹 접합층, 및 오믹 접합층 상에 접합되는 제 2 전극을 포함하는 박막 트랜지스터 및 그의 제조 방법을 제공할 수 있다.
Description
다양한 실시예들은 산화물 반도체의 오믹 접합 구조를 갖는 박막 트랜지스터(thin film transistor; TFT) 및 그의 제조 방법에 관한 것이다.
실리콘 기반의 물질을 사용하는 메모리 소자의 경우, 반도체와 전극이 만나는 접촉 부분의 단위 면적에 해당하는 저항을 보여주는 비접촉 저항(specific contact resistivity, specific contact resistance)이 <10-8 [Ω·cm2] 수준이다. 한편, 디스플레이에서 최근 사용되는 IGZO 산화물 반도체의 경우, 비접촉 저항이 10-3 ~ 10-4[Ω·cm2] 정도이다. 따라서, 메모리 소자에 사용하기 위해서, IGZO 산화물 반도체의 비접촉 저항을 낮출 필요가 있다. 기존에는, IGZO 산화물 반도체의 비접촉 저항을 낮추기 위해, IGZO의 일함수보다 작은 일함수의 금속을 전극으로 사용하여 쇼트키 배리어가 생기지 않게 하는 방식이 사용되었다. 그러나, 상기한 바와 같이 전극의 금속을 바꾸는 방식으로는, IGZO 산화물의 비접촉 저항을 크게 낮추지 못하였다.
다양한 실시예들은 낮은 저항을 갖는 박막 트랜지스터 및 그의 제조 방법을 제공한다.
다양한 실시예들에 따른 박막 트랜지스터는, 기판, 상기 기판 상에 배치되고, 제 1 영역 및 적어도 하나의 홈이 형성되는 제 2 영역으로 구분되는 IGZO 채널층, 상기 IGZO 채널층의 상기 제 1 영역 상에 배치되는 제 1 전극, n+ 산화물로 이루어지고, 상기 홈 내에 배치되는 오믹 접합층, 및 상기 오믹 접합층 상에 접합되는 제 2 전극을 포함할 수 있다.
다양한 실시예들에 따른 박막 트랜지스터의 제조 방법은, 기판 상에 IGZO 채널층을 제공하는 단계, 상기 IGZO 채널층의 제 1 영역 상에 제 1 전극을 제공하는 단계, 상기 IGZO 채널층의 제 2 영역에 적어도 하나의 홈을 형성하는 단계, n+ 산화물을 이용하여, 상기 홈 내에 오믹 접합층을 형성하는 단계, 및 상기 오믹 접합층 상에 제 2 전극을 접합시키는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, IGZO 채널층에 캐리어 농도가 높은 n+ 산화물을 이용하여 오믹 접합층이 형성됨으로써, 제 2 전극이 IGZO 채널층에 직접 접촉하는 것이 아니라, 오믹 접합층에 접합될 수 있다. 이 때 오믹 접합층이 높은 캐리어 농도를 가지므로, 오믹 접합층과 제 2 전극 사이에 저저항 접촉이 구현될 수 있다. 즉, IGZO 채널층을 갖는 박막 트랜지스터에서, 제 2 전극에 대한 비접촉 저항이 크게 개선될 수 있다. 이를 통해, IGZO 채널층을 갖는 박막 트랜지스터가 메모리 소자에 사용될 수 있다.
도 1은 다양한 실시예들에 따른 박막 트랜지스터를 도시하는 도면이다.
도 2는 다양한 실시예들에 따른 박막 트랜지스터의 제조 방법을 도시하는 도면이다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10 및 도 11은 다양한 실시예들에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면들이다.
도 2는 다양한 실시예들에 따른 박막 트랜지스터의 제조 방법을 도시하는 도면이다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10 및 도 11은 다양한 실시예들에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면들이다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 설명된다.
다양한 실시예들에 따르면, 자기정렬(self-aligned) 구조의 박막 트랜지스터의 제조 공정 특성상 하나의 마스크를 이용하여 게이트 전극(gate)과 게이트 전극을 위한 절연층이 함께 식각될 수 있다. 이러한 특성을 이용하여 IGZO 채널층의 일부 영역이 노출되도록 식각된 후, n+ 산화물이 증착됨에 따라, 오믹 접합층이 제공될 수 있다. 이 때 오믹 접합층은 구조적으로 소스 전극(source) 및 드레인 전극(drain)과 접촉할 수 있다. 이와 같이, IGZO 채널층에서 소스 전극 및 드레인 전극과 접촉하는 물질을 바꿈으로써, IGZO 산화물 반도체의 비접촉 저항(specific contact resistivity, specific contact resistance)이 낮아질 수 있다. 여기서, IGZO 산화물 반도체의 비접촉 저항이 10-6[Ω·cm2] 이상 개선될 수 있다.
다양한 실시예들에 따르면, n+ 산화물은 캐리어(전자로도 지칭됨) 농도가 높은 n+ 타입의 산화물이다. 이 때 n+ 산화물은 높은 이동도(mobility)와 관련 있는 인듐(Indium; In) 비중이 높은 물질 또는 기존의 채널 증착 조건과는 달리 산소 분압을 조절하여 산소 공공을 조절함으로써 캐리어 농도가 높은 물질을 나타낼 수 있다. 예를 들면, n+ 산화물은 IGTO(Indium Gallium Tin Oxide), IGO(Indium Gallium Oxide), ITO(Indium Tin Oxide), IGZTO(Indium Gallium Zinc Tin Oxide) 또는 AZO(Aluminum-doped Zinc Oxide) 중 적어도 하나를 포함할 수 있다.
다양한 실시예들에 따르면, 오믹 접합층에 접합되는 전극은, 기존의 금속 물질이 아닌, 차세대 금속 물질로 이루어지며, 예컨대 텅스텐(Tungsten; W), 코발트(Cobalt; Co) 또는 루테늄(Ruthenium; Ru) 중 적어도 하나를 포함할 수 있다. 이는, 전극이 기존의 금속 물질, 예컨대 알루미늄(Aluminum; Al), 구리(Copper; Cu), 은(Silver; Ag) 등을 사용하여 수 나노미터 수준의 사이즈로 제작되었을 때, 산란(scattering)으로 인해 IGZO 산화물 반도체의 비접촉 저항이 증가하는 현상이 발생하였기 때문이다.
다양한 실시예들에서는, 자기정렬 구조의 특성을 이용해 IGZO 채널층이 선택적으로 식각된 다음, 산소 분압 조절을 통해 산소 공공을 조절하여 캐리어 농도가 높은 n+ 산화물이 증착됨에 따라, 오믹 접합층이 제공되고, 이러한 오믹 접합층에 전극이 증착될 수 있다. 이를 통해, 기존의 IGZO 채널층에 전극이 직접 증착되었을 때보다 우수한 비접촉 저항이 확보될 수 있다. 다양한 실시예들에 따른 IGZO 산화물 반도체는 낮은 저항이 요구되는 메모리 소자, 예컨대 3D DRAM, V- NAND 메모리에 적용될 수 있다.
도 1은 다양한 실시예들에 따른 박막 트랜지스터(100)를 도시하는 도면이다.
도1을 참조하면, 다양한 실시예들에 따른 박막 트랜지스터(100)는 기판(110), IGZO(Indium Gallium Zinc Oxide) 채널층(120), 절연층(130), 제 1 전극(140), 적어도 하나의 오믹 접합층(150), 보호층(160) 및 적어도 하나의 제 2 전극(170)을 포함할 수 있다.
기판(110)은 IGZO 채널층(120), 절연층(130), 제 1 전극(140), 오믹 접합층(150), 보호층(160) 및 제 2 전극(170)을 지지할 수 있다. 예를 들면, 기판(110)은 실리콘(Si)을 포함할 수 있다.
IGZO 채널층(120)은 기판(110) 상에 배치될 수 있다. 이 때 IGZO 채널층(120)은 인듐(Indium; In), 갈륨(Gallium; Ga), 아연(Zinc; Zn) 및 산소(Oxide; O)의 결합으로 이루어질 수 있다. 그리고, IGZO 채널층(120)은 제 1 영역과 제 2 영역으로 구분될 수 있다. 일 실시예에 따르면, 제 1 영역이 IGZO 채널층(120)의 중앙에 배치되고, 제 2 영역이 제 1 영역을 둘러쌀 수 있다. 또한, 제 2 영역에는, 적어도 하나의 홈(125)이 형성되어 있을 수 있다. 일 실시예에 따르면, 복수의 홈(125)들이 IGZO 채널층(120)의 제 2 영역에 형성되어 있는 경우, 홈(125)들은 상호로부터 이격되어 있을 수 있다.
절연층(130)은 IGZO 채널층(120) 상에 배치될 수 있다. 이 때 절연층(130)은 제 1 전극(140)을 IGZO 채널층(120)으로부터 격리시키기 위해 제공될 수 있다. 이를 위해, 절연층(130)은 IGZO 채널층(120)과 제 1 전극(140) 사이에 개재될 수 있다. 그리고, 절연층(130)은 IGZO 채널층(120)의 제 1 영역 상에 배치될 수 있다.
제 1 전극(140)은 절연층(130) 상에 배치될 수 있다. 이 때 제 1 전극(140)은 절연층(130)을 사이에 두고, IGZO 채널층(120) 상에 배치될 수 있다. 그리고, 제 1 전극(140)은 IGZO 채널층(120)의 제 1 영역 상에 배치될 수 있다. 여기서, 제 1 전극(140)은 IGZO 채널층(120)에 직접 접촉하지 않을 수 있다. 일 실시예에 따르면, 제 1 전극(140)은 게이트 전극(gate)일 수 있다. 예를 들면, 제 1 전극(140)은 텅스텐(Tungsten; W), 코발트(Cobalt; Co) 또는 루테늄(Ruthenium; Ru) 중 적어도 하나를 포함할 수 있다.
오믹 접합층(150)은 IGZO 채널층(120)의 홈(125) 내에 개별적으로 배치될 수 있다. 일 실시예에 따르면, 복수의 홈(125)들이 IGZO 채널층(120)의 제 2 영역에 형성되어 있는 경우, 복수의 오믹 접합층(150)들의 각각이 홈(125)들의 각각에 배치될 수 있다. 이 때 오믹 접합층(150)은 n+ 산화물로 이루어질 수 있다. 예를 들면, n+ 산화물은 IGTO(Indium Gallium Tin Oxide), IGO(Indium Gallium Oxide), ITO(Indium Tin Oxide), IGZTO(Indium Gallium Zinc Tin Oxide) 또는 AZO(Aluminum-doped Zinc Oxide) 중 적어도 하나를 포함할 수 있다.
보호층(160)은 기판(110) 상에서 IGZO 채널층(120), 절연층(130), 제 1 전극(140) 및 오믹 접합층(150)을 덮을 수 있다. 이를 통해, 보호층(160)은 기판(110) 상에서 IGZO 채널층(120), 절연층(130), 제 1 전극(140) 및 오믹 접합층(150)을 보호할 수 있다. 이 때 보호층(160)에는, 적어도 하나의 홀(165)이 형성되어 있을 수 있다. 홀(165)은 보호층(160)을 관통하며, 보호층(160)의 외부로부터 오믹 접합층(150)의 표면으로 이어질 수 있다. 일 실시예에 따르면, 복수의 오믹 접합층(150)들이 IGZO 채널층(120)의 제 2 영역에 배치되어 있는 경우, 보호층(160)에는 복수의 홀(165)들이 상호로부터 이격되어 배치될 수 있다.
제 2 전극(170)은 오믹 접합층(150) 상에 접합될 수 있다. 이 때 제 2 전극(170)은 보호층(160)의 외부로 노출되고, 홀(165)의 내부를 통과하여 오믹 접합층(150)에 접합될 수 있다. 일 실시예에 따르면, 복수의 오믹 접합층(150)들이 IGZO 채널층(120)의 제 2 영역에 배치되어 있는 경우, 복수의 제 2 전극(170)들의 각각이 오믹 접합층(150)들의 각각에 배치될 수 있다. 여기서, 제 2 전극(170)들 중 하나는 소스 전극(source)이고, 제 2 전극(170)들 중 다른 하나는 드레인 전극(drain)일 수 있다. 예를 들면, 제 2 전극(170)은 텅스텐(W), 코발트(Co) 또는 루테늄(Ru) 중 적어도 하나를 포함할 수 있다.
도 2는 다양한 실시예들에 따른 박막 트랜지스터(100)의 제조 방법을 도시하는 도면이다. 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10 및 도 11은 다양한 실시예들에 따른 박막 트랜지스터(100)의 제조 방법을 설명하기 위한 도면들이다.
도 2를 참조하면, 211 단계에서, 도 3에 도시된 바와 같이, 기판(110) 상에 IGZO 채널층(120)이 제공될 수 있다. 예를 들면, 기판(110)은 실리콘(Si)을 포함할 수 있다. 여기서, IGZO 채널층(120)의 면적은 기판(110)의 면적과 동일하거나, 기판(110)의 면적 보다 작을 수 있다. 이 때 IGZO 채널층(120)은 인듐(Indium; In), 갈륨(Gallium; Ga), 아연(Zinc; Zn) 및 산소(Oxide; O)의 결합으로 이루어질 수 있다. 그리고, IGZO 채널층(120)은 제 1 영역과 제 2 영역으로 구분될 수 있다. 일 실시예에 따르면, 제 1 영역이 IGZO 채널층(120)의 중앙에 배치되고, 제 2 영역이 제 1 영역을 둘러쌀 수 있다.
213 단계에서, 도 4에 도시된 바와 같이, IGZO 채널층(120) 상에 절연층(130)이 제공될 수 있다. 일 실시예에 따르면, 절연층(130)은 기판(110) 상에서 IGZO 채널층(120)을 덮도록 형성될 수 있다. 여기서, 절연층(130)은 IGZO 채널층(120)의 제 1 영역뿐 아니라 제 2 영역도 덮을 수 있다. 다른 실시예에 따르면, 도시되지는 않았으나, 절연층(130)은 IGZO 채널층(120)의 제 1 영역만을 덮을 수 있다.
215 단계에서, 도 5에 도시된 바와 같이, 절연층(130) 상에 제 1 전극(140)이 제공될 수있다. 이 때 제 1 전극(140)은 절연층(130)을 사이에 두고, IGZO 채널층(120) 상에 배치될 수 있다. 일 실시예에 따르면, 제 1 전극(140)은 IGZO 채널층(120)의 제 1 영역 상에 배치될 수 있다. 다른 실시예에 따르면, 도시되지는 않았으나, 제 1 전극(140)은 IGZO 채널층(120)의 제 1 영역뿐 아니라 제 2 영역 상에도 배치될 수 있다. 여기서, 제 1 전극(140)은 IGZO 채널층(120)에 직접 접촉하지 않을 수 있다. 일 실시예에 따르면, 제 1 전극(140)은 게이트 전극일 수 있다. 예를 들면, 제 1 전극(140)은 텅스텐(W), 코발트(Co) 또는 루테늄(Ru) 중 적어도 하나를 포함할 수 있다.
217 단계에서, 도 6에 도시된 바와 같이, 절연층(130) 또는 제 1 전극(140) 중 적어도 하나가 식각될 수 있다. 이 때 IGZO 채널층(120)의 제 2 영역이 절연층(130) 및 제 1 전극(140)으로부터 노출되도록, IGZO 채널층(120)의 제 2 영역에서 절연층(130) 또는 제 1 전극(140) 중 적어도 하나가 제거될 수 있다. 일 실시예에 따르면, 절연층(130)과 제 1 전극(140)이 모두 IGZO 채널층(120)의 제1 영역뿐 아니라 제 2 영역 상에도 배치되는 경우, 절연층(130)과 제 1 전극(140)이 함께 식각될 수 있다. 다른 실시예에 따르면, 절연층(130)만이 IGZO 채널층(120)의 제 1 영역뿐 아니라 제 2 영역 상에도 배치되는 경우, 절연층(130)이 식각될 수 있다. 이를 통해, IGZO 채널층(120)의 제 1 영역에만, 절연층(130) 및 제 1 전극(140)이 남아 있을 수 있다.
219 단계에서, 도 7에 도시된 바와 같이, IGZO 채널층(120)에 적어도 하나의 홈(125)이 형성될 수 있다. 이 때 홈(125)은 IGZO 채널층(120)의 제 2 영역에 형성될 수 있다. 일 실시예에 따르면, 복수의 홈(125)들이 IGZO 채널층(120)의 제 2 영역에서 상호로부터 이격되도록 형성될 수 있다.
221 단계에서, 도 8에 도시된 바와 같이, IGZO 채널층(120)의 홈(125) 내에 오믹 접합층(150)이 형성될 수 있다. 일 실시예에 따르면, 복수의 홈(125)들이 IGZO 채널층(120)의 제 2 영역에 형성되어 있는 경우, 복수의 오믹 접합층(150)들의 각각이 홈(125)들의 각각에 형성될 수 있다. 이 때 오믹 접합층(150)은 n+ 산화물로 이루어질 수 있다. 예를 들면, n+ 산화물은 IGTO, IGO, ITO, IGZTO 또는 AZO 중 적어도 하나를 포함할 수 있다.
223 단계에서, 도 9에 도시된 바와 같이, 기판(110) 상에서 IGZO 채널층(120), 절연층(130), 제 1 전극(140) 및 오믹 접합층(150)을 덮는 보호층(160)이 제공될 수 있다. 이를 통해, 보호층(160)은 기판(110) 상에서 IGZO 채널층(120), 절연층(130), 제 1 전극(140) 및 오믹 접합층(150)을 보호할 수 있다.
225 단계에서, 도 10에 도시된 바와 같이, 보호층(160)에 적어도 하나의 홀(165)이 형성될 수 있다. 홀(165)은 보호층(160)을 관통하며, 보호층(160)의 외부로부터 오믹 접합층(150)의 표면으로 이어질 수 있다. 일 실시예에 따르면, 복수의 오믹 접합층(150)들이 IGZO 채널층(120)의 제 2 영역에 배치되어 있는 경우, 복수의 홀(165)들이 보호층(160)에서 상호로부터 이격되도록 형성될 수 있다.
227 단계에서, 도 11에 도시된 바와 같이, 오믹 접합층(150) 상에 제 2 전극(170)이 형성될 수 있다. 이 때 제 2 전극(170)은 보호층(160)의 외부로 노출되고, 홀(165)의 내부를 통과하여 오믹 접합층(150)에 접합될 수 있다. 일 실시예에 따르면, 복수의 오믹 접합층(150)들이 IGZO 채널층(120)의 제 2 영역에 배치되어 있는 경우, 복수의 제 2 전극(170)들의 각각이 오믹 접합층(150)들의 각각에 접합될 수 있다. 여기서, 제 2 전극(170)들 중 하나는 소스 전극이고, 제 2 전극(170)들 중 다른 하나는 드레인 전극일 수 있다. 예를 들면, 제 2 전극(170)은 텅스텐(W), 코발트(Co) 또는 루테늄(Ru) 중 적어도 하나를 포함할 수 있다.
이에 따라, 다양한 실시예들에 따른 박막 트랜지스터(100)가 제조될 수 있다.
다양한 실시예들에 따르면, IGZO 채널층(120)에 캐리어 농도가 높은 n+ 산화물을 이용하여 오믹 접합층(150)이 형성됨으로써, 제 2 전극(170)이 IGZO 채널층(120)에 직접 접촉하는 것이 아니라, 오믹 접합층(150)에 접합될 수 있다. 이 때 오믹 접합층(150)이 높은 캐리어 농도를 가지므로, 오믹 접합층(150)과 제 2 전극(170) 사이에 저저항 접촉이 구현될 수 있다. 즉, IGZO 채널층(120)을 갖는 박막 트랜지스터(100)에서, 제 2 전극(170)에 대한 비접촉 저항이 크게 개선될 수 있다. 이를 통해, IGZO 채널층(120)을 갖는 박막 트랜지스터(100)가 메모리 소자에 사용될 수 있다.
다양한 실시예들에 따른 박막 트랜지스터(100)는, 기판(110), 기판(110) 상에 배치되고, 제 1 영역 및 적어도 하나의 홈(125)이 형성되는 제 2 영역으로 구분되는 IGZO 채널층(120), IGZO 채널층(120)의 제 1 영역 상에 배치되는 제 1 전극(140), n+ 산화물로 이루어지고, 홈(125) 내에 배치되는 오믹 접합층(150), 및 오믹 접합층(150) 상에 접합되는 제 2 전극(170)을 포함할 수 있다.
다양한 실시예들에 따르면, n+ 산화물은, IGTO, IGO, ITO, IGZTO 또는 AZO 중 적어도 하나를 포함할 수 있다.
다양한 실시예들에 따르면, 박막 트랜지스터(100)는, IGZO 채널층(120)과 제 1 전극(140) 사이에 개재되는 절연층(130)을 더 포함할 수 있다.
다양한 실시예들에 따르면, 박막 트랜지스터(100)는, 기판(110) 상에서 IGZO 채널층(120), 제 1 전극(140) 및 오믹 접합층(150)을 덮고, 외부로부터 오믹 접합층(150)의 표면으로 이어지는 홀(165)이 형성되는 보호층(160)을 더 포함할 수 있다.
다양한 실시예들에 따르면, 제 2 전극(170)은, 보호층(160)의 외부로 노출되고, 홀(165)의 내부를 통과하여 오믹 접합층(150)에 접합될 수 있다.
다양한 실시예들에 따르면, 제 1 전극(140)은 게이트 전극이고, 제 2 전극(170)은 소스 전극 및 드레인 전극을 포함할 수 있다.
다양한 실시예들에 따른 박막 트랜지스터(100)의 제조 방법은, 기판(110) 상에 IGZO 채널층(120)을 제공하는 단계, IGZO 채널층(120)의 제 1 영역 상에 제 1 전극(140)을 제공하는 단계, IGZO 채널층(120)의 제 2 영역에 적어도 하나의 홈(125)을 형성하는 단계, n+ 산화물을 이용하여, 홈(125) 내에 오믹 접합층(150)을 형성하는 단계, 및 오믹 접합층(150) 상에 제 2 전극(170)을 접합시키는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, n+ 산화물은, IGTO, IGO, ITO, IGZTO 또는 AZO 중 적어도 하나를 포함할 수 있다.
다양한 실시예들에 따르면, 제 1 전극(140)을 제공하는 단계는, IGZO 채널층(120) 상에 절연층(130)을 제공하는 단계, 절연층(130) 상에 제 1 전극(140)을 제공하는 단계, 및 제 2 영역이 절연층(130) 및 제 1 전극(140)으로부터 노출되도록, 제 1 영역에 대응하여, 절연층(130) 또는 제 1 전극(140) 중 적어도 하나를 식각하는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, 제 2 전극(170)을 제공하는 단계는, 기판(110) 상에서 IGZO 채널층(120), 제 1 전극(140) 및 오믹 접합층(150)을 덮는 보호층(160)을 제공하는 단계, 보호층(160)의 외부로부터 오믹 접합층(150)의 표면으로 이어지는 홀(165)을 형성하는 단계, 및 보호층(160)의 외부로 노출되고 홀(165)의 내부를 통과하여 오믹 접합층(150)에 접합되도록 제 2 전극(170)을 제공하는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, 제 1 전극(140)은 게이트 전극이고, 제 2 전극(170)은 소스 전극 및 드레인 전극을 포함할 수 있다.
본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성 요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및/또는 B 중 적어도 하나", "A, B 또는 C" 또는 "A, B 및/또는 C 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", "첫째" 또는 "둘째" 등의 표현들은 해당 구성 요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성 요소를 다른 구성 요소와 구분하기 위해 사용될 뿐 해당 구성 요소들을 한정하지 않는다. 어떤(예: 제 1) 구성 요소가 다른(예: 제 2) 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성 요소가 상기 다른 구성 요소에 직접적으로 연결되거나, 다른 구성 요소(예: 제 3 구성 요소)를 통하여 연결될 수 있다.
다양한 실시예들에 따르면, 기술한 구성 요소들의 각각의 구성 요소는 단수 또는 복수의 개체를 포함할 수 있다. 다양한 실시예들에 따르면, 전술한 해당 구성 요소들 중 하나 이상의 구성 요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성 요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성 요소들은 하나의 구성 요소로 통합될 수 있다. 이런 경우, 통합된 구성 요소는 복수의 구성 요소들 각각의 구성 요소의 하나 이상의 기능들을 통합 이전에 복수의 구성 요소들 중 해당 구성 요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다.
Claims (10)
- 박막 트랜지스터의 제조 방법에 있어서,
기판 상에 IGZO 채널층을 제공하는 단계;
상기 IGZO 채널층의 제 1 영역 상에 제 1 전극을 제공하는 단계;
상기 IGZO 채널층의 제 2 영역에 적어도 하나의 홈을 형성하는 단계;
n+ 산화물을 이용하여, 상기 홈 내에 오믹 접합층을 형성하는 단계; 및
상기 오믹 접합층 상에 제 2 전극을 접합시키는 단계
를 포함하고,
상기 n+ 산화물은,
IGTO(Indium Gallium Tin Oxide) 또는 IGZTO(Indium Gallium Zinc Tin Oxide) 중 적어도 하나를 포함하고,
상기 제 1 전극을 제공하는 단계는,
상기 IGZO 채널층 상에 절연층을 제공하는 단계;
상기 절연층 상에 상기 제 1 전극을 제공하는 단계; 및
상기 제 2 영역이 상기 절연층 및 상기 제 1 전극으로부터 노출되도록, 상기 제 2 영역에 대응하여, 상기 절연층을 식각하는 단계
를 포함하는, 방법.
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 제 2 전극을 제공하는 단계는,
상기 기판 상에서 상기 IGZO 채널층, 상기 제 1 전극 및 상기 오믹 접합층을 덮는 보호층을 제공하는 단계;
상기 보호층의 외부로부터 상기 오믹 접합층의 표면으로 이어지는 홀을 형성하는 단계; 및
상기 보호층의 외부로 노출되고 상기 홀의 내부를 통과하여 상기 오믹 접합층에 접합되도록 상기 제 2 전극을 제공하는 단계
를 포함하는, 방법.
- 제 1 항에 있어서,
상기 제 1 전극은 게이트 전극이고,
상기 제 2 전극은 소스 전극 및 드레인 전극을 포함하는,
방법.
- 박막 트랜지스터에 있어서,
기판;
상기 기판 상에 배치되고, 제 1 영역 및 적어도 하나의 홈이 형성되는 제 2 영역으로 구분되는 IGZO 채널층;
상기 IGZO 채널층의 상기 제 1 영역 상에 배치되는 제 1 전극;
n+ 산화물로 이루어지고, 상기 홈 내에 배치되는 오믹 접합층; 및
상기 오믹 접합층 상에 접합되는 제 2 전극
을 포함하고,
상기 n+ 산화물은,
IGTO 또는 IGZTO 중 적어도 하나를 포함하고,
상기 제 1 전극은,
상기 IGZO 채널층 상에 절연층이 제공되고, 상기 절연층 상에 상기 제 1 전극이 제공된 후에, 상기 제 2 영역이 상기 절연층 및 상기 제 1 전극으로부터 노출되도록 상기 제 2 영역에 대응하여, 상기 절연층이 식각됨에 따라, 제공되는,
박막 트랜지스터.
- 삭제
- 삭제
- 제 6 항에 있어서,
상기 기판 상에서 상기 IGZO 채널층, 상기 제 1 전극 및 상기 오믹 접합층을 덮고, 외부로부터 상기 오믹 접합층의 표면으로 이어지는 홀이 형성되는 보호층
을 더 포함하고,
상기 제 2 전극은,
상기 보호층의 외부로 노출되고, 상기 홀의 내부를 통과하여 상기 오믹 접합층에 접합되는,
박막 트랜지스터.
- 제 6 항에 있어서,
상기 제 1 전극은 게이트 전극이고,
상기 제 2 전극은 소스 전극 및 드레인 전극을 포함하는,
박막 트랜지스터.
Priority Applications (3)
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| KR1020200155747A KR102466226B1 (ko) | 2020-11-19 | 2020-11-19 | 산화물 반도체의 오믹 접합 구조를 갖는 박막 트랜지스터 및 그의 제조 방법 |
| US18/037,638 US20240120379A1 (en) | 2020-11-19 | 2021-09-15 | Oxide semiconductor having ohmic junction structure, thin-film transistor having same, and manufacturing methods therefor |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200155747A KR102466226B1 (ko) | 2020-11-19 | 2020-11-19 | 산화물 반도체의 오믹 접합 구조를 갖는 박막 트랜지스터 및 그의 제조 방법 |
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| KR1020200155747A KR102466226B1 (ko) | 2020-11-19 | 2020-11-19 | 산화물 반도체의 오믹 접합 구조를 갖는 박막 트랜지스터 및 그의 제조 방법 |
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