WO2022108074A1 - 오믹 접합 구조의 산화물 반도체, 이를 갖는 박막 트랜지스터 및 그들의 제조 방법들 - Google Patents

오믹 접합 구조의 산화물 반도체, 이를 갖는 박막 트랜지스터 및 그들의 제조 방법들 Download PDF

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한양대학교 산학협력단
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    • H01L21/385—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer

Definitions

  • Various embodiments relate to an oxide semiconductor having an ohmic junction structure, a thin film transistor having the same, and methods for manufacturing the same.
  • the specific contact resistivity (specific contact resistance) showing the resistance corresponding to the unit area of the contact portion where the semiconductor and the electrode meet is ⁇ 10 -8 [ ⁇ cm 2 ] level.
  • the specific contact resistance is about 10 -3 to 10 -4 [ ⁇ cm 2 ]. Therefore, in order to use it for a memory element, it is necessary to lower
  • Various embodiments provide an oxide semiconductor having a low resistance and a method of manufacturing the same.
  • Various embodiments provide a thin film transistor having a low resistance and a method of manufacturing the same.
  • An oxide semiconductor having improved resistance through cation/anion substitutional doping according to various embodiments and a method of manufacturing the same may be provided.
  • the method of manufacturing an oxide semiconductor includes the steps of preparing an IGZO channel layer, and using a group 4 element or a group 7 element so that carriers remain in the IGZO channel layer, carriers for the IGZO channel layer inducing diffusion.
  • the oxide semiconductor is manufactured by the method described above, and through the carrier diffusion, a low resistance contact to the IGZO channel layer can be implemented with respect to the metal electrode.
  • the thin film transistor includes a substrate, an IGZO channel layer disposed on the substrate and divided into a first region and a second region in which at least one groove is formed, on the first region of the IGZO channel layer It may include a first electrode disposed in the n+ oxide, an ohmic bonding layer disposed in the groove, and a second electrode bonded to the ohmic bonding layer.
  • Method of manufacturing a thin film transistor providing an IGZO channel layer on a substrate, providing a first electrode on a first region of the IGZO channel layer, a second region of the IGZO channel layer
  • the method may include forming at least one groove in the groove, forming an ohmic bonding layer in the groove using n+ oxide, and bonding a second electrode on the ohmic bonding layer.
  • the metal element corresponding to the cation of the IGZO channel layer is substituted with a group 4 element, or the oxygen element corresponding to the anion of the IGZO channel layer is substituted with a group 7 element, so that the carrier in the IGZO channel layer is A benefit may be generated. That is, as carrier diffusion proceeds, each group 4 element provides four carriers to the metal element of the IGZO channel layer, resulting in one carrier remaining in the IGZO channel layer. On the other hand, as carrier diffusion proceeds, the metal element of the IGZO channel layer provides one carrier for each group 7 element, instead of providing two carriers for the oxygen element, resulting in one carrier in the IGZO channel layer. can be left behind.
  • the carrier concentration of the IGZO channel layer is increased, and thus, a low resistance contact, that is, an ohmic junction, can be implemented in the IGZO channel layer.
  • an oxide semiconductor having an IGZO channel layer may be used in the memory device.
  • an ohmic junction layer is formed using an n+ oxide having a high carrier concentration in the IGZO channel layer, so that the second electrode may be bonded to the ohmic junction layer, rather than directly contacting the IGZO channel layer.
  • the ohmic bonding layer has a high carrier concentration, a low resistance contact between the ohmic bonding layer and the second electrode may be implemented. That is, in the thin film transistor having the IGZO channel layer, the non-contact resistance to the second electrode can be greatly improved. Through this, a thin film transistor having an IGZO channel layer may be used in a memory device.
  • 1A is a diagram illustrating an oxide semiconductor according to first embodiments.
  • 1B is a diagram illustrating a method of manufacturing an oxide semiconductor according to the first embodiments.
  • FIG. 2 is a diagram for explaining carrier diffusion in the oxide semiconductor according to the first exemplary embodiment.
  • 3A is a diagram illustrating an oxide semiconductor according to second embodiments.
  • 3B is a diagram illustrating a method of manufacturing an oxide semiconductor according to second embodiments.
  • FIG. 4 is a view for explaining a method of manufacturing an oxide semiconductor according to the second exemplary embodiment.
  • FIG. 5 is a diagram for explaining carrier diffusion in an oxide semiconductor according to second embodiments.
  • FIG. 6 is a diagram illustrating a thin film transistor according to various embodiments.
  • FIG. 7 is a diagram illustrating a method of manufacturing a thin film transistor according to various embodiments of the present disclosure.
  • the resistance of the IGZO channel layer can be lowered because the movement of electrons becomes easier. To this end, it is possible to implement a low resistance contact through substitution doping of cations / anions of the IGZO channel layer.
  • indium (In) and gallium (Ga) are + trivalent cations (In3 3+ , Ga 3+ ), and zinc (Zn) is a +2-valent cation (Zn 2+ ) , and oxygen (O) corresponds to an anion (O 2 -) of which -2 is valent, a cation may provide a carrier (also referred to as an electron), and an anion may receive a carrier.
  • a material that can be substituted and additionally provides a carrier because it has a similar atomic size to an existing cation or anion may be used.
  • a Group 4 element or a Group 7 element may be used as the substitutional doping material. That is, in the case of cations, germanium (Ge), tin (Sn), and lead (Pb), which are Group 4 elements that can become +4-valent cations that can provide one more electron than the existing +2-valent +3-valent cations, are , silicon (Si) or carbon (C) can be replaced with at least one, and in the case of an anion, fluorine (F), chlorine (Cl) , may be replaced with at least one of bromine (Br) or iodine (I).
  • a metal element (+2-valent Zn 2+ , +3-valent In3 3+ and Ga 3+ ) corresponding to the cation of the IGZO channel layer is substituted with a group 4 element, that is, a +4-valent element,
  • a group 4 element that is, a +4-valent element
  • an oxygen element corresponding to an anion (2-valent O 2 -) with a Group 7 element, it is possible to further provide electrons as carriers to the IGZO channel layer. Through this, it is possible to achieve a high carrier concentration in the portion in contact with the metal electrode of the IGZO channel layer to form a low resistance contact.
  • 1A is a diagram illustrating an oxide semiconductor 100 according to first embodiments.
  • 1B is a diagram illustrating a method of manufacturing the oxide semiconductor 100 according to the first exemplary embodiment.
  • 2 is a diagram for explaining carrier diffusion in the oxide semiconductor 100 according to the first exemplary embodiment.
  • the oxide semiconductor 100 according to the first embodiments may include a substrate 100 , an IGZO channel layer 120 , a doped layer 130 , and a metal electrode 140 .
  • the oxide semiconductor 100 according to the first embodiments may be manufactured according to the procedure shown in FIG. 1B , through which a low-resistance contact, that is, an ohmic junction, is implemented to the IGZO channel layer 120 . can This will be described later in more detail with reference to FIGS. 1B and 2 .
  • the IGZO channel layer 120 may be prepared.
  • the substrate 110 is prepared, and the IGZO channel layer 120 may be provided on the substrate 110 .
  • the IGZO channel layer 120 includes a metal element, a metal element and an oxygen element are combined, and implemented, and the metal element is a group 2 element, that is, zinc (Zn) and a group 3 element, that is, gallium (Ga) and Indium (In) may be included.
  • steps 160, 170 and 180, using a group 4 element or a group 7 element carrier diffusion may be induced for the IGZO channel layer 120 .
  • the Group 4 element may include, for example, at least one of germanium (Ge), tin (Sn), lead (Pb), silicon (Si), or carbon (C).
  • the group 7 element may include, for example, at least one of fluorine (F), chlorine (Cl), bromine (Br), or iodine (I).
  • the doped layer 130 may be provided on the IGZO channel layer 120 .
  • the doping layer 130 may be formed of a compound including a Group 4 element or a Group 7 element.
  • the compound may include at least one of ITO, IZTO, AlF 3 , InF 3 , GaF 3 or ZF 2 .
  • the doped layer 130 is based on a thin film deposition technique, for example, a physical vapor deposition (PVD) technique, a chemical vapor deposition (CVD) technique, or an atomic layer deposition (ALD) technique. As such, it may be provided on the IGZO channel layer 120 .
  • PVD physical vapor deposition
  • CVD chemical vapor deposition
  • ALD atomic layer deposition
  • the metal electrode 140 may be provided on the doped layer 130 .
  • step 180 through a high-temperature heat treatment, between the IGZO channel layer 120 and the doped film 130, carrier diffusion may be induced. Through this, carrier diffusion may proceed between the IGZO channel layer 120 and the Group 4 element, or between the IGZO channel layer 120 and the Group 7 element.
  • the oxide semiconductor 100 according to the first exemplary embodiments may be obtained.
  • carriers may remain in the IGZO channel layer 120 .
  • each group 4 element is a metal element of the IGZO channel layer 120 .
  • the doping film 130 is made of a group 7 element, as shown in (b) of FIG. 2 , as carrier diffusion proceeds, the metal element of the IGZO channel layer 120 is converted to an oxygen element.
  • one carrier may be provided for each group 7 element, resulting in one carrier remaining in the IGZO channel layer 120 . Accordingly, with respect to the metal electrode 140 , the carrier concentration of the IGZO channel layer 120 is increased, and thus a low resistance contact, that is, an ohmic junction, can be implemented in the IGZO channel layer 120 .
  • 3A is a diagram illustrating an oxide semiconductor 200 according to second embodiments.
  • 3B is a diagram illustrating a method of manufacturing the oxide semiconductor 200 according to the second exemplary embodiment.
  • 4 is a view for explaining a method of manufacturing the oxide semiconductor 200 according to the second exemplary embodiment.
  • 5 is a diagram for explaining carrier diffusion in the oxide semiconductor 200 according to the second exemplary embodiment.
  • the oxide semiconductor 200 according to the second exemplary embodiment may include a substrate 210 , an IGZO channel layer 220 , and a metal electrode 240 .
  • the oxide semiconductor 200 according to the second exemplary embodiment may be manufactured according to the procedure shown in FIG. 3B , through which a low resistance contact, that is, an ohmic junction, may be implemented to the IGZO channel layer 220 . This will be described later in more detail with reference to FIGS. 3B, 4 and 5 .
  • the IGZO channel layer 220 may be prepared.
  • the substrate 210 is prepared, and the IGZO channel layer 220 may be provided on the substrate 210 .
  • the IGZO channel layer 220 includes a metal element, a metal element and an oxygen element are combined, and implemented, and the metal element is a group 2 element, that is, zinc (Zn) and a group 3 element, that is, gallium (Ga) and Indium (In) may be included.
  • steps 260 and 270 by using a group 4 element or a group 7 element, carrier diffusion may be induced for the IGZO channel layer 220 .
  • the Group 4 element may include, for example, at least one of germanium (Ge), tin (Sn), lead (Pb), silicon (Si), or carbon (C).
  • the group 7 element may include, for example, at least one of fluorine (F), chlorine (Cl), bromine (Br), or iodine (I).
  • step 260 by applying the plasma 230 of the group 7 element to the IGZO channel layer 220, carrier diffusion between the IGZO channel layer 220 and the plasma 230.
  • the plasma 230 may include at least one of CF 4 , CHF 3 or BCl 3 .
  • the metal electrode 240 may be provided on the IGZO channel layer 220 .
  • the oxide semiconductor 200 according to the second exemplary embodiment may be obtained.
  • carriers may remain in the IGZO channel layer 220 .
  • the metal element of the IGZO channel layer 220 provides one carrier for each group 7 element, instead of providing two carriers for the oxygen element, resulting in As a result, one carrier may remain in the IGZO channel layer 220 .
  • the carrier concentration of the IGZO channel layer 220 is increased, and thus a low resistance contact, that is, an ohmic junction, can be implemented in the IGZO channel layer 220 .
  • the metal element corresponding to the cation of the IGZO channel layers 120 and 220 is substituted with a Group 4 element, or the oxygen element corresponding to the anion of the IGZO channel layers 120 and 220 is a Group 7 element.
  • a gain for carriers may be generated in the IGZO channel layers 120 and 220 . That is, as carrier diffusion proceeds, each group 4 element provides four carriers for the metal element of the IGZO channel layers 120 and 220, so that one carrier remains in the IGZO channel layers 120 and 220 as a result.
  • the metal element of the IGZO channel layers 120 and 220 provides one carrier for each group 7 element instead of providing two carriers for the oxygen element, resulting in the IGZO channel It is possible to leave one carrier in the layers 120 , 220 . Accordingly, with respect to the metal electrodes 140 and 240 , the carrier concentration of the IGZO channel layers 120 and 220 is increased, and thus a low resistance contact, that is, an ohmic junction, can be implemented in the IGZO channel layers 120 and 220 . Through this, the oxide semiconductor 100 and 200 having the IGZO channel layers 120 and 220 may be used in a memory device.
  • the manufacturing method of the oxide semiconductors 100 and 200 includes the steps of preparing the IGZO channel layers 120 and 220 , and the carriers remain in the IGZO channel layers 120 and 220, group 4 elements or 7 Inducing carrier diffusion to the IGZO channel layers 120 and 220 by using a group element may include.
  • the group 4 element, through carrier diffusion, for the IGZO channel layer (120, 220), to provide four carriers, such that one carrier remains in the IGZO channel layer (120, 220) can
  • the Group 4 element may include at least one of germanium (Ge), tin (Sn), lead (Pb), silicon (Si), or carbon (C).
  • the IGZO channel layers 120 and 220 through carrier diffusion, for a Group 7 element, to provide one carrier, so that one carrier remains in the IGZO channel layers 120 and 220 can
  • the group 7 element may include at least one of fluorine (F), chlorine (Cl), bromine (Br), or iodine (I).
  • the step of inducing carrier diffusion is providing a doped film 130 made of a group 4 element or a group 7 element on the IGZO channel layer 120, and through a high temperature heat treatment, IGZO Inducing carrier diffusion between the channel layer 120 and the doped layer 130 may be included.
  • inducing carrier diffusion may further include providing the metal electrode 140 on the doped layer 130 before high-temperature heat treatment.
  • a low-resistance contact may be implemented in the IGZO channel layer 120 with respect to the metal electrode 140 through carrier diffusion.
  • the step of inducing carrier diffusion by applying a plasma of a group 7 element to the IGZO channel layer 220, inducing carrier diffusion between the IGZO channel layer 220 and the plasma may include
  • a low resistance contact to the IGZO channel layer 220 may be implemented.
  • preparing the IGZO channel layers 120 and 220 may include providing the IGZO channel layers 120 and 220 on the substrates 110 and 210 .
  • Oxide semiconductors 100 and 200 are manufactured by the above-described method, and through carrier diffusion, low resistance contact with the IGZO channel layers 120 and 220 with respect to the metal electrodes 140 and 240 . This can be implemented.
  • the gate electrode and the insulating layer for the gate electrode may be etched together using a single mask due to the characteristics of the manufacturing process of the thin film transistor having a self-aligned structure.
  • an ohmic bonding layer may be provided.
  • the ohmic bonding layer may structurally contact the source electrode and the drain electrode.
  • the specific contact resistivity (specific contact resistance) of the IGZO oxide semiconductor can be lowered.
  • the specific contact resistance of the IGZO oxide semiconductor 10 -6 [ ⁇ cm 2 ] or more can be improved.
  • the n+ oxide is an n+ type oxide having a high carrier (also referred to as electron) concentration.
  • the n+ oxide represents a material with a high indium (In) specific gravity related to high mobility or a material with a high carrier concentration by controlling oxygen vacancies by controlling oxygen partial pressure, unlike the existing channel deposition conditions.
  • n+ oxide is at least one of Indium Gallium Tin Oxide (IGTO), Indium Gallium Oxide (IGO), Indium Tin Oxide (ITO), Indium Gallium Zinc Tin Oxide (IGZTO), or Aluminum-doped Zinc Oxide (AZO).
  • IGTO Indium Gallium Tin Oxide
  • IGO Indium Gallium Oxide
  • ITO Indium Tin Oxide
  • IGZTO Indium Gallium Zinc Tin Oxide
  • AZO Aluminum-doped Zinc Oxide
  • the electrode bonded to the ohmic bonding layer is made of a next-generation metal material instead of a conventional metal material, for example, tungsten (W), cobalt (Co), or ruthenium (Ru). ) may include at least one of. This is due to scattering when the electrode is manufactured to a size of several nanometers using an existing metal material, such as aluminum (Al), copper (Cu), silver (Ag), etc. This is because the phenomenon of increasing the non-contact resistance of the IGZO oxide semiconductor occurred.
  • the IGZO channel layer is selectively etched using the characteristics of the self-aligned structure, and then an ohmic junction layer is provided as an n+ oxide having a high carrier concentration is deposited by controlling oxygen vacancies through oxygen partial pressure control and , an electrode may be deposited on this ohmic bonding layer.
  • an electrode may be deposited on this ohmic bonding layer.
  • FIG. 6 is a diagram illustrating a thin film transistor 300 according to various embodiments.
  • the thin film transistor 300 includes a substrate 310 , an indium gallium zinc oxide (IGZO) channel layer 320 , an insulating layer 330 , a first electrode 340 , at least It may include one ohmic bonding layer 350 , a protective layer 360 , and at least one second electrode 370 .
  • IGZO indium gallium zinc oxide
  • the substrate 310 may support the IGZO channel layer 320 , the insulating layer 330 , the first electrode 340 , the ohmic bonding layer 350 , the protective layer 360 , and the second electrode 370 .
  • the substrate 310 may include silicon (Si).
  • the IGZO channel layer 320 may be disposed on the substrate 310 .
  • the IGZO channel layer 320 may be formed of a combination of indium (In), gallium (Ga), zinc (Zn), and oxygen (Oxide; O).
  • the IGZO channel layer 320 may be divided into a first region and a second region.
  • the first region may be disposed in the center of the IGZO channel layer 320
  • the second region may surround the first region.
  • at least one groove 325 may be formed in the second region. According to an embodiment, when the plurality of grooves 325 are formed in the second region of the IGZO channel layer 320 , the grooves 325 may be spaced apart from each other.
  • the insulating layer 330 may be disposed on the IGZO channel layer 320 .
  • the insulating layer 330 may be provided to isolate the first electrode 340 from the IGZO channel layer 320 .
  • the insulating layer 330 may be interposed between the IGZO channel layer 320 and the first electrode 340 .
  • the insulating layer 330 may be disposed on the first region of the IGZO channel layer 320 .
  • the first electrode 340 may be disposed on the insulating layer 330 .
  • the first electrode 340 may be disposed on the IGZO channel layer 320 with the insulating layer 330 interposed therebetween.
  • the first electrode 340 may be disposed on the first region of the IGZO channel layer 320 .
  • the first electrode 340 may not directly contact the IGZO channel layer 320 .
  • the first electrode 340 may be a gate electrode.
  • the first electrode 340 may include at least one of tungsten (W), cobalt (Co), and ruthenium (Ru).
  • the ohmic bonding layer 350 may be individually disposed in the groove 325 of the IGZO channel layer 320 .
  • each of the plurality of ohmic bonding layers 350 may be disposed in each of the grooves 325 .
  • the ohmic bonding layer 350 may be formed of an n+ oxide.
  • n+ oxide is at least one of Indium Gallium Tin Oxide (IGTO), Indium Gallium Oxide (IGO), Indium Tin Oxide (ITO), Indium Gallium Zinc Tin Oxide (IGZTO), or Aluminum-doped Zinc Oxide (AZO).
  • IGTO Indium Gallium Tin Oxide
  • IGO Indium Gallium Oxide
  • ITO Indium Tin Oxide
  • IGZTO Indium Gallium Zinc Tin Oxide
  • AZO Aluminum-doped Zinc Oxide
  • the protective layer 360 may cover the IGZO channel layer 320 , the insulating layer 330 , the first electrode 340 , and the ohmic bonding layer 350 on the substrate 310 . Through this, the protective layer 360 may protect the IGZO channel layer 320 , the insulating layer 330 , the first electrode 340 , and the ohmic bonding layer 350 on the substrate 310 . At this time, at least one hole 365 may be formed in the protective layer 360 . The hole 365 passes through the passivation layer 360 and may lead to the surface of the ohmic bonding layer 350 from the outside of the passivation layer 360 . According to one embodiment, when the plurality of ohmic bonding layers 350 are disposed in the second region of the IGZO channel layer 320 , the plurality of holes 365 are disposed spaced apart from each other in the protective layer 360 . can
  • the second electrode 370 may be bonded on the ohmic bonding layer 350 .
  • the second electrode 370 may be exposed to the outside of the passivation layer 360 , and may pass through the inside of the hole 365 to be bonded to the ohmic bonding layer 350 .
  • each of the plurality of second electrodes 370 is each of the ohmic bonding layers 350 .
  • one of the second electrodes 370 may be a source electrode, and the other of the second electrodes 370 may be a drain electrode.
  • the second electrode 370 may include at least one of tungsten (W), cobalt (Co), and ruthenium (Ru).
  • FIG. 7 is a diagram illustrating a method of manufacturing the thin film transistor 300 according to various embodiments.
  • 8, 9, 10, 11, 12, 13, 14, 15, and 16 are views for explaining a method of manufacturing the thin film transistor 300 according to various embodiments.
  • an IGZO channel layer 320 may be provided on the substrate 310 .
  • the substrate 310 may include silicon (Si).
  • the area of the IGZO channel layer 320 may be the same as the area of the substrate 310 or may be smaller than the area of the substrate 310 .
  • the IGZO channel layer 320 may be formed of a combination of indium (In), gallium (Ga), zinc (Zn), and oxygen (Oxide; O).
  • the IGZO channel layer 320 may be divided into a first region and a second region. According to an embodiment, the first region may be disposed in the center of the IGZO channel layer 320 , and the second region may surround the first region.
  • an insulating layer 330 may be provided on the IGZO channel layer 320 .
  • the insulating layer 330 may be formed to cover the IGZO channel layer 320 on the substrate 310 .
  • the insulating layer 330 may cover the second region as well as the first region of the IGZO channel layer 320 .
  • the insulating layer 330 may cover only the first region of the IGZO channel layer 320 .
  • the first electrode 340 may be provided on the insulating layer 330 .
  • the first electrode 340 may be disposed on the IGZO channel layer 320 with the insulating layer 330 interposed therebetween.
  • the first electrode 340 may be disposed on the first region of the IGZO channel layer 320 .
  • the first electrode 340 may be disposed on the second region as well as the first region of the IGZO channel layer 320 .
  • the first electrode 340 may not directly contact the IGZO channel layer 320 .
  • the first electrode 340 may be a gate electrode.
  • the first electrode 340 may include at least one of tungsten (W), cobalt (Co), and ruthenium (Ru).
  • At least one of the insulating layer 330 and the first electrode 340 may be etched as shown in FIG. 11 .
  • the insulating layer 330 or the first electrode ( 330 ) in the second region of the IGZO channel layer 320 so that the second region of the IGZO channel layer 320 is exposed from the insulating layer 330 and the first electrode 340 . 340) may be removed.
  • the insulating layer 330 and the first electrode 340 may be etched together.
  • the insulating layer 330 when only the insulating layer 330 is disposed on the second region as well as the first region of the IGZO channel layer 320 , the insulating layer 330 may be etched. Through this, only in the first region of the IGZO channel layer 320 , the insulating layer 330 and the first electrode 340 may remain.
  • At least one groove 325 may be formed in the IGZO channel layer 320 as shown in FIG. 12 .
  • the groove 325 may be formed in the second region of the IGZO channel layer 320 .
  • a plurality of grooves 325 may be formed to be spaced apart from each other in the second region of the IGZO channel layer 320 .
  • an ohmic bonding layer 350 may be formed in the groove 325 of the IGZO channel layer 320 .
  • each of the plurality of ohmic bonding layers 350 may be formed in each of the grooves 325 .
  • the ohmic bonding layer 350 may be formed of an n+ oxide.
  • the n+ oxide may include at least one of IGTO, IGO, ITO, IGZTO, or AZO.
  • a protective layer 360 covering the IGZO channel layer 320 , the insulating layer 330 , the first electrode 340 , and the ohmic bonding layer 350 on the substrate 310 . can be provided.
  • the protective layer 360 may protect the IGZO channel layer 320 , the insulating layer 330 , the first electrode 340 , and the ohmic bonding layer 350 on the substrate 310 .
  • At least one hole 365 may be formed in the passivation layer 360 as shown in FIG. 15 .
  • the hole 365 passes through the passivation layer 360 and may lead to the surface of the ohmic bonding layer 350 from the outside of the passivation layer 360 .
  • the plurality of holes 365 are formed to be spaced apart from each other in the protective layer 360 . can
  • a second electrode 370 may be formed on the ohmic bonding layer 350 .
  • the second electrode 370 may be exposed to the outside of the passivation layer 360 , and may pass through the inside of the hole 365 to be bonded to the ohmic bonding layer 350 .
  • each of the plurality of second electrodes 370 is each of the ohmic bonding layers 350 .
  • one of the second electrodes 370 may be a source electrode, and the other of the second electrodes 370 may be a drain electrode.
  • the second electrode 370 may include at least one of tungsten (W), cobalt (Co), and ruthenium (Ru).
  • the thin film transistor 300 may be manufactured.
  • the ohmic junction layer 350 is formed using an n+ oxide having a high carrier concentration in the IGZO channel layer 320 , so that the second electrode 370 is in direct contact with the IGZO channel layer 320 . Instead, it may be bonded to the ohmic bonding layer 350 . In this case, since the ohmic bonding layer 350 has a high carrier concentration, a low resistance contact may be implemented between the ohmic bonding layer 350 and the second electrode 370 . That is, in the thin film transistor 300 having the IGZO channel layer 320 , the non-contact resistance with respect to the second electrode 370 may be greatly improved. Through this, the thin film transistor 300 having the IGZO channel layer 320 may be used in the memory device.
  • the thin film transistor 300 includes a substrate 310 , an IGZO channel layer disposed on the substrate 310 and divided into a first region and a second region in which at least one groove 325 is formed. 320, the first electrode 340 disposed on the first region of the IGZO channel layer 320, an ohmic bonding layer 350 made of n+ oxide and disposed in the groove 325, and an ohmic bonding layer ( A second electrode 370 bonded to the 350 may be included.
  • the n+ oxide may include at least one of IGTO, IGO, ITO, IGZTO, and AZO.
  • the thin film transistor 300 may further include an insulating layer 330 interposed between the IGZO channel layer 320 and the first electrode 340 .
  • the thin film transistor 300 covers the IGZO channel layer 320 , the first electrode 340 and the ohmic junction layer 350 on the substrate 310 , and the ohmic junction layer 350 from the outside. It may further include a protective layer 360 in which the hole 365 leading to the surface is formed.
  • the second electrode 370 may be exposed to the outside of the passivation layer 360 , pass through the hole 365 and be bonded to the ohmic bonding layer 350 .
  • the first electrode 340 may be a gate electrode
  • the second electrode 370 may include a source electrode and a drain electrode.
  • the manufacturing method of the thin film transistor 300 includes providing an IGZO channel layer 320 on a substrate 310 , and a first electrode 340 on a first region of the IGZO channel layer 320 . ), forming at least one groove 325 in the second region of the IGZO channel layer 320 , using n+ oxide to form an ohmic bonding layer 350 in the groove 325 . , and bonding the second electrode 370 on the ohmic bonding layer 350 .
  • the n+ oxide may include at least one of IGTO, IGO, ITO, IGZTO, and AZO.
  • the providing of the first electrode 340 includes providing the insulating layer 330 on the IGZO channel layer 320 , the first electrode 340 on the insulating layer 330 . and etching at least one of the insulating layer 330 and the first electrode 340 corresponding to the first region such that the second region is exposed from the insulating layer 330 and the first electrode 340 . may include the step of
  • the providing of the second electrode 370 may include a protective layer 360 covering the IGZO channel layer 320 , the first electrode 340 , and the ohmic bonding layer 350 on the substrate 310 . ), forming a hole 365 leading from the outside of the protective layer 360 to the surface of the ohmic bonding layer 350 , and exposed to the outside of the protective layer 360 and inside the hole 365 . It may include the step of providing the second electrode 370 to be bonded to the ohmic bonding layer 350 passing through.
  • the first electrode 340 may be a gate electrode
  • the second electrode 370 may include a source electrode and a drain electrode.
  • a (eg, first) component is referred to as being “connected” or “connected” to another (eg, second) component, the component is directly connected to the other component, or It may be connected through another component (eg, a third component).
  • each component of the described components may include a singular or a plurality of entities.
  • one or more components or operations among the above-described corresponding components may be omitted, or one or more other components or operations may be added.
  • a plurality of components may be integrated into one component.
  • the integrated component may perform one or more functions of each component of the plurality of components identically or similarly to those performed by the corresponding component among the plurality of components prior to integration.

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Abstract

다양한 실시예들은 양이온/음이온 치환형 도핑을 통해 개선된 저항을 갖는 산화물 반도체 및 그의 제조 방법에 관한 것으로, IGZO 채널층을 준비하고, IGZO 채널층에 캐리어가 남도록, 4족 원소 또는7족 원소를 이용하여, IGZO 채널층에 대해 캐리어 확산을 유도하도록 구성되며, 캐리어 확산을 통해, 금속 전극에 대해, IGZO 채널층에 저저항 접촉이 구현될 수 있다. 다양한 실시예들은 산화물 반도체의 오믹 접합 구조를 갖는 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 기판, 기판 상에 배치되고, 제 1 영역 및 적어도 하나의 홈이 형성되는 제 2 영역으로 구분되는 IGZO 채널층, IGZO 채널층의 제 1 영역 상에 배치되는 제 1 전극, n+ 산화물로 이루어지고, 홈 내에 배치되는 오믹 접합층, 및 오믹 접합층 상에 접합되는 제 2 전극을 포함하는 박막 트랜지스터 및 그의 제조 방법을 제공할 수 있다.

Description

오믹 접합 구조의 산화물 반도체, 이를 갖는 박막 트랜지스터 및 그들의 제조 방법들
다양한 실시예들은 오믹 접합 구조의 산화물 반도체, 이를 갖는 박막 트랜지스터 및 그들의 제조 방법들에 관한 것이다.
실리콘 기반의 물질을 사용하는 메모리 소자의 경우, 반도체와 전극이 만나는 접촉 부분의 단위 면적에 해당하는 저항을 보여주는 비접촉 저항(specific contact resistivity, specific contact resistance)이 <10-8 [Ω·cm2] 수준이다. 한편, 디스플레이에서 최근 사용되는 IGZO 산화물 반도체의 경우, 비접촉 저항이 10-3 ~ 10-4[Ω·cm2] 정도이다. 따라서, 메모리 소자에 사용하기 위해서, IGZO 산화물 반도체의 비접촉 저항을 낮출 필요가 있다.
다양한 실시예들은 낮은 저항을 갖는 산화물 반도체 및 그의 제조 방법을 제공한다.
다양한 실시예들은 낮은 저항을 갖는 박막 트랜지스터 및 그의 제조 방법을 제공한다.
다양한 실시예들에 따른 양이온/음이온 치환형 도핑을 통해 개선된 저항을 갖는 산화물 반도체 및 그의 제조 방법이 제공될 수 있다.
다양한 실시예들에 따르면, 산화물 반도체의 제조 방법은, IGZO 채널층을 준비하는 단계, 및 상기 IGZO 채널층에 캐리어가 남도록, 4족 원소 또는 7족 원소를 이용하여, 상기 IGZO 채널층에 대해 캐리어 확산을 유도하는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, 산화물 반도체는, 상기한 방법에 의해 제조되며, 상기 캐리어 확산을 통해, 금속 전극에 대해, 상기 IGZO 채널층에 저저항 접촉이 구현될 수 있다.
다양한 실시예들에 따른 박막 트랜지스터는, 기판, 상기 기판 상에 배치되고, 제 1 영역 및 적어도 하나의 홈이 형성되는 제 2 영역으로 구분되는 IGZO 채널층, 상기 IGZO 채널층의 상기 제 1 영역 상에 배치되는 제 1 전극, n+ 산화물로 이루어지고, 상기 홈 내에 배치되는 오믹 접합층, 및 상기 오믹 접합층 상에 접합되는 제 2 전극을 포함할 수 있다.
다양한 실시예들에 따른 박막 트랜지스터의 제조 방법은, 기판 상에 IGZO 채널층을 제공하는 단계, 상기 IGZO 채널층의 제 1 영역 상에 제 1 전극을 제공하는 단계, 상기 IGZO 채널층의 제 2 영역에 적어도 하나의 홈을 형성하는 단계, n+ 산화물을 이용하여, 상기 홈 내에 오믹 접합층을 형성하는 단계, 및 상기 오믹 접합층 상에 제 2 전극을 접합시키는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, IGZO 채널층의 양이온에 해당되는 금속 원소가 4족 원소로 치환되거나, IGZO 채널층의 음이온에 해당되는 산소 원소가 7족 원소로 치환됨으로써, IGZO 채널층에 캐리어에 대한 이득이 발생될 수 있다. 즉, 캐리어 확산이 진행되면서, 각 4족 원소가 IGZO 채널층의 금속 원소에 대해 네 개의 캐리어들을 제공하여, 결과적으로 IGZO 채널층에 하나의 캐리어가 남도록 할 수 있다. 한편, 캐리어 확산이 진행되면서, IGZO 채널층의 금속 원소가 산소 원소에 대해 두 개의 캐리어들을 제공하는 대신에, 각 7족 원소에 대해 하나의 캐리어를 제공하여, 결과적으로 IGZO 채널층에 하나의 캐리어가 남도록 할 수 있다. 이로써, 금속 전극에 대해, IGZO 채널층의 캐리어 농도가 증가되고, 따라서 IGZO 채널층에 저저항 접촉, 즉 오믹 접합이 구현될 수 있다. 이를 통해, IGZO 채널층을 갖는 산화물 반도체가 메모리 소자에 사용될 수 있다.
다양한 실시예들에 따르면, IGZO 채널층에 캐리어 농도가 높은 n+ 산화물을 이용하여 오믹 접합층이 형성됨으로써, 제 2 전극이 IGZO 채널층에 직접 접촉하는 것이 아니라, 오믹 접합층에 접합될 수 있다. 이 때 오믹 접합층이 높은 캐리어 농도를 가지므로, 오믹 접합층과 제 2 전극 사이에 저저항 접촉이 구현될 수 있다. 즉, IGZO 채널층을 갖는 박막 트랜지스터에서, 제 2 전극에 대한 비접촉 저항이 크게 개선될 수 있다. 이를 통해, IGZO 채널층을 갖는 박막 트랜지스터가 메모리 소자에 사용될 수 있다.
도 1a는 제 1 실시예들에 따른 산화물 반도체를 도시하는 도면이다.
도 1b은 제 1 실시예들에 따른 산화물 반도체의 제조 방법을 도시하는 도면이다.
도 2는 제 1 실시예들에 따른 산화물 반도체에 대한 캐리어 확산을 설명하기 위한 도면이다.
도 3a는 제 2 실시예들에 따른 산화물 반도체를 도시하는 도면이다.
도 3b은 제 2 실시예들에 따른 산화물 반도체의 제조 방법을 도시하는 도면이다.
도 4는 제 2 실시예들에 따른 산화물 반도체의 제조 방법을 설명하기 위한 도면이다.
도 5는 제 2 실시예들에 따른 산화물 반도체에 대한 캐리어 확산을 설명하기 위한 도면이다.
도 6은 다양한 실시예들에 따른 박막 트랜지스터를 도시하는 도면이다.
도 7은 다양한 실시예들에 따른 박막 트랜지스터의 제조 방법을 도시하는 도면이다.
도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15 및 도 16은 다양한 실시예들에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면들이다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 설명된다.
산화물 반도체에서 IGZO 채널층과 금속 전극의 접촉에 있어서, IGZO 채널층의 캐리어 농도가 증가되면, 그만큼 전자의 이동이 쉬워지기 때문에 IGZO 채널층의 저항이 낮아질 수 있다. 이를 위해, IGZO 채널층의 양이온/음이온의 치환 도핑을 통한 저 저항 접촉을 구현할 수 있다.
도핑을 위해서 IGZO 채널층의 이온을 보면, 인듐(In), 갈륨(Ga)이 +3가의 양이온(In33+, Ga3+)이고, 아연(Zn)이 +2가의 양이온(Zn2+)이고, 산소(O)가 -2가인 음이온(O2-)에 해당하며, 양이온은 캐리어(전자라고도 지칭됨)를 제공하고, 음이온은 캐리어를 제공받을 수 있다. 치환형 도핑을 위해서는, 기존의 양이온 혹은 음이온과 원자 크기가 유사하여 대체될 수 있고 캐리어를 추가적으로 제공할 수 있는 물질이 사용될 수 있다.
이 조건으로, 다양한 실시예들에서는 4족 원소 또는 7족 원소가 치환형 도핑 물질로 사용될 수 있다. 즉, 양이온의 경우, 기존 +2가 +3가 양이온보다 전자 하나를 더 제공할 수 있는 +4가 양이온이 될 수 있는 4족 원소인 저마늄(Ge), 주석(Sn), 납(Pb), 규소(Si) 또는 탄소(C) 중 적어도 하나로 대체될 수 있고, 음이온의 경우, 6족 원소인 -2가 음이온보다 캐리어를 더 가지고 있는 7족 원소인 플루오린(F), 염소(Cl), 브로민(Br) 또는 아이오딘(I) 중 적어도 하나로 대체될 수 있다.
다양한 실시예들에 따르면, IGZO 채널층의 양이온에 해당되는 금속 원소(+2가 Zn2+, +3가 In33+ 및 Ga3+)를 4족 원소, 즉 +4가 원소로 치환하고, 음이온에 해당되는 산소 원소(-2가 O2- )를 7족 원소로 치환함으로써, IGZO 채널층에 캐리어인 전자를 더 제공할 수 있다. 이를 통해, IGZO 채널층의 금속 전극과 접촉하는 부분에 높은 캐리어 농도를 달성하여 저 저항 접촉을 형성할 수 있다.
도 1a는 제 1 실시예들에 따른 산화물 반도체(100)를 도시하는 도면이다. 도 1b은 제 1 실시예들에 따른 산화물 반도체(100)의 제조 방법을 도시하는 도면이다. 도 2는 제 1 실시예들에 따른 산화물 반도체(100)에 대한 캐리어 확산을 설명하기 위한 도면이다.
도 1a를 참조하면, 제 1 실시예들에 따른 산화물 반도체(100)는 기판(100), IGZO 채널층(120), 도핑막(130) 및 금속 전극(140)을 포함할 수 있다. 제 1 실시예들에 따른 산화물 반도체(100)는 도 1b에 도시된 바와 같은 절차에 따라 제조될 수 있으며, 그를 통해 IGZO 채널층(120)에 저저항 접촉, 즉 오믹(ohmic) 접합이 구현될 수 있다. 이에 대해, 도 1b 및 도 2를 참조하여 보다 상세하게 후술될 것이다.
먼저, 150 단계에서, IGZO 채널층(120)이 준비될 수 있다. 이 때 기판(110)이 준비되고, IGZO 채널층(120)이 기판(110) 상에 제공될 수 있다. 여기서, IGZO 채널층(120)은 금속 원소를 포함하고, 금속 원소와 산소 원소가 결합되어, 구현되며, 금속 원소는 2족 원소, 즉 아연(Zn) 및 3족 원소, 즉 갈륨(Ga)과 인듐(In)을 포함할 수 있다. 다음으로, 160 단계, 170 단계 및 180 단계에서, 4족 원소 또는 7족 원소를 이용하여, IGZO 채널층(120)에 대해 캐리어 확산이 유도될 수 있다. 4족 원소는, 예컨대 저마늄(Ge), 주석(Sn), 납(Pb), 규소(Si) 또는 탄소(C) 중 적어도 하나를 포함할 수 있다. 7족 원소는, 예컨대 플루오린(F), 염소(Cl), 브로민(Br) 또는 아이오딘(I) 중 적어도 하나를 포함할 수 있다.
구체적으로, 160 단계에서, 도핑막(130)이 IGZO 채널층(120) 상에 제공될 수 있다. 이 때 도핑막(130)이 4족 원소 또는 7 족 원소를 포함하는 화합물로 이루어질 수 있다. 예를 들면, 화합물은 ITO, IZTO, AlF3, InF3, GaF3 또는 ZF2 중 적어도 하나를 포함할 수 있다. 여기서, 도핑막(130)은 박막 증착 기법, 예컨대 물리적 기상 증착(physical vapor deposition; PVD) 기법, 화학적 기상 증착(chemical vapor deposition; CVD) 기법 또는 원자층 증착(atomic layer deposition; ALD) 기법을 기반으로, IGZO 채널층(120) 상에 제공될 수 있다. 그리고, 170 단계에서, 금속 전극(140)이 도핑막(130) 상에 제공될 수 있다. 이 후, 180 단계에서, 고온 열처리를 통해, IGZO 채널층(120)과 도핑막(130) 사이에서, 캐리어 확산이 유도될 수 있다. 이를 통해, IGZO 채널층(120)과 4족 원소 사이, 또는 IGZO 채널층(120)과 7족 원소 사이에서, 캐리어 확산이 진행될 수 있다.
이에 따라, 제 1 실시예들에 따른 산화물 반도체(100)가 획득될 수 있다. 이 때 캐리어 확산의 결과로서, IGZO 채널층(120)에 캐리어가 남을 수 있다. 일 실시예에 따르면, 도핑막(130)이 4족 원소로 이루어지는 경우, 도 2의 (a)에 도시된 바와 같이 캐리어 확산이 진행되면서, 각 4족 원소가 IGZO 채널층(120)의 금속 원소에 대해 네 개의 캐리어들을 제공하여, 결과적으로 IGZO 채널층(120)에 하나의 캐리어가 남도록 할 수 있다. 다른 실시예에 따르면, 도핑막(130)이 7족 원소로 이루어지는 경우, 도 2의 (b)에 도시된 바와 같이 캐리어 확산이 진행되면서, IGZO 채널층(120)의 금속 원소가 산소 원소에 대해 두 개의 캐리어들을 제공하는 대신에, 각 7족 원소에 대해 하나의 캐리어를 제공하여, 결과적으로 IGZO 채널층(120)에 하나의 캐리어가 남도록 할 수 있다. 이로써, 금속 전극(140)에 대해, IGZO 채널층(120)의 캐리어 농도가 증가되고, 따라서 IGZO 채널층(120)에 저저항 접촉, 즉 오믹 접합이 구현될 수 있다.
도 3a는 제 2 실시예들에 따른 산화물 반도체(200)를 도시하는 도면이다. 도 3b은 제 2 실시예들에 따른 산화물 반도체(200)의 제조 방법을 도시하는 도면이다. 도 4는 제 2 실시예들에 따른 산화물 반도체(200)의 제조 방법을 설명하기 위한 도면이다. 도 5는 제 2 실시예들에 따른 산화물 반도체(200)에 대한 캐리어 확산을 설명하기 위한 도면이다.
도 3a를 참조하면, 제 2 실시예들에 따른 산화물 반도체(200)는 기판(210), IGZO 채널층(220) 및 금속 전극(240)을 포함할 수 있다. 제 2 실시예들에 따른 산화물 반도체(200)는 도 3b에 도시된 바와 같은 절차에 따라 제조될 수 있으며, 그를 통해 IGZO 채널층(220)에 저저항 접촉, 즉 오믹 접합이 구현될 수 있다. 이에 대해, 도 3b, 도 4 및 도 5를 참조하여 보다 상세하게 후술될 것이다.
먼저, 250 단계에서, IGZO 채널층(220)이 준비될 수 있다. 이 때 기판(210)이 준비되고, IGZO 채널층(220)이 기판(210) 상에 제공될 수 있다. 여기서, IGZO 채널층(220)은 금속 원소를 포함하고, 금속 원소와 산소 원소가 결합되어, 구현되며, 금속 원소는 2족 원소, 즉 아연(Zn) 및 3족 원소, 즉 갈륨(Ga)과 인듐(In)을 포함할 수 있다. 다음으로, 260 단계 및 270 단계에서, 4족 원소 또는 7족 원소를 이용하여, IGZO 채널층(220)에 대해 캐리어 확산이 유도될 수 있다. 4족 원소는, 예컨대 저마늄(Ge), 주석(Sn), 납(Pb), 규소(Si) 또는 탄소(C) 중 적어도 하나를 포함할 수 있다. 7족 원소는, 예컨대 플루오린(F), 염소(Cl), 브로민(Br) 또는 아이오딘(I) 중 적어도 하나를 포함할 수 있다.
구체적으로, 260 단계에서, 도 4에 도시된 바와 같이, IGZO 채널층(220)에 대해 7족 원소의 플라즈마(230)를 적용하여, IGZO 채널층(220)과 플라즈마(230) 사이에서 캐리어 확산이 유도될 수 있다. 예를 들면, 플라즈마(230)는 CF4, CHF3 또는 BCl3 중 적어도 하나를 포함할 수 있다. 이를 통해, IGZO 채널층(220)과 7족 원소 사이에서, 캐리어 확산이 진행될 수 있다. 이 후, 270 단계에서, 금속 전극(240)이 IGZO 채널층(220) 상에 제공될 수 있다.
이에 따라, 제 2 실시예들에 따른 산화물 반도체(200)가 획득될 수 있다. 이 때 캐리어 확산의 결과로서, IGZO 채널층(220)에 캐리어가 남을 수 있다. 도 5에 도시된 바와 같이 캐리어 확산이 진행되면서, IGZO 채널층(220)의 금속 원소가 산소 원소에 대해 두 개의 캐리어들을 제공하는 대신에, 각 7족 원소에 대해 하나의 캐리어를 제공하여, 결과적으로 IGZO 채널층(220)에 하나의 캐리어가 남도록 할 수 있다. 이로써, 금속 전극(240)에 대해, IGZO 채널층(220)의 캐리어 농도가 증가되고, 따라서 IGZO 채널층(220)에 저저항 접촉, 즉 오믹 접합이 구현될 수 있다.
다양한 실시예들에 따르면, IGZO 채널층(120, 220)의 양이온에 해당되는 금속 원소가 4족 원소로 치환되거나, IGZO 채널층(120, 220)의 음이온에 해당되는 산소 원소가 7족 원소로 치환됨으로써, IGZO 채널층(120, 220)에 캐리어에 대한 이득이 발생될 수 있다. 즉, 캐리어 확산이 진행되면서, 각 4족 원소가 IGZO 채널층(120, 220)의 금속 원소에 대해 네 개의 캐리어들을 제공하여, 결과적으로 IGZO 채널층(120, 220)에 하나의 캐리어가 남도록 할 수 있다. 한편, 캐리어 확산이 진행되면서, IGZO 채널층(120, 220)의 금속 원소가 산소 원소에 대해 두 개의 캐리어들을 제공하는 대신에, 각 7족 원소에 대해 하나의 캐리어를 제공하여, 결과적으로 IGZO 채널층(120, 220)에 하나의 캐리어가 남도록 할 수 있다. 이로써, 금속 전극(140, 240)에 대해, IGZO 채널층(120, 220)의 캐리어 농도가 증가되고, 따라서 IGZO 채널층(120, 220)에 저저항 접촉, 즉 오믹 접합이 구현될 수 있다. 이를 통해, IGZO 채널층(120, 220)을 갖는 산화물 반도체(100, 200) 메모리 소자에 사용될 수 있다.
다양한 실시예들에 따른 산화물 반도체(100, 200)의 제조 방법은, IGZO 채널층(120, 220)을 준비하는 단계, 및 IGZO 채널층(120, 220)에 캐리어가 남도록, 4족 원소 또는 7족 원소를 이용하여, IGZO 채널층(120, 220)에 대해 캐리어 확산을 유도하는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, 4족 원소는, 캐리어 확산을 통해, IGZO 채널층(120, 220)에 대해, 네 개의 캐리어들을 제공하여, IGZO 채널층(120, 220)에 하나의 캐리어가 남도록 할 수 있다.
다양한 실시예들에 따르면, 4족 원소는, 저마늄(Ge), 주석(Sn), 납(Pb), 규소(Si) 또는 탄소(C) 중 적어도 하나를 포함할 수 있다.
다양한 실시예들에 따르면, IGZO 채널층(120, 220)은, 캐리어 확산을 통해, 7족 원소에 대해, 하나의 캐리어를 제공하여, IGZO 채널층(120, 220)에 하나의 캐리어가 남도록 할 수 있다.
다양한 실시예들에 따르면, 7족 원소는, 플루오린(F), 염소(Cl), 브로민(Br) 또는 아이오딘(I) 중 적어도 하나를 포함할 수 있다.
제 1 실시예들에 따르면, 캐리어 확산을 유도하는 단계는, IGZO 채널층(120) 상에 4족 원소 또는 7족 원소로 이루어지는 도핑막(130)을 제공하는 단계, 및 고온 열처리를 통해, IGZO 채널층(120)과 도핑막(130) 사이에서 캐리어 확산을 유도하는 단계를 포함할 수 있다.
제 1 실시예들에 따르면, 캐리어 확산을 유도하는 단계는, 고온 열처리 전에, 도핑막(130) 상에 금속 전극(140)을 제공하는 단계를 더 포함할 수 있다.
제 1 실시예들에 따르면, 캐리어 확산을 통해, 금속 전극(140)에 대해, IGZO 채널층(120)에 저저항 접촉이 구현될 수 있다.
제 2 실시예들에 따르면, 캐리어 확산을 유도하는 단계는, IGZO 채널층(220)에 대해 7족 원소의 플라즈마를 적용하여, IGZO 채널층(220)과 플라즈마 사이에서 캐리어 확산을 유도하는 단계를 포함할 수 있다.
제 2 실시예들에 따르면, 캐리어 확산을 통해, IGZO 채널층(220) 상에 제공되는 금속 전극(240)에 대해, IGZO 채널층(220)에 저저항 접촉이 구현될 수 있다.
다양한 실시예들에 따르면, IGZO 채널층(120, 220)을 준비하는 단계는, 기판(110, 210) 상에 IGZO 채널층(120, 220)을 제공하는 단계를 포함할 수 있다.
다양한 실시예들에 따른 산화물 반도체(100, 200)는, 상기한 방법에 의해 제조되며, 캐리어 확산을 통해, 금속 전극(140, 240)에 대해, IGZO 채널층(120, 220)에 저저항 접촉이 구현될 수 있다.
다양한 실시예들에 따르면, 자기정렬(self-aligned) 구조의 박막 트랜지스터의 제조 공정 특성상 하나의 마스크를 이용하여 게이트 전극(gate)과 게이트 전극을 위한 절연층이 함께 식각될 수 있다. 이러한 특성을 이용하여 IGZO 채널층의 일부 영역이 노출되도록 식각된 후, n+ 산화물이 증착됨에 따라, 오믹 접합층이 제공될 수 있다. 이 때 오믹 접합층은 구조적으로 소스 전극(source) 및 드레인 전극(drain)과 접촉할 수 있다. 이와 같이, IGZO 채널층에서 소스 전극 및 드레인 전극과 접촉하는 물질을 바꿈으로써, IGZO 산화물 반도체의 비접촉 저항(specific contact resistivity, specific contact resistance)이 낮아질 수 있다. 여기서, IGZO 산화물 반도체의 비접촉 저항이 10-6[Ω·cm2] 이상 개선될 수 있다.
다양한 실시예들에 따르면, n+ 산화물은 캐리어(전자로도 지칭됨) 농도가 높은 n+ 타입의 산화물이다. 이 때 n+ 산화물은 높은 이동도(mobility)와 관련 있는 인듐(Indium; In) 비중이 높은 물질 또는 기존의 채널 증착 조건과는 달리 산소 분압을 조절하여 산소 공공을 조절함으로써 캐리어 농도가 높은 물질을 나타낼 수 있다. 예를 들면, n+ 산화물은 IGTO(Indium Gallium Tin Oxide), IGO(Indium Gallium Oxide), ITO(Indium Tin Oxide), IGZTO(Indium Gallium Zinc Tin Oxide) 또는 AZO(Aluminum-doped Zinc Oxide) 중 적어도 하나를 포함할 수 있다.
다양한 실시예들에 따르면, 오믹 접합층에 접합되는 전극은, 기존의 금속 물질이 아닌, 차세대 금속 물질로 이루어지며, 예컨대 텅스텐(Tungsten; W), 코발트(Cobalt; Co) 또는 루테늄(Ruthenium; Ru) 중 적어도 하나를 포함할 수 있다. 이는, 전극이 기존의 금속 물질, 예컨대 알루미늄(Aluminum; Al), 구리(Copper; Cu), 은(Silver; Ag) 등을 사용하여 수 나노미터 수준의 사이즈로 제작되었을 때, 산란(scattering)으로 인해 IGZO 산화물 반도체의 비접촉 저항이 증가하는 현상이 발생하였기 때문이다.
다양한 실시예들에서는, 자기정렬 구조의 특성을 이용해 IGZO 채널층이 선택적으로 식각된 다음, 산소 분압 조절을 통해 산소 공공을 조절하여 캐리어 농도가 높은 n+ 산화물이 증착됨에 따라, 오믹 접합층이 제공되고, 이러한 오믹 접합층에 전극이 증착될 수 있다. 이를 통해, 기존의 IGZO 채널층에 전극이 직접 증착되었을 때보다 우수한 비접촉 저항이 확보될 수 있다. 다양한 실시예들에 따른 IGZO 산화물 반도체는 낮은 저항이 요구되는 메모리 소자, 예컨대 3D DRAM, V- NAND 메모리에 적용될 수 있다.
도 6은 다양한 실시예들에 따른 박막 트랜지스터(300)를 도시하는 도면이다.
도6을 참조하면, 다양한 실시예들에 따른 박막 트랜지스터(300)는 기판(310), IGZO(Indium Gallium Zinc Oxide) 채널층(320), 절연층(330), 제 1 전극(340), 적어도 하나의 오믹 접합층(350), 보호층(360) 및 적어도 하나의 제 2 전극(370)을 포함할 수 있다.
기판(310)은 IGZO 채널층(320), 절연층(330), 제 1 전극(340), 오믹 접합층(350), 보호층(360) 및 제 2 전극(370)을 지지할 수 있다. 예를 들면, 기판(310)은 실리콘(Si)을 포함할 수 있다.
IGZO 채널층(320)은 기판(310) 상에 배치될 수 있다. 이 때 IGZO 채널층(320)은 인듐(Indium; In), 갈륨(Gallium; Ga), 아연(Zinc; Zn) 및 산소(Oxide; O)의 결합으로 이루어질 수 있다. 그리고, IGZO 채널층(320)은 제 1 영역과 제 2 영역으로 구분될 수 있다. 일 실시예에 따르면, 제 1 영역이 IGZO 채널층(320)의 중앙에 배치되고, 제 2 영역이 제 1 영역을 둘러쌀 수 있다. 또한, 제 2 영역에는, 적어도 하나의 홈(325)이 형성되어 있을 수 있다. 일 실시예에 따르면, 복수의 홈(325)들이 IGZO 채널층(320)의 제 2 영역에 형성되어 있는 경우, 홈(325)들은 상호로부터 이격되어 있을 수 있다.
절연층(330)은 IGZO 채널층(320) 상에 배치될 수 있다. 이 때 절연층(330)은 제 1 전극(340)을 IGZO 채널층(320)으로부터 격리시키기 위해 제공될 수 있다. 이를 위해, 절연층(330)은 IGZO 채널층(320)과 제 1 전극(340) 사이에 개재될 수 있다. 그리고, 절연층(330)은 IGZO 채널층(320)의 제 1 영역 상에 배치될 수 있다.
제 1 전극(340)은 절연층(330) 상에 배치될 수 있다. 이 때 제 1 전극(340)은 절연층(330)을 사이에 두고, IGZO 채널층(320) 상에 배치될 수 있다. 그리고, 제 1 전극(340)은 IGZO 채널층(320)의 제 1 영역 상에 배치될 수 있다. 여기서, 제 1 전극(340)은 IGZO 채널층(320)에 직접 접촉하지 않을 수 있다. 일 실시예에 따르면, 제 1 전극(340)은 게이트 전극(gate)일 수 있다. 예를 들면, 제 1 전극(340)은 텅스텐(Tungsten; W), 코발트(Cobalt; Co) 또는 루테늄(Ruthenium; Ru) 중 적어도 하나를 포함할 수 있다.
오믹 접합층(350)은 IGZO 채널층(320)의 홈(325) 내에 개별적으로 배치될 수 있다. 일 실시예에 따르면, 복수의 홈(325)들이 IGZO 채널층(320)의 제 2 영역에 형성되어 있는 경우, 복수의 오믹 접합층(350)들의 각각이 홈(325)들의 각각에 배치될 수 있다. 이 때 오믹 접합층(350)은 n+ 산화물로 이루어질 수 있다. 예를 들면, n+ 산화물은 IGTO(Indium Gallium Tin Oxide), IGO(Indium Gallium Oxide), ITO(Indium Tin Oxide), IGZTO(Indium Gallium Zinc Tin Oxide) 또는 AZO(Aluminum-doped Zinc Oxide) 중 적어도 하나를 포함할 수 있다.
보호층(360)은 기판(310) 상에서 IGZO 채널층(320), 절연층(330), 제 1 전극(340) 및 오믹 접합층(350)을 덮을 수 있다. 이를 통해, 보호층(360)은 기판(310) 상에서 IGZO 채널층(320), 절연층(330), 제 1 전극(340) 및 오믹 접합층(350)을 보호할 수 있다. 이 때 보호층(360)에는, 적어도 하나의 홀(365)이 형성되어 있을 수 있다. 홀(365)은 보호층(360)을 관통하며, 보호층(360)의 외부로부터 오믹 접합층(350)의 표면으로 이어질 수 있다. 일 실시예에 따르면, 복수의 오믹 접합층(350)들이 IGZO 채널층(320)의 제 2 영역에 배치되어 있는 경우, 보호층(360)에는 복수의 홀(365)들이 상호로부터 이격되어 배치될 수 있다.
제 2 전극(370)은 오믹 접합층(350) 상에 접합될 수 있다. 이 때 제 2 전극(370)은 보호층(360)의 외부로 노출되고, 홀(365)의 내부를 통과하여 오믹 접합층(350)에 접합될 수 있다. 일 실시예에 따르면, 복수의 오믹 접합층(350)들이 IGZO 채널층(320)의 제 2 영역에 배치되어 있는 경우, 복수의 제 2 전극(370)들의 각각이 오믹 접합층(350)들의 각각에 배치될 수 있다. 여기서, 제 2 전극(370)들 중 하나는 소스 전극(source)이고, 제 2 전극(370)들 중 다른 하나는 드레인 전극(drain)일 수 있다. 예를 들면, 제 2 전극(370)은 텅스텐(W), 코발트(Co) 또는 루테늄(Ru) 중 적어도 하나를 포함할 수 있다.
도 7는 다양한 실시예들에 따른 박막 트랜지스터(300)의 제조 방법을 도시하는 도면이다. 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15 및 도 16은 다양한 실시예들에 따른 박막 트랜지스터(300)의 제조 방법을 설명하기 위한 도면들이다.
도 7을 참조하면, 411 단계에서, 도 8에 도시된 바와 같이, 기판(310) 상에 IGZO 채널층(320)이 제공될 수 있다. 예를 들면, 기판(310)은 실리콘(Si)을 포함할 수 있다. 여기서, IGZO 채널층(320)의 면적은 기판(310)의 면적과 동일하거나, 기판(310)의 면적 보다 작을 수 있다. 이 때 IGZO 채널층(320)은 인듐(Indium; In), 갈륨(Gallium; Ga), 아연(Zinc; Zn) 및 산소(Oxide; O)의 결합으로 이루어질 수 있다. 그리고, IGZO 채널층(320)은 제 1 영역과 제 2 영역으로 구분될 수 있다. 일 실시예에 따르면, 제 1 영역이 IGZO 채널층(320)의 중앙에 배치되고, 제 2 영역이 제 1 영역을 둘러쌀 수 있다.
413 단계에서, 도 9에 도시된 바와 같이, IGZO 채널층(320) 상에 절연층(330)이 제공될 수 있다. 일 실시예에 따르면, 절연층(330)은 기판(310) 상에서 IGZO 채널층(320)을 덮도록 형성될 수 있다. 여기서, 절연층(330)은 IGZO 채널층(320)의 제 1 영역뿐 아니라 제 2 영역도 덮을 수 있다. 다른 실시예에 따르면, 도시되지는 않았으나, 절연층(330)은 IGZO 채널층(320)의 제 1 영역만을 덮을 수 있다.
415 단계에서, 도 10에 도시된 바와 같이, 절연층(330) 상에 제 1 전극(340)이 제공될 수있다. 이 때 제 1 전극(340)은 절연층(330)을 사이에 두고, IGZO 채널층(320) 상에 배치될 수 있다. 일 실시예에 따르면, 제 1 전극(340)은 IGZO 채널층(320)의 제 1 영역 상에 배치될 수 있다. 다른 실시예에 따르면, 도시되지는 않았으나, 제 1 전극(340)은 IGZO 채널층(320)의 제 1 영역뿐 아니라 제 2 영역 상에도 배치될 수 있다. 여기서, 제 1 전극(340)은 IGZO 채널층(320)에 직접 접촉하지 않을 수 있다. 일 실시예에 따르면, 제 1 전극(340)은 게이트 전극일 수 있다. 예를 들면, 제 1 전극(340)은 텅스텐(W), 코발트(Co) 또는 루테늄(Ru) 중 적어도 하나를 포함할 수 있다.
417 단계에서, 도 11에 도시된 바와 같이, 절연층(330) 또는 제 1 전극(340) 중 적어도 하나가 식각될 수 있다. 이 때 IGZO 채널층(320)의 제 2 영역이 절연층(330) 및 제 1 전극(340)으로부터 노출되도록, IGZO 채널층(320)의 제 2 영역에서 절연층(330) 또는 제 1 전극(340) 중 적어도 하나가 제거될 수 있다. 일 실시예에 따르면, 절연층(330)과 제 1 전극(340)이 모두 IGZO 채널층(320)의 제1 영역뿐 아니라 제 2 영역 상에도 배치되는 경우, 절연층(330)과 제 1 전극(340)이 함께 식각될 수 있다. 다른 실시예에 따르면, 절연층(330)만이 IGZO 채널층(320)의 제 1 영역뿐 아니라 제 2 영역 상에도 배치되는 경우, 절연층(330)이 식각될 수 있다. 이를 통해, IGZO 채널층(320)의 제 1 영역에만, 절연층(330) 및 제 1 전극(340)이 남아 있을 수 있다.
419 단계에서, 도 12에 도시된 바와 같이, IGZO 채널층(320)에 적어도 하나의 홈(325)이 형성될 수 있다. 이 때 홈(325)은 IGZO 채널층(320)의 제 2 영역에 형성될 수 있다. 일 실시예에 따르면, 복수의 홈(325)들이 IGZO 채널층(320)의 제 2 영역에서 상호로부터 이격되도록 형성될 수 있다.
421 단계에서, 도 13에 도시된 바와 같이, IGZO 채널층(320)의 홈(325) 내에 오믹 접합층(350)이 형성될 수 있다. 일 실시예에 따르면, 복수의 홈(325)들이 IGZO 채널층(320)의 제 2 영역에 형성되어 있는 경우, 복수의 오믹 접합층(350)들의 각각이 홈(325)들의 각각에 형성될 수 있다. 이 때 오믹 접합층(350)은 n+ 산화물로 이루어질 수 있다. 예를 들면, n+ 산화물은 IGTO, IGO, ITO, IGZTO 또는 AZO 중 적어도 하나를 포함할 수 있다.
423 단계에서, 도 14에 도시된 바와 같이, 기판(310) 상에서 IGZO 채널층(320), 절연층(330), 제 1 전극(340) 및 오믹 접합층(350)을 덮는 보호층(360)이 제공될 수 있다. 이를 통해, 보호층(360)은 기판(310) 상에서 IGZO 채널층(320), 절연층(330), 제 1 전극(340) 및 오믹 접합층(350)을 보호할 수 있다.
425 단계에서, 도 15에 도시된 바와 같이, 보호층(360)에 적어도 하나의 홀(365)이 형성될 수 있다. 홀(365)은 보호층(360)을 관통하며, 보호층(360)의 외부로부터 오믹 접합층(350)의 표면으로 이어질 수 있다. 일 실시예에 따르면, 복수의 오믹 접합층(350)들이 IGZO 채널층(320)의 제 2 영역에 배치되어 있는 경우, 복수의 홀(365)들이 보호층(360)에서 상호로부터 이격되도록 형성될 수 있다.
427 단계에서, 도 16에 도시된 바와 같이, 오믹 접합층(350) 상에 제 2 전극(370)이 형성될 수 있다. 이 때 제 2 전극(370)은 보호층(360)의 외부로 노출되고, 홀(365)의 내부를 통과하여 오믹 접합층(350)에 접합될 수 있다. 일 실시예에 따르면, 복수의 오믹 접합층(350)들이 IGZO 채널층(320)의 제 2 영역에 배치되어 있는 경우, 복수의 제 2 전극(370)들의 각각이 오믹 접합층(350)들의 각각에 접합될 수 있다. 여기서, 제 2 전극(370)들 중 하나는 소스 전극이고, 제 2 전극(370)들 중 다른 하나는 드레인 전극일 수 있다. 예를 들면, 제 2 전극(370)은 텅스텐(W), 코발트(Co) 또는 루테늄(Ru) 중 적어도 하나를 포함할 수 있다.
이에 따라, 다양한 실시예들에 따른 박막 트랜지스터(300)가 제조될 수 있다.
다양한 실시예들에 따르면, IGZO 채널층(320)에 캐리어 농도가 높은 n+ 산화물을 이용하여 오믹 접합층(350)이 형성됨으로써, 제 2 전극(370)이 IGZO 채널층(320)에 직접 접촉하는 것이 아니라, 오믹 접합층(350)에 접합될 수 있다. 이 때 오믹 접합층(350)이 높은 캐리어 농도를 가지므로, 오믹 접합층(350)과 제 2 전극(370) 사이에 저저항 접촉이 구현될 수 있다. 즉, IGZO 채널층(320)을 갖는 박막 트랜지스터(300)에서, 제 2 전극(370)에 대한 비접촉 저항이 크게 개선될 수 있다. 이를 통해, IGZO 채널층(320)을 갖는 박막 트랜지스터(300)가 메모리 소자에 사용될 수 있다.
다양한 실시예들에 따른 박막 트랜지스터(300)는, 기판(310), 기판(310) 상에 배치되고, 제 1 영역 및 적어도 하나의 홈(325)이 형성되는 제 2 영역으로 구분되는 IGZO 채널층(320), IGZO 채널층(320)의 제 1 영역 상에 배치되는 제 1 전극(340), n+ 산화물로 이루어지고, 홈(325) 내에 배치되는 오믹 접합층(350), 및 오믹 접합층(350) 상에 접합되는 제 2 전극(370)을 포함할 수 있다.
다양한 실시예들에 따르면, n+ 산화물은, IGTO, IGO, ITO, IGZTO 또는 AZO 중 적어도 하나를 포함할 수 있다.
다양한 실시예들에 따르면, 박막 트랜지스터(300)는, IGZO 채널층(320)과 제 1 전극(340) 사이에 개재되는 절연층(330)을 더 포함할 수 있다.
다양한 실시예들에 따르면, 박막 트랜지스터(300)는, 기판(310) 상에서 IGZO 채널층(320), 제 1 전극(340) 및 오믹 접합층(350)을 덮고, 외부로부터 오믹 접합층(350)의 표면으로 이어지는 홀(365)이 형성되는 보호층(360)을 더 포함할 수 있다.
다양한 실시예들에 따르면, 제 2 전극(370)은, 보호층(360)의 외부로 노출되고, 홀(365)의 내부를 통과하여 오믹 접합층(350)에 접합될 수 있다.
다양한 실시예들에 따르면, 제 1 전극(340)은 게이트 전극이고, 제 2 전극(370)은 소스 전극 및 드레인 전극을 포함할 수 있다.
다양한 실시예들에 따른 박막 트랜지스터(300)의 제조 방법은, 기판(310) 상에 IGZO 채널층(320)을 제공하는 단계, IGZO 채널층(320)의 제 1 영역 상에 제 1 전극(340)을 제공하는 단계, IGZO 채널층(320)의 제 2 영역에 적어도 하나의 홈(325)을 형성하는 단계, n+ 산화물을 이용하여, 홈(325) 내에 오믹 접합층(350)을 형성하는 단계, 및 오믹 접합층(350) 상에 제 2 전극(370)을 접합시키는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, n+ 산화물은, IGTO, IGO, ITO, IGZTO 또는 AZO 중 적어도 하나를 포함할 수 있다.
다양한 실시예들에 따르면, 제 1 전극(340)을 제공하는 단계는, IGZO 채널층(320) 상에 절연층(330)을 제공하는 단계, 절연층(330) 상에 제 1 전극(340)을 제공하는 단계, 및 제 2 영역이 절연층(330) 및 제 1 전극(340)으로부터 노출되도록, 제 1 영역에 대응하여, 절연층(330) 또는 제 1 전극(340) 중 적어도 하나를 식각하는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, 제 2 전극(370)을 제공하는 단계는, 기판(310) 상에서 IGZO 채널층(320), 제 1 전극(340) 및 오믹 접합층(350)을 덮는 보호층(360)을 제공하는 단계, 보호층(360)의 외부로부터 오믹 접합층(350)의 표면으로 이어지는 홀(365)을 형성하는 단계, 및 보호층(360)의 외부로 노출되고 홀(365)의 내부를 통과하여 오믹 접합층(350)에 접합되도록 제 2 전극(370)을 제공하는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, 제 1 전극(340)은 게이트 전극이고, 제 2 전극(370)은 소스 전극 및 드레인 전극을 포함할 수 있다.
본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성 요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및/또는 B 중 적어도 하나", "A, B 또는 C" 또는 "A, B 및/또는 C 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", "첫째" 또는 "둘째" 등의 표현들은 해당 구성 요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성 요소를 다른 구성 요소와 구분하기 위해 사용될 뿐 해당 구성 요소들을 한정하지 않는다. 어떤(예: 제 1) 구성 요소가 다른(예: 제 2) 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성 요소가 상기 다른 구성 요소에 직접적으로 연결되거나, 다른 구성 요소(예: 제 3 구성 요소)를 통하여 연결될 수 있다.
다양한 실시예들에 따르면, 기술한 구성 요소들의 각각의 구성 요소는 단수 또는 복수의 개체를 포함할 수 있다. 다양한 실시예들에 따르면, 전술한 해당 구성 요소들 중 하나 이상의 구성 요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성 요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성 요소들은 하나의 구성 요소로 통합될 수 있다. 이런 경우, 통합된 구성 요소는 복수의 구성 요소들 각각의 구성 요소의 하나 이상의 기능들을 통합 이전에 복수의 구성 요소들 중 해당 구성 요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다.

Claims (20)

  1. 산화물 반도체의 제조 방법에 있어서,
    IGZO 채널층을 준비하는 단계; 및
    상기 IGZO 채널층에 캐리어가 남도록, 4족 원소 또는 7족 원소를 이용하여, 상기 IGZO 채널층에 대해 캐리어 확산을 유도하는 단계
    를 포함하는,
    방법.
  2. 제 1 항에 있어서,
    상기 4족 원소는,
    상기 캐리어 확산을 통해, 상기 IGZO 채널층에 대해, 네 개의 캐리어들을 제공하여, 상기 IGZO 채널층에 하나의 캐리어가 남도록 하는,
    방법.
  3. 제 2 항에 있어서,
    상기 4족 원소는,
    저마늄(Ge), 주석(Sn), 납(Pb), 규소(Si) 또는 탄소(C) 중 적어도 하나를 포함하는,
    방법.
  4. 제 1 항에 있어서,
    상기 IGZO 채널층은,
    상기 캐리어 확산을 통해, 상기 7족 원소에 대해, 하나의 캐리어를 제공하여, 상기 IGZO 채널층에 하나의 캐리어가 남도록 하는,
    방법.
  5. 제 4 항에 있어서,
    상기 7족 원소는,
    플루오린(F), 염소(Cl), 브로민(Br) 또는 아이오딘(I) 중 적어도 하나를 포함하는,
    방법.
  6. 제 1 항에 있어서,
    상기 캐리어 확산을 유도하는 단계는,
    상기 IGZO 채널층 상에 상기 4족 원소 또는 상기 7족 원소로 이루어지는 도핑막을 제공하는 단계; 및
    고온 열처리를 통해, 상기 IGZO 채널층과 상기 도핑막 사이에서 상기 캐리어 확산을 유도하는 단계
    를 포함하는,
    방법.
  7. 제 1 항에 있어서,
    상기 캐리어 확산을 유도하는 단계는,
    상기 IGZO 채널층에 대해 상기 7족 원소의 플라즈마를 적용하여, 상기 IGZO 채널층과 상기 플라즈마 사이에서 상기 캐리어 확산을 유도하는 단계
    를 포함하며,
    상기 캐리어 확산을 통해, 상기 IGZO 채널층 상에 제공되는 금속 전극에 대해, 상기 IGZO 채널층에 저저항 접촉이 구현되는,
    방법.
  8. 제 6 항에 있어서,
    상기 캐리어 확산을 유도하는 단계는,
    상기 고온 열처리 전에, 상기 도핑막 상에 금속 전극을 제공하는 단계
    를 더 포함하며,
    상기 캐리어 확산을 통해, 상기 금속 전극에 대해, 상기 IGZO 채널층에 저저항 접촉이 구현되는,
    방법.
  9. 제 1 항에 있어서,
    상기 IGZO 채널층을 준비하는 단계는,
    기판 상에 상기 IGZO 채널층을 제공하는 단계를 포함하는,
    방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 기재된 방법으로 제조되는, 산화물 반도체.
  11. 박막 트랜지스터의 제조 방법에 있어서,
    기판 상에 IGZO 채널층을 제공하는 단계;
    상기 IGZO 채널층의 제 1 영역 상에 제 1 전극을 제공하는 단계;
    상기 IGZO 채널층의 제 2 영역에 적어도 하나의 홈을 형성하는 단계;
    n+ 산화물을 이용하여, 상기 홈 내에 오믹 접합층을 형성하는 단계; 및
    상기 오믹 접합층 상에 제 2 전극을 접합시키는 단계
    를 포함하는,
    방법.
  12. 제 11 항에 있어서,
    상기 n+ 산화물은,
    IGTO(Indium Gallium Tin Oxide), IGO(Indium Gallium Oxide), ITO(Indium Tin Oxide), IGZTO(Indium Gallium Zinc Tin Oxide) 또는 AZO(Aluminum-doped Zinc Oxide) 중 적어도 하나를 포함하는,
    방법.
  13. 제 11 항에 있어서,
    상기 제 1 전극을 제공하는 단계는,
    상기 IGZO 채널층 상에 절연층을 제공하는 단계;
    상기 절연층 상에 상기 제 1 전극을 제공하는 단계; 및
    상기 제 2 영역이 상기 절연층 및 상기 제 1 전극으로부터 노출되도록, 상기 제 1 영역에 대응하여, 상기 절연층 또는 상기 제 1 전극 중 적어도 하나를 식각하는 단계
    를 포함하는,
    방법.
  14. 제 11 항에 있어서,
    상기 제 2 전극을 제공하는 단계는,
    상기 기판 상에서 상기 IGZO 채널층, 상기 제 1 전극 및 상기 오믹 접합층을 덮는 보호층을 제공하는 단계;
    상기 보호층의 외부로부터 상기 오믹 접합층의 표면으로 이어지는 홀을 형성하는 단계; 및
    상기 보호층의 외부로 노출되고 상기 홀의 내부를 통과하여 상기 오믹 접합층에 접합되도록 상기 제 2 전극을 제공하는 단계
    를 포함하는,
    방법.
  15. 제 11 항에 있어서,
    상기 제 1 전극은 게이트 전극이고,
    상기 제 2 전극은 소스 전극 및 드레인 전극을 포함하는,
    방법.
  16. 박막 트랜지스터에 있어서,
    기판;
    상기 기판 상에 배치되고, 제 1 영역 및 적어도 하나의 홈이 형성되는 제 2 영역으로 구분되는 IGZO 채널층;
    상기 IGZO 채널층의 상기 제 1 영역 상에 배치되는 제 1 전극;
    n+ 산화물로 이루어지고, 상기 홈 내에 배치되는 오믹 접합층; 및
    상기 오믹 접합층 상에 접합되는 제 2 전극
    을 포함하는,
    박막 트랜지스터.
  17. 제 16 항에 있어서,
    상기 n+ 산화물은,
    IGTO, IGO, ITO, IGZTO 또는 AZO 중 적어도 하나를 포함하는,
    박막 트랜지스터.
  18. 제 16 항에 있어서,
    상기 IGZO 채널층과 상기 제 1 전극 사이에 개재되는 절연층
    을 더 포함하는,
    박막 트랜지스터.
  19. 제 16 항에 있어서,
    상기 기판 상에서 상기 IGZO 채널층, 상기 제 1 전극 및 상기 오믹 접합층을 덮고, 외부로부터 상기 오믹 접합층의 표면으로 이어지는 홀이 형성되는 보호층
    을 더 포함하고,
    상기 제 2 전극은,
    상기 보호층의 외부로 노출되고, 상기 홀의 내부를 통과하여 상기 오믹 접합층에 접합되는,
    박막 트랜지스터.
  20. 제 16 항에 있어서,
    상기 제 1 전극은 게이트 전극이고,
    상기 제 2 전극은 소스 전극 및 드레인 전극을 포함하는,
    박막 트랜지스터.
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