WO2016043485A1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

박막 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
WO2016043485A1
WO2016043485A1 PCT/KR2015/009644 KR2015009644W WO2016043485A1 WO 2016043485 A1 WO2016043485 A1 WO 2016043485A1 KR 2015009644 W KR2015009644 W KR 2015009644W WO 2016043485 A1 WO2016043485 A1 WO 2016043485A1
Authority
WO
WIPO (PCT)
Prior art keywords
active
pattern
film
protective
gate electrode
Prior art date
Application number
PCT/KR2015/009644
Other languages
English (en)
French (fr)
Inventor
박진성
옥경철
정현준
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to CN201580049981.1A priority Critical patent/CN106796958A/zh
Publication of WO2016043485A1 publication Critical patent/WO2016043485A1/ko
Priority to US15/459,699 priority patent/US10510898B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Definitions

  • the present invention relates to a thin film transistor and a manufacturing method thereof, and more particularly, to a thin film transistor including an active pattern formed of nitride and a protective pattern disposed on the active pattern and formed of non-nitride.
  • Korean Patent Publication No. 10-2011-0095530 (Application No. 10-2010-0015052) includes a gate insulating film having a recessed region thereon and a gate insulating film to reduce an operating voltage and simplify a manufacturing process.
  • a technique for an organic thin film transistor comprising an organic semiconductor layer disposed in the recess region of is disclosed.
  • Korean Patent Publication No. 10-2008-0054941 (Application No. 10-2006-0127671), in order to prevent the signal delay occurs in the large-area display device, the contact between the compound semiconductor layer and the source / drain electrode
  • a technique for forming a source / drain electrode with a first conductive layer and a second conductive layer formed with low resistance so as to form this well is disclosed.
  • One technical problem to be solved by the present invention is to provide a highly reliable thin film transistor and a method of manufacturing the same.
  • Another technical problem to be solved by the present invention is to provide a high mobility thin film transistor and a method of manufacturing the same.
  • Another technical problem to be solved by the present invention is to provide a method for manufacturing a thin film transistor with improved yield.
  • the technical problem to be solved by the present invention is not limited to the above.
  • the present invention provides a thin film transistor.
  • the thin film transistor may include a substrate, an active pattern disposed on the substrate, and including a nitride, an active pattern disposed on the active pattern, and including a non-nitride.
  • the gate electrode may include a protection pattern, a gate electrode overlapping the active pattern, and a gate insulating layer between the gate electrode and the active pattern.
  • the protective pattern is formed of a semiconductor non-nitride
  • the active pattern may include a higher mobility than the protective pattern
  • the thin film transistor may pass through a passivation layer covering the protective pattern, a passivation layer, a source electrode contacting a portion of the protection pattern adjacent to one side of the gate electrode, and the passivation layer.
  • the display device may further include a drain electrode contacting a portion of the protection pattern adjacent to the gate electrode.
  • the thin film transistor further includes a source electrode on one side of the gate electrode and a drain electrode on the other side of the gate electrode, wherein the source electrode and the drain electrode are disposed on the one side and the other side of the gate electrode. It may include contacting each of the portions of the adjacent protective pattern.
  • the active pattern may include being disposed between the protective pattern and the gate electrode.
  • the protective pattern may include being disposed between the active pattern and the gate electrode.
  • the active pattern may be formed of a compound of a first element, a second element, and nitrogen
  • the protective pattern may be formed of a compound of the first element and the second element
  • the first element may include zinc (Zn), and the second element may include oxygen (O).
  • the thickness of the protective pattern may include a thickness smaller than the thickness of the active pattern.
  • the protection pattern may include directly contacting the active pattern.
  • the present invention provides a method of manufacturing a thin film transistor.
  • the method of manufacturing the thin film transistor may include forming an active film including nitride on a substrate, forming a protective film including a non-nitride on the active film, and the protective film and the active film. Patterning sequentially to form an active pattern and a protective pattern stacked on the substrate, wherein the protective layer may include protecting the active layer from a solution process for patterning the active layer.
  • the active layer is formed using a first source including a first element, a second source including a second element, and a third source including nitrogen, and the protective layer is formed of the first layer.
  • the first source and the second source it may include being formed by the same manufacturing method as the manufacturing method of the active film.
  • the method of manufacturing the thin film transistor may further include forming a gate electrode on the substrate and forming a gate insulating layer on the gate electrode before forming the active layer.
  • the method of manufacturing the thin film transistor may further include forming a gate insulating film on the protective pattern after forming the active layer, and forming a gate electrode on the gate insulating film. have.
  • the method of manufacturing the thin film transistor may include forming an active layer including a metal oxynitride on a substrate, including a metal oxide, having a thickness thinner than the active layer, and moving lower than the active layer. Forming a protective film having a degree on the active film, and patterning the protective film and the active film in turn using a solution process, wherein the protective film includes protecting the active film from a solution process. Can be.
  • the active layer and the passivation layer may be manufactured using the same process, and the metal included in the active layer and the metal included in the passivation layer may be the same.
  • patterning the passivation layer and the active layer may include forming a photoresist pattern on the passivation layer and the active layer, and from the solution process of developing the photoresist pattern, the passivation layer may include the active layer. Can protect the membrane.
  • patterning the passivation layer and the active layer may include forming a photoresist pattern on the passivation layer and the active layer, and the passivation layer may be formed by using the photoresist pattern as a mask. From the solution process of etching the active film, the active film can be prevented from being etched.
  • the active layer may include zinc oxynitride
  • the protective layer may include zinc oxide
  • the protective film may be formed of a semiconductor metal oxide.
  • the method of manufacturing the thin film transistor may further include forming a gate electrode spaced apart from the active layer, and a channel is limitedly formed in the active layer by a voltage applied to the gate electrode.
  • the channel may not be formed in the passivation layer.
  • the thin film transistor according to an exemplary embodiment of the present invention may include an active pattern including nitride and a protective pattern disposed on the active pattern and including non-nitride.
  • the protective pattern By the protective pattern, the active pattern may be protected from a solution used in the manufacturing process of the active pattern, and the mobility may be improved by nitrogen included in the active pattern. Accordingly, a high reliability and high mobility thin film transistor may be provided.
  • FIG. 1A is a diagram for describing a thin film transistor according to an exemplary embodiment.
  • 1B is a diagram for describing a thin film transistor according to a modification of an embodiment of the present invention.
  • FIG. 2 is a flowchart illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.
  • 3 and 4 are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.
  • FIG. 5 is a diagram for describing a thin film transistor according to another exemplary embodiment of the present invention.
  • FIG. 6 is a flowchart illustrating a method of manufacturing a thin film transistor according to another exemplary embodiment of the present invention.
  • FIG. 7 and 8 are cross-sectional views illustrating a method of manufacturing a thin film transistor according to another exemplary embodiment of the present invention.
  • FIG. 9 is a graph illustrating current-voltage characteristics of a thin film transistor according to an exemplary embodiment of the present invention.
  • FIG. 10 is a graph for describing the mobility of a thin film transistor according to an exemplary embodiment of the present invention.
  • FIG. 11 is a block diagram illustrating a display device including a thin film transistor according to an exemplary embodiment of the present invention.
  • first, second, and third are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another. Thus, what is referred to as a first component in one embodiment may be referred to as a second component in another embodiment.
  • first component in one embodiment may be referred to as a second component in another embodiment.
  • second component in another embodiment.
  • Each embodiment described and illustrated herein also includes its complementary embodiment.
  • the term 'and / or' is used herein to include at least one of the components listed before and after.
  • connection is used herein to mean both indirectly connecting a plurality of components, and directly connecting.
  • FIG. 1A is a diagram for describing a thin film transistor according to an exemplary embodiment.
  • a thin film transistor may include a gate electrode 110, a gate insulating layer 120, an active pattern 132, an active pattern 142, and a drain on a substrate 100.
  • the electrode 150d and the source electrode 150s may be included.
  • the substrate 100 may be a glass substrate.
  • the substrate 100 may be a plastic substrate, a silicon substrate, or a compound semiconductor substrate.
  • the substrate 100 may be flexible.
  • the gate electrode 110 may be disposed on the substrate 100.
  • the gate electrode 110 may be formed of a metal.
  • the gate electrode 230 may include nickel (Ni), chromium (Cr), molybdenum (Mo), aluminum (Al), titanium (Ti), copper (Cu), tungsten (W), and alloys thereof. It can be formed as.
  • the gate electrode 230 may be formed as a single layer or multiple layers using the metal.
  • the gate electrode 230 may be a triple layer in which molybdenum (Mo), aluminum (Al), and molybdenum (Mo) are sequentially stacked, or a double layer in which titanium (Ti) and copper (Cu) are sequentially stacked. It can be. Or a single film made of an alloy of titanium (Ti) and copper (Cu).
  • the gate electrode 230 may be formed of a transparent conductive material.
  • the gate insulating layer 120 may be disposed on the gate electrode 110.
  • the gate insulating layer 120 may be formed of a high dielectric material (for example, aluminum oxide or hafnium oxide) such as silicon oxide, silicon nitride, silicon oxynitride, or metal oxide.
  • the active pattern 132 may be disposed on the gate insulating layer 120.
  • the active pattern 132 may be spaced apart from and overlap the gate electrode 110 with the gate insulating layer 120 therebetween.
  • the active pattern 132 may be formed of nitride. According to an embodiment, the active pattern 132 may be formed of a compound including a first element, a second element, and nitrogen.
  • the first element includes a metal (eg, zinc (Zn), tin (Sn), indium (In), or titanium (Ti)), and the second element contains oxygen (O).
  • the active pattern 132 may be formed of a metal oxide (eg, ZnON, SnON, InON, or TiON).
  • the active pattern 132 when the active pattern 132 according to the embodiment of the present invention is formed of a compound of nitrogen and a metal, an effective mass may be reduced by the combination of metal and nitrogen. Accordingly, the active pattern 132 may have high mobility.
  • the protection pattern 142 may be disposed on the active pattern 132.
  • the active pattern 132 may be disposed between the protection pattern 142 and the gate electrode 110.
  • the thickness of the protective pattern 142 may be thinner than the thickness of the active pattern 132.
  • the protection pattern 142 may be formed of a material different from that of the active pattern 132.
  • the protection pattern 142 may be formed of semiconductor non-nitride.
  • the protective pattern 142 is a compound of the first element and the second element. Can be formed.
  • the active pattern 132 may be ZnON.
  • the protective pattern 142 may include ZnO.
  • the source electrode 150s may be connected to a portion of the protection pattern 142 adjacent to one side of the gate electrode 110.
  • the drain electrode 150d may be connected to a portion of the protection pattern 142 adjacent to the other side of the gate electrode 110.
  • the source electrode 150s and the drain electrode 150d may be in direct contact with an upper surface of the protection pattern 142.
  • the source electrode 150s and the drain electrode 150d may be in direct contact with side surfaces of the active pattern 132 on both sides of the gate electrode 110, respectively.
  • the source electrode 150s and the drain electrode 150d are nickel (Ni), chromium (Cr), molybdenum (Mo), aluminum (Al), titanium (Ti), copper (Cu), tungsten (W), and It may be made of an alloy thereof.
  • the source electrode 150s and the drain electrode 150d may be formed of a single layer or multiple layers using the metal. Alternatively, the source electrode 150s and the drain electrode 150d may be formed of a transparent conductive material.
  • the active pattern 132 does not contain nitrogen in the protective pattern 142 It may have a higher mobility, and as described above, the thickness of the protective pattern 142 may be thinner than the thickness of the active pattern 132. Accordingly, a channel of the thin film transistor according to an exemplary embodiment of the present invention may be generated in the active pattern 132 having substantially high mobility, thereby providing a high mobility thin film transistor.
  • the protective pattern 142 may be disposed on the active pattern 132 and may be in direct contact with the upper surface of the active pattern 132. For this reason, damage to the active pattern 132 may be minimized from a solution used in the manufacturing process of the active pattern 132. As a result, deterioration of the active pattern 132 may be prevented and a high reliability thin film transistor may be provided.
  • a passivation film is provided on a protection pattern, and source / drain electrodes penetrate the passivation film to pass through the protection pattern. It can be connected with. This will be described with reference to FIG. 1B.
  • 1B is a diagram for describing a thin film transistor according to a modification of an embodiment of the present invention.
  • a thin film transistor may include a substrate 100, a gate electrode 110, a gate insulating layer 120, an active pattern 132, a protective pattern 142, and a passivation. It may include a base film 145, a drain electrode 152d, and a source electrode 152s.
  • the substrate 100, the gate electrode 110, the gate insulating layer 120, the active pattern 132, and the protection pattern 142 may include the substrate 100 and the gate electrode (described with reference to FIG. 1A). It may correspond to the 110, the gate insulating layer 120, the active pattern 132, and the protection pattern 142, respectively.
  • the passivation layer 145 may be disposed on the protection pattern 142.
  • the passivation layer 145 may be formed of silicon oxide, silicon nitride, or silicon oxynitride.
  • the source electrode 152s may pass through the passivation layer 145 and be connected to a portion of the protection pattern 142 adjacent to one side of the gate electrode 110.
  • the drain electrode 152d may pass through the passivation layer 145 and be connected to a portion of the protection pattern 142 adjacent to the other side of the gate electrode 110.
  • the source electrode 152s and the drain electrode 152d may be in direct contact with the protection pattern 142 and may not be in contact with the active pattern 132. Accordingly, when the thin film transistor according to the modified example of the embodiment of the present invention is turned on, a carrier is formed of the semiconductor non-nitride as described with reference to FIG. 1A. It may move between the source electrode 152s and the drain electrode 152d via 142.
  • the source electrode 152 and the drain electrode 152d may pass through the protection pattern 142 to be in direct contact with the active pattern 132.
  • FIGS. 3 and 4 are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.
  • the gate electrode 110 may be formed on the substrate 100 (S110).
  • the substrate 100 may be a glass substrate, a plastic substrate, or a semiconductor substrate, as described with reference to FIG. 1A.
  • a gate insulating layer 120 may be formed on the gate electrode 110 (S120).
  • An active layer 130 may be formed on the gate insulating layer 120 (S130).
  • the active layer 130 may include nitride.
  • the active layer 130 may be formed of a compound including a first element, a second element, and nitrogen, as described with reference to FIG. 1.
  • the forming of the active layer 130 may include preparing a first source including the first element, a second source including the second element, and a third source including nitrogen. And depositing the active layer 130 on the gate insulating layer 120 using the first to third sources.
  • the passivation layer 140 may be formed on the active layer 130 (S140).
  • the passivation layer 140 may include non-nitride.
  • the passivation layer 140 may be the first source and the second source used to manufacture the active layer 130. Using a source, it can be formed by the same manufacturing method as the manufacturing method of the active layer 130. For example, when the active layer 130 is formed by chemical vapor deposition using a source containing zinc, a source containing oxygen, and a source containing nitrogen, the passivation layer 140 includes a source containing zinc. And chemical vapor deposition using a source containing oxygen. Accordingly, the types of sources for forming the active layer 130 and the passivation layer 140 may be reduced, so that management of the sources may be easy, process efficiency may be improved, and manufacturing cost may be reduced.
  • the passivation layer 140 and the active layer 130 may be patterned in sequence to form an active pattern 132 and a protective pattern 142 on the active pattern 132 (see FIG. S150).
  • the passivation layer 140 and the active layer 130 may be simultaneously patterned so that the widths of the active pattern 132 and the protection pattern 142 may be substantially the same.
  • the sidewalls of the active pattern 132 and the boro pattern 142 may be coplanar.
  • the protective layer 140 may protect the active layer 130 from a solution process for patterning the active layer 130.
  • the passivation layer 140 prevents the active layer 130 from being damaged from a solution for developing the photoresist pattern. can do.
  • the passivation layer 140 is the passivation layer 140 and / or the active layer 130. From the solution process for etching of the active layer 130 can be prevented from over-etching. As a result, the characteristics of the active pattern 132 and the manufacturing yield of the active pattern 132 may be improved, and the active pattern 132 may be easily manufactured in a relatively fine size.
  • the active layer 130 may be damaged from a solution process for developing a photoresist pattern and / or a solution process for etching the active layer 130. . Accordingly, the characteristics and manufacturing yield of the active pattern are lowered, and it may not be easy to manufacture the active pattern having a relatively fine size.
  • the active layer 130 may be protected from the solution process for patterning the active layer 130 by the protective layer 140. Accordingly, a high reliability and high integration thin film transistor can be provided.
  • a source / drain electrode layer may be formed on the active pattern 132 and the protection pattern 142.
  • the source / drain electrode layer may be patterned to form source and drain electrodes 150s and 150d that are in contact with portions of the protection pattern 142 on both sides of the gate electrode 110, respectively.
  • a method of manufacturing a thin film transistor according to a modified example of an embodiment of the present invention is described.
  • the gate electrode 110 on the substrate 100, the gate insulating layer 120 on the gate electrode 110, and the gate insulating layer 120 are described.
  • the active pattern 132 on) and the protective pattern 142 on the active pattern 132 may be sequentially formed.
  • the passivation layer 145 may be formed on the protective pattern 142. Openings may be formed to pattern portions of the passivation layer 145 to expose portions of the protection pattern 142 on both sides of the gate electrode 110. After the source / drain electrode layer filling the opening is formed, the source / drain electrode layer may be patterned to form a source electrode 152s and a drain electrode 152d.
  • the gate electrode may be disposed on the active pattern. This will be described with reference to FIGS. 5 to 8.
  • FIG. 5 is a diagram for describing a thin film transistor according to another exemplary embodiment of the present invention.
  • a thin film transistor may include an active pattern 212, a protective pattern 222, a gate insulating layer 230, a gate electrode 240, and a passivation layer on a substrate 200. 250, a source electrode 260s, and a drain electrode 260d.
  • the substrate 200 may be the substrate 100 described with reference to FIG. 1A.
  • the active pattern 212 may be formed of nitride, like the active pattern 132 described with reference to FIG. 1A.
  • the active pattern 132 may include at least one of ZnON, SnON, InON, or TiON.
  • the protection pattern 222 may be disposed on the active pattern 212.
  • the protective pattern 222 may be formed of semiconducting non-nitride, like the protective pattern 142 described with reference to FIG. 1A.
  • the protective pattern 222 may include ZnO.
  • the thickness of the protection pattern 222 may be thinner than the thickness of the active pattern 212.
  • the gate insulating layer 230 may cover the active pattern 212 and the protection pattern 222.
  • the gate insulating layer 230 may be formed of the same material as the gate insulating layer 120 described with reference to FIG. 1A.
  • the gate electrode 240 may be disposed on the gate insulating layer 230 to overlap the active pattern 212.
  • the gate electrode 240 may be formed of the same material as the gate electrode 110 described with reference to FIG. 1A.
  • the passivation film 250 may be disposed on the gate electrode 240.
  • the passivation layer 250 may be formed of an insulating material (eg, silicon oxide, silicon nitride, or silicon oxynitride).
  • the source electrode 260s may pass through the passivation layer 250 and be connected to a portion of the protection pattern 222 adjacent to one side of the gate electrode 240.
  • the drain electrode 260d may pass through the passivation layer 250 and be connected to a portion of the protection pattern 222 adjacent to the other side of the gate electrode 240.
  • the source electrode 260s and the drain electrode 260d may be in direct contact with an upper surface of the protection pattern 222 and may not be in contact with the active pattern 212. have.
  • the source electrode 260s and the drain electrode 260d penetrate through the protection pattern 222 to form part of the active pattern 212 on both sides of the gate electrode 240. You can be in direct contact with them.
  • FIGS. 7 and 8 are cross-sectional views illustrating a method of manufacturing a thin film transistor according to another exemplary embodiment of the present invention.
  • an active layer 210 including nitride may be formed on the substrate 200 (S210).
  • the active layer 210 may be formed in the same manner as the active layer 130 described with reference to FIGS. 2 and 3.
  • a protective film 220 including non-nitride may be formed on the active film 210 (S220).
  • the passivation layer 220 may be formed in the same manner as the passivation layer 140 described with reference to FIGS. 2 and 3.
  • the passivation layer 220 and the active layer 210 may be patterned in sequence to form an active pattern 212 and a protective pattern 222 on the active pattern 212. (S230).
  • the passivation layer 220 and the active layer 210 may be patterned in the same manner as the patterning method of the passivation layer 140 and the active layer 130 described with reference to FIGS. 2 and 4.
  • the passivation layer 220 may protect the active layer 210 from a solution process for patterning the active layer 210.
  • a gate insulating layer 230 covering the protective pattern 222 and the active pattern 212 may be formed (S240).
  • the gate electrode 240 may be formed on the gate insulating layer 230 so as to overlap the active pattern 212 (S250).
  • the passivation layer 250 After the passivation layer 250 is formed on the gate electrode 240, the passivation layer 250 penetrates through the passivation layer 250 to be connected to portions of the protection pattern 222 on both sides of the gate electrode 240.
  • the source electrode 260s and the drain electrode 260d may be formed (S260).
  • FIG. 9 is a graph illustrating current-voltage characteristics of a thin film transistor according to an exemplary embodiment of the present invention
  • FIG. 10 is a graph illustrating mobility of a thin film transistor according to an exemplary embodiment of the present invention.
  • a thin film transistor according to an exemplary embodiment of the present disclosure was manufactured using an active pattern including ZnON and a protection pattern including ZnO on the ZnON active pattern.
  • the measurement result was measured to have a threshold voltage of -1.19 V, a saturation mobility of 56.4 cm2 / Vs, and a sub-threshold voltage swing of 0.51 V / decade. That is, it can be seen that a thin film transistor having high reliability and high mobility can be provided using an active pattern including nitride and a protective pattern including non-nitride.
  • the thin film transistor according to the exemplary embodiments described above may be used in a display device.
  • a display device including a thin film transistor according to example embodiments and / or a thin film transistor manufactured according to a method of manufacturing the same will be described.
  • FIG. 11 is a block diagram illustrating a display device including a thin film transistor according to an exemplary embodiment of the present invention.
  • a display device including an organic light emitting diode may include a display unit 300, a timing controller 310, a gate driver 330, a data driver 340, and a power supply 350. It includes.
  • the display unit 100 may include a gate line, a data line formed to intersect the gate line, and the pixel cell formed in an area defined by the gate line and the data line intersecting.
  • the pixel cell may include at least one thin film transistor according to example embodiments.
  • the pixel cell may include an organic light emitting diode or a liquid crystal layer.
  • the thin film transistor according to the exemplary embodiments of the present invention included in the pixel cell may be implemented as a PMOS or an NMOS.
  • the gate line may supply a gate signal GS supplied from the gate driver 330 to the pixel cell.
  • the thin film transistor according to the exemplary embodiments of the present invention included in the pixel cell is turned on.
  • the data line may supply the display data voltage DDV supplied from the data driver 340.
  • the timing controller 310 receives a data signal I-data from the outside and supplies the data signal I-data to the data driver 340 and based on the signal supplied from the outside, the gate control signal GCS and the data control signal DCS. May be provided to the gate driver 330 and the data driver 340, respectively.
  • the power supply unit 350 supplies a gate-on voltage VON / gate-off voltage VOFF to the gate driver 330, an analog driving voltage AVDD to the data driver 340, and displays the display unit (
  • the driving voltage VDD and the common voltage Vcom may be supplied to the 100.
  • the thin film transistor according to the exemplary embodiments of the present invention has been described in FIG. 11, it is not limited thereto.
  • the thin film transistor according to the exemplary embodiments of the present invention may be used in various electronic devices.
  • the thin film transistor according to the embodiment of the present invention and the thin film transistor manufactured according to the method for manufacturing the thin film transistor according to the embodiment of the present invention may be applied to various electronic devices such as a TV, a smart phone, a tablet PC, and a wearable device.

Abstract

박막 트랜지스터가 제공된다. 상기 박막 트랜지스터는, 기판, 상기 기판 상에 배치되고, 질화물(nitride)을 포함하는 활성 패턴(active pattern), 상기 활성 패턴 상에 배치되고, 비질화물(non nitride)을 포함하는 보호 패턴, 상기 활성 패턴과 중첩된 게이트 전극, 및 상기 게이트 전극 및 상기 활성 패턴 사이의 게이트 절연막을 포함한다.

Description

박막 트랜지스터 및 그 제조 방법
본 발명은 박막 트랜지스터 및 그 제조 방법에 관련된 것으로, 보다 상세하게는, 질화물로 형성된 활성 패턴 및 상기 활성 패턴 상에 배치되고 비질화물로 형성된 보호 패턴을 포함하는 박막 트랜지스터 및 그 제조 방법을 포함한다.
최근 디스플레이의 대면적화, 초고해상도(Ultra High Definition; UHD)화, 고속 구동화가 진행되고 있으며, 또한, 웨어러블 디바이스(wearable device) 등에 적용 가능한 플렉시블 디스플레이에 대한 요구가 있다. 기존의 비정질 실리콘 반도체 소자(Amorphous Si TFT)는 낮은 이동도(0.5 cm2/Vs 이하)를 가지기 때문에 이를 사용하여, 대면적 및 초고해상도의 디스플레이에 적합하지 않으며, 플렉시블 디스플레이 장치를 구현하는 데는 한계가 있다.
이러한 문제를 해결하기 위해, 유기 박막 트랜지스터, 산화물 박막 트랜지스터 등에 대한 연구 개발이 진행되고 있다. 예를 들어, 대한민국 특허공개공보 10-2011-0095530(출원번호 10-2010-0015052)에는 동작 전압을 감소시키고, 제조 공정을 단순화하기 위해, 상부에 리세스 영역을 갖는 게이트 절연막, 및 상기 게이트 절연막의 상기 리세스 영역 내에 배치된 유기 반도체층을 포함하는 유기 박막 트랜지스에 대한 기술이 개시되어 있다.
다른 예를 들어, 대한민국 특허공개공보 10-2008-0054941(출원번호 10-2006-0127671)에는, 대면적 디스플레이 장치에서 신호 지연이 발생되는 것을 방지하기 위해, 화합물 반도체층과 소스/드레인 전극의 접촉이 잘 형성될 수 있게 제1 도전층과, 저저항으로 형성된 제2 도전층으로 소스/드레인 전극을 형성하는 기술이 개시되어 있다.
본 발명이 해결하고자 하는 일 기술적 과제는, 고신뢰성의 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 고이동도의 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 수율이 향상된 박막 트랜지스터의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상기 기술적 과제를 해결하기 위해, 본 발명은 박막 트랜지스터를 제공한다.
일 실시 예에 따르면, 박막 트랜지스터는, 기판, 상기 기판 상에 배치되고, 질화물(nitride)을 포함하는 활성 패턴(active pattern), 상기 활성 패턴 상에 배치되고, 비질화물(non nitride)을 포함하는 보호 패턴, 상기 활성 패턴과 중첩된 게이트 전극, 및 상기 게이트 전극 및 상기 활성 패턴 사이의 게이트 절연막을 포함할 수 있다.
일 실시 예에 따르면, 상기 보호 패턴은 반도체성 비질화물로 형성되되, 상기 활성 패턴은 상기 보호 패턴보다 높은 이동도를 갖는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 박막 트랜지스터는, 상기 보호 패턴을 덮는 페시베이션막, 상기 페시베이션막을 관통하여, 상기 게이트 전극 일측에 인접한 상기 보호 패턴의 일부분과 접촉되는 소스 전극, 및 상기 페시베이션막을 관통하여, 상기 게이트 전극 타측에 인접한 상기 보호 패턴의 일부분과 접촉되는 드레인 전극을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 박막 트랜지스터는, 상기 게이트 전극 일측의 소스 전극, 및 상기 게이트 전극 타측의 드레인 전극을 더 포함하되, 상기 소스 전극 및 상기 드레인 전극은, 상기 게이트 전극 상기 일측 및 상기 타측에 인접한 상기 보호 패턴의 일부분들과 각각 접촉되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 활성 패턴은, 상기 보호 패턴 및 상기 게이트 전극 사이에 배치되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 보호 패턴은, 상기 활성 패턴 및 상기 게이트 전극 사이에 배치되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 활성 패턴은 제1 원소, 제2 원소, 및 질소의 화합물로 형성되고, 상기 보호 패턴은 상기 제1 원소 및 상기 제2 원소의 화합물로 형성되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 원소는 아연(Zn)을 포함하고, 상기 제2 원소는 산소(O)를 포함할 수 있다.
일 실시 예에 따르면, 상기 보호 패턴의 두께는 상기 활성 패턴의 두께보다 얇은 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 보호 패턴은 상기 활성 패턴과 직접적으로 접촉(directly contact)되는 것을 포함할 수 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 박막 트랜지스터의 제조 방법을 제공한다.
일 실시 예에 따르면, 상기 박막 트랜지스터의 제조 방법은, 기판 상에 질화물을 포함하는 활성막을 형성하는 단계, 상기 활성막 상에 비질화물을 포함하는 보호막을 형성하는 단계, 및 상기 보호막 및 상기 활성막 차례로 패터닝하여, 상기 기판 상에 적층된 활성 패턴 및 보호 패턴을 형성하는 단계를 포함하되, 상기 보호막은, 상기 활성막의 패터닝을 위한 용액 공정으로부터 상기 활성막을 보호하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 활성막은, 제1 원소를 포함하는 제1 소스, 제2 원소를 포함하는 제2 소스, 및 질소를 포함하는 제3 소스를 이용하여 형성되고, 상기 보호막은, 상기 제1 소스 및 상기 제2 소스를 이용하여, 상기 활성막의 제조법과 동일한 제조법으로 형성되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 박막 트랜지스터의 제조 방법은, 상기 활성막을 형성하기 전, 상기 기판 상에 게이트 전극을 형성하는 단계, 및 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 박막 트랜지스터의 제조 방법은, 상기 활성막을 형성한 후, 상기 보호 패턴 상에 게이트 절연막을 형성하는 단계, 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 박막 트랜지스터의 제조 방법은, 기판 상에 금속 산질화물을 포함하는 활성막을 형성하는 단계, 금속 산화물을 포함하고, 상기 활성막보다 얇은 두께를 갖고, 상기 활성막보다 낮은 이동도를 갖는 보호막을 상기 활성막 상에 형성하는 단계, 및 용액 공정을 이용하여, 상기 보호막 및 상기 활성막을 차례로 패터닝하는 단계를 포함하되, 상기 보호막은, 용액 공정으로부터 상기 활성막을 보호하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 활성막 및 상기 보호막은 서로 동일한 공정을 이용하여 제조되고, 상기 활성막에 포함된 금속과 상기 보호막에 포함된 금속은 서로 동일할 수 있다.
일 실시 예에 따르면, 상기 보호막 및 상기 활성막을 패터닝하는 것은, 상기 보호막 및 상기 활성막 상에 포토레지스트 패턴을 형성하는 것을 포함하고, 상기 포토레지스트 패턴을 현상하는 용액 공정으로부터, 상기 보호막은 상기 활성막을 보호할 수 있다.
일 실시 예에 따르면, 상기 보호막 및 상기 활성막을 패터닝하는 것은, 상기 보호막 및 상기 활성막 상에 포토레지스트 패턴을 형성하는 것을 포함하고, 상기 보호막은, 상기 포토레지스트 패턴을 마스크고 사용하여 상기 보호막 및 상기 활성막을 식각하는 용액 공정으로부터, 상기 활성막이 과식각되는 것을 방지할 수 있다.
일 실시 예에 따르면, 상기 활성막은 아연산질화물을 포함하고, 상기 보호막은 아연산화물을 포함할 수 있다.
일 실시 예에 따르면, 상기 보호막은 반도체성 금속산화물로 형성될 수 있다.
일 실시 예에 따르면, 상기 박막 트랜지스터의 제조 방법은, 상기 활성막과 이격된 게이트 전극을 형성하는 단계를 더 포함하되, 상기 게이트 전극에 인가되는 전압에 의해, 상기 활성막 내에 한정적으로 채널이 형성되고, 상기 보호막 내에 채널이 형성되지 않을 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터는, 질화물을 포함하는 활성 패턴, 및 상기 활성 패턴 상에 배치되고 비질화물을 포함하는 보호 패턴을 포함할 수 있다. 상기 보호 패턴에 의해, 상기 활성 패턴의 제조 공정에 사용되는 용액 등으로부터, 상기 활성 패턴이 보호될 수 있고, 상기 활성 패턴에 포함된 질소에 의해 이동도가 향상될 수 있다. 이에 따라, 고신뢰성 및 고이동도의 박막 트랜지스터가 제공될 수 있다.
도 1a는 본 발명의 일 실시 예에 따른 박막 트랜지스터를 설명하기 위한 도면이다.
도 1b는 본 발명의 일 실시 예의 변형 예에 따른 박막 트랜지스터를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 순서도이다.
도 3 및 도 4는 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 5는 본 발명의 다른 실시 예에 따른 박막 트랜지스터를 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 순서도이다.
도 7 및 도 8은 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 9는 본 발명의 실시 예에 따른 박막 트랜지스터의 전류-전압 특성을 설명하기 위한 그래프이다.
도 10은 본 발명의 실시 예에 따른 박막 트랜지스터의 이동도를 설명하기 위한 그래프이다.
도 11은 본 발명의 실시 예에 따른 박막 트랜지스터를 포함하는 표시 장치를 설명하기 위한 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1a는 본 발명의 일 실시 예에 따른 박막 트랜지스터를 설명하기 위한 도면이다.
도 1a를 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터는 기판(100) 상의 게이트 전극(110), 게이트 절연막(120), 활성 패턴(132, active pattern), 보호 패턴(142), 드레인 전극(150d), 및 소스 전극(150s)를 포함할 수 있다.
상기 기판(100)은 유리 기판일 수 있다. 이와는 달리, 상기 기판(100)은 플라스틱 기판, 실리콘 기판, 또는 화합물 반도체 기판일 수 있다. 상기 기판(100)은 유연할 수 있다.
상기 게이트 전극(110)이 상기 기판(100) 상에 배치될 수 있다. 상기 게이트 전극(110)은, 금속으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(230)은 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 텅스텐(W), 및 이들의 합금으로 형성될 수 있다. 상기 게이트 전극(230)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(230)은 몰리브덴(Mo), 알루미늄(Al), 및 몰리브덴(Mo)이 순차적으로 적층된 삼중막이거나, 티타늄(Ti)과 구리(Cu)가 순차적으로 적층된 이중막일 수 있다. 또는 티타늄(Ti)과 구리(Cu)의 합금으로 된 단일막일 수 있다. 또는, 상기 게이트 전극(230)은, 투명한 도전성 물질로 형성될 수 있다.
상기 게이트 절연막(120)이 상기 게이트 전극(110) 상에 배치될 수 있다. 상기 게이트 절연막(120)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물과 같은 고유전 물질(예를 들어, 알루미늄 산화물, 또는 하프늄 산화물) 등으로 형성될 수 있다.
상기 활성 패턴(132)이 상기 게이트 절연막(120) 상에 배치될 수 있다. 상기 활성 패턴(132)은 상기 게이트 절연막(120)을 사이에 두고 상기 게이트 전극(110)과 이격 및 중첩될 수 있다.
상기 활성 패턴(132)은 질화물(nitride)로 형성될 수 있다. 일 실시 예에 따르면, 상기 활성 패턴(132)은 제1 원소, 제2 원소, 및 질소를 포함하는 화합물로 형성될 수 있다. 예를 들어, 상기 제1 원소가 금속(예를 들어, 아연(Zn), 주석(Sn), 인듐(In), 또는 티타늄(Ti))을 포함하고, 상기 제2 원소가 산소(O)를 포함하는 경우, 상기 활성 패턴(132)은 금속질산화물(예를 들어, ZnON, SnON, InON, 또는 TiON)로 형성될 수 있다.
상술된 것과 같이, 본 발명의 실시 예에 따른 상기 활성 패턴(132)이 질소 및 금속의 화합물로 형성되는 경우, 금속과 질소의 결합에 의해, 유효 질량(effective mass)이 감소될 수 있다. 이에 따라, 상기 활성 패턴(132)이 높은 이동도를 가질 수 있다.
상기 보호 패턴(142)은 상기 활성 패턴(132) 상에 배치될 수 있다. 이로 인해, 상기 보호 패턴(142) 및 상기 게이트 전극(110) 사이에 상기 활성 패턴(132)이 배치될 수 있다. 상기 보호 패턴(142)의 두께는 상기 활성 패턴(132)의 두께보다 얇을 수 있다.
상기 보호 패턴(142)은, 상기 활성 패턴(132)과 다른 물질로 형성될 수 있다. 구체적으로, 상기 보호 패턴(142)은 반도체성 비질화물(non-nitride)로 형성될 수 있다. 상술된 바와 같이 상기 활성 패턴(132)이 상기 제1 원소, 상기 제2 원소 및 질소를 포함하는 화합물로 형성되는 경우, 상기 보호 패턴(142)은 상기 제1 원소 및 상기 제2 원소의 화합물로 형성될 수 있다. 예를 들어, 상술된 바와 같이, 제1 원소가 금속(예를 들어, 아연(Zn))을 포함하고, 상기 제2 원소가 산소(O)를 포함하는 경우, 상기 활성 패턴(132)은 ZnON을 포함하고, 상기 보호 패턴(142)은 ZnO를 포함할 수 있다.
상기 소스 전극(150s)은 상기 게이트 전극(110)의 일측에 인접한 상기 보호 패턴(142)의 일부분과 연결될 수 있다. 상기 드레인 전극(150d)은 상기 게이트 전극(110)의 타측에 인접한 상기 보호 패턴(142)의 일부분과 연결될 수 있다. 일 실시 예에 따르면, 상기 소스 전극(150s) 및 상기 드레인 전극(150d)은 상기 보호 패턴(142)의 상부면과 직접적으로 접촉(directly contact)될 수 있다. 또한, 일 실시 예에 따르면, 상기 소스 전극(150s) 및 상기 드레인 전극(150d)은 상기 게이트 전극(110)의 양측의 상기 활성 패턴(132)의 측면들과 각각 직접적으로 접촉될 수 있다.
상기 소스 전극(150s) 및 상기 드레인 전극(150d)은 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 텅스텐(W), 및 이들의 합금으로 이루어질 수 있다. 상기 소스 전극(150s)과 상기 드레인 전극(150d)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 또는, 상기 소스 전극(150s) 및 상기 드레인 전극(150d)은 투명한 도전성 물질로 형성될 수 있다.
본 발명의 실시 예에 따르면, 상술된 바와 같이, 상기 활성 패턴(132)에 포함된 질소에 의한 유효 질량 감소 효과로 인해, 상기 활성 패턴(132)은 질소를 포함하지 않는 상기 보호 패턴(142)보다 높은 이동도를 가질 수 있고, 상술된 바와 같이, 상기 보호 패턴(142)의 두께가 상기 활성 패턴(132)의 두께보다 얇을 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 박막 트랜지스터의 채널이, 실질적으로, 높은 이동도를 갖는 상기 활성 패턴(132) 내에 생성되어, 고이동도의 박막 트랜지스터가 제공될 수 있다.
또한, 본 발명의 실시 예에 따르면, 상기 보호 패턴(142)은 상기 활성 패턴(132) 상에 배치되되, 상기 활성 패턴(132)의 상부면과 직접적으로 접촉(directly contact)될 수 있다. 이로 인해, 상기 활성 패턴(132)의 제조 공정에 사용되는 용액 등으로부터, 상기 활성 패턴(132)이 손상되는 것이 최소화될 수 있다. 이로 인해, 상기 활성 패턴(132)의 열화가 방지되어, 고신뢰성의 박막 트랜지스터가 제공될 수 있다.
상술된 본 발명의 일 실시 예에 따른 박막 트랜지스터와 달리, 본 발명의 일 실시 예의 변형 예에 따르면, 보호 패턴 상에 페시베이션막이 제공되고, 소스/드레인 전극들은 상기 페시베이션막을 관통하여 상기 보호 패턴과 연결될 수 있다. 이를, 도 1b를 참조하여 설명한다.
도 1b는 본 발명의 일 실시 예의 변형 예에 따른 박막 트랜지스터를 설명하기 위한 도면이다.
도 1b를 참조하면, 본 발명의 일 실시 예의 변형 예에 따른 박막 트랜지스터는, 기판(100), 게이트 전극(110), 게이트 절연막(120), 활성 패턴(132), 보호 패턴(142), 페시베이션막(145), 드레인 전극(152d), 및 소스 전극(152s)을 포함할 수 있다.
상기 기판(100), 상기 게이트 전극(110), 상기 게이트 절연막(120), 상기 활성 패턴(132), 및 상기 보호 패턴(142)은 도 1a를 참조하여 설명된 기판(100), 게이트 전극(110), 게이트 절연막(120), 활성 패턴(132), 및 보호 패턴(142)에 각각 대응될 수 있다.
상기 페시베이션막(145)이 상기 보호 패턴(142) 상에 배치될 수 있다. 상기 페시베이션막(145)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 형성될 수 있다.
상기 소스 전극(152s)은 상기 페시베이션막(145)을 관통하여, 상기 게이트 전극(110)의 일측에 인접한 상기 보호 패턴(142)의 일부분과 연결될 수 있다. 상기 드레인 전극(152d)은 상기 페시베이션막(145)을 관통하여, 상기 게이트 전극(110)의 타측에 인접한 상기 보호 패턴(142)의 일부분과 연결될 수 있다. 상기 소스 전극(152s) 및 상기 드레인 전극(152d)은 상기 보호 패턴(142)과 직접적으로 접촉되고, 상기 활성 패턴(132)과 접촉되지 않을 수 있다. 이에 따라, 본 발명의 일 실시 예의 변형 예에 따른 박막 트랜지스터가 턴온(turn-on)되는 경우, 캐리어(carrier)는, 도 1a를 참조하여 설명된 것과 같이 반도체성 비질화물로 형성된 상기 보호 패턴(142)을 경유하여, 상기 소스 전극(152s) 및 상기 드레인 전극(152d) 사이를 이동할 수 있다.
또는, 도 1b에 도시된 바와 달리, 상기 소스 전극(152) 및 상기 드레인 전극(152d)은 상기 보호 패턴(142)을 관통하여, 상기 활성 패턴(132)과 직접적으로 접촉될 수 있다.
이하, 상술된 본 발명의 일 실시 예 및 일 실시 예의 변형 예에 따른 박막 트랜지스터들의 제조 방법이 설명된다.
도 2는 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 순서도이고, 도 3 및 도 4는 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 2 및 도 3을 참조하면, 기판(100) 상에 게이트 전극(110)이 형성될 수 있다(S110). 상기 기판(100)은 도 1a를 참조하여 설명된 것과 같이, 유리 기판, 플라스틱 기판, 또는 반도체 기판일 수 있다. 상기 게이트 전극(110) 상에 게이트 절연막(120)이 형성될 수 있다(S120).
상기 게이트 절연막(120) 상에 활성막(130)이 형성될 수 있다(S130). 상기 활성막(130)은 질화물을 포함할 수 있다. 일 실시 예에 따르면, 상기 활성막(130)은 도 1을 참조하여 설명된 것과 같이, 제1 원소, 제2 원소, 및 질소를 포함하는 화합물로 형성될 수 있다. 이 경우, 상기 활성막(130)을 형성하는 단계는, 상기 제1 원소를 포함하는 제1 소스(source), 상기 제2 원소를 포함하는 제2 소스, 및 질소를 포함하는 제3 소스를 준비하는 단계, 및 상기 제1 내지 제3 소스들을 이용하여 상기 활성막(130)을 상기 게이트 절연막(120) 상에 증착하는 단계를 포함할 수 있다.
상기 활성막(130) 상에 보호막(140)이 형성될 수 있다(S140). 상기 보호막(140)은 비질화물을 포함할 수 있다. 상술된 바와 같이, 상기 활성막(130)이 상기 제1 내지 제3 소스들을 이용하여 형성되는 경우, 상기 보호막(140)은 상기 활성막(130)의 제조에 사용된 상기 제1 소스 및 제2 소스를 이용하여, 상기 활성막(130)의 제조법과 동일한 제조법으로 형성될 수 있다. 예를 들어, 상기 활성막(130)이 아연을 포함하는 소스, 산소를 포함하는 소스, 및 질소를 포함하는 소스를 이용한 화학 기상 증착법으로 형성되는 경우, 상기 보호막(140)은 아연을 포함하는 소스 및 산소를 포함하는 소스를 이용한 화학 기상 증착법으로 형성될 수 있다. 이에 따라, 상기 활성막(130) 및 상기 보호막(140)을 형성하기 위한 소스들의 종류가 감소되어, 소스들의 관리가 용이해지고, 공정 효율성이 향상되고, 제조 비용이 감소될 수 있다.
도 2 및 도 4를 참조하면, 상기 보호막(140) 및 상기 활성막(130)이 차례로 패터닝되어, 활성 패턴(132) 및 상기 활성 패턴(132) 상의 보호 패턴(142)이 형성될 수 있다(S150). 상기 보호막(140) 및 상기 활성막(130)은 동시에 패터닝되어, 상기 활성 패턴(132) 및 상기 보호 패턴(142)의 폭은 실질적으로 동일할 수 있다. 또한, 상기 활성 패턴(132)의 측벽들 및 상기 보로 패턴(142)이 측벽들은 공면(coplanar)을 이룰 수 있다.
상기 보호막(140)은 상기 활성막(130)의 패터닝을 위한 용액 공정으로부터, 상기 활성막(130)을 보호할 수 있다. 예를 들어, 상기 보호막(140) 상에 포토레지스트 패턴을 형성하는 경우, 상기 보호막(140)은, 상기 포토레지스트 패턴을 현상(develop)하기 위한 용액으로부터 상기 활성막(130)이 손상되는 것을 방지할 수 있다. 다른 예를 들어, 상기 포토레지스트 패턴을 이용하여 상기 보호막(140) 및 상기 활성막(130)을 패터닝하는 경우, 상기 보호막(140)은, 상기 보호막(140) 및/또는 상기 활성막(130)의 식각을 위한 용액 공정으로부터, 상기 활성막(130)이 과식각되는 것을 방지할 수 있다. 이로 인해, 상기 활성 패턴(132)의 특성 및 상기 활성 패턴(132)의 제조 수율이 향상되고, 상기 활성 패턴(132)을 상대적으로 미세한 크기로 제조하는 것이 용이해질 수 있다.
만약, 상기 보호막(140)을 생략하는 경우, 포토레지스트 패턴을 현상하기 위한 용액 공정, 및/또는 상기 활성막(130)을 식각하기 위한 용액 공정으로부터, 상기 활성막(130)이 손상될 수 있다. 이에 따라, 활성 패턴의 특성 및 제조 수율이 저하되고, 상대적으로 미세한 크기를 갖는 활성 패턴을 제조하는 것이 용이하지 않을 수 있다.
하지만, 상술된 바와 같이, 본 발명의 실시 예에 따르면, 상기 보호막(140)에 의해, 상기 활성막(130)의 패터닝을 위한 용액 공정으로부터, 상기 활성막(130)이 보호될 수 있다. 이에 따라, 고신뢰성 및 고집적도의 박막 트랜지스터가 제공될 수 있다.
계속해서, 도 1a 및 도 2를 참조하면, 상기 활성 패턴(132) 및 상기 보호 패턴(142) 상에 소스/드레인 전극층이 형성될 수 있다. 상기 소스/드레인 전극층이 패터닝되어, 상기 게이트 전극(110)의 양측의 상기 보호 패턴(142)의 일부분들과 각각 접촉되는 소스 전극(150s) 및 드레인 전극(150d)이 형성될 수 있다.
본 발명의 일 실시 예의 변형 예에 따른 박막 트랜지스터의 제조 방법이 설명된다.
도 1b를 참조하면, 상술된 도 3 및 도 4를 참조하여 설명된 방법으로, 기판(100) 상의 게이트 전극(110), 상기 게이트 전극(110) 상의 게이트 절연막(120), 상기 게이트 절연막(120) 상의 활성 패턴(132), 및 상기 활성 패턴(132) 상의 보호 패턴(142)이 차례로 형성될 수 있다.
상기 보호 패턴(142) 상에 페시베이션 막(145)이 형성될 수 있다. 상기 페시베이션 막(145)을 패터닝하여, 상기 게이트 전극(110) 양측의 상기 보호 패턴(142)의 일부분들을 노출하는 개구부들(openings)이 형성될 수 있다. 상기 개구부를 채우는 소스/드레인 전극층이 형성된 후, 상기 소스/드레인 전극층을 패터닝하여, 소스 전극(152s) 및 드레인 전극(152d)이 형성될 수 있다.
상술된 본 발명의 일 실시 예 및 그 변형 예와 달리, 본 발명의 다른 실시 예에 따르면, 활성 패턴 상에 게이트 전극이 배치될 수 있다. 이를 도 5 내지 도 8을 참조하여 설명한다.
도 5는 본 발명의 다른 실시 예에 따른 박막 트랜지스터를 설명하기 위한 도면이다.
도 5를 참조하면, 본 발명의 다른 실시 예에 따른 박막 트랜지스터는, 기판(200) 상의 활성 패턴(212), 보호 패턴(222), 게이트 절연막(230), 게이트 전극(240), 페시베이션막(250), 소스 전극(260s), 및 드레인 전극(260d)을 포함할 수 있다.
상기 기판(200)은 도 1a를 참조하여 설명된 기판(100)일 수 있다.
상기 활성 패턴(212)은 도 1a를 참조하여 설명된 활성 패턴(132)과 같이, 질화물로 형성될 수 있다. 예를 들어, 상기 활성 패턴(132)은, ZnON, SnON, InON, 또는 TiON 중에서 적어도 어느 하나를 포함할 수 있다.
상기 보호 패턴(222)은 상기 활성 패턴(212) 상에 배치될 수 있다. 상기 보호 패턴(222)은, 도 1a를 참조하여 설명된 보호 패턴(142)과 같이, 반도체성 비질화물로 형성될 수 있다. 예를 들어, 상기 활성 패턴(212)이 ZnON을 포함하는 경우, 상기 보호 패턴(222)은 ZnO를 포함할 수 있다. 상기 보호 패턴(222)의 두께는 상기 활성 패턴(212)의 두께보다 얇을 수 있다.
상기 게이트 절연막(230)이 상기 활성 패턴(212) 및 상기 보호 패턴(222)을 덮을 수 있다. 상기 게이트 절연막(230)은, 도 1a를 참조하여 설명된 게이트 절연막(120)과 동일한 물질로 형성될 수 있다.
상기 게이트 전극(240)이, 상기 게이트 절연막(230) 상에, 상기 활성 패턴(212)과 중첩되도록 배치될 수 있다. 상기 게이트 전극(240)은, 도 1a를 참조하여 설명된 게이트 전극(110)과 동일한 물질로 형성될 수 있다.
상기 게이트 전극(240) 상에 페시베이션 막(250)이 배치될 수 있다. 상기 페시베이션 막(250)은, 절연성 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물)로 형성될 수 있다.
상기 소스 전극(260s)은, 상기 페시베이션 막(250)을 관통하여, 상기 게이트 전극(240)의 일측에 인접한 상기 보호 패턴(222)의 일부분과 연결될 수 있다. 상기 드레인 전극(260d)은, 상기 페시베이션 막(250)을 관통하여, 상기 게이트 전극(240)의 타측에 인접한 상기 보호 패턴(222)의 일부분과 연결될 수 있다. 일 실시 예에 따르면, 상기 소스 전극(260s) 및 상기 드레인 전극(260d)은 상기 보호 패턴(222)의 상부면과 직접적으로 접촉(directly contact)되고, 상기 활성 패턴(212)과 접촉되지 않을 수 있다. 또는, 도 5에 도시된 바와 달리, 상기 소스 전극(260s) 및 상기 드레인 전극(260d)은 상기 보호 패턴(222)을 관통하여, 상기 게이트 전극(240) 양측의 상기 활성 패턴(212)의 일부분들과 직접적으로 접촉될 수 있다.
이하, 상술된 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 제조 방법이 설명된다.
도 6은 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 순서도이고, 도 7 및 도 8은 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 6 및 도 7을 참조하면, 기판(200) 상에 질화물을 포함하는 활성막(210)이 형성될 수 있다(S210). 상기 활성막(210)은 도 2 및 도 3을 참조하여 설명된 활성막(130)과 동일한 방법으로 형성될 수 있다.
상기 활성막(210) 상에 비질화물을 포함하는 보호막(220)이 형성될 수 있다(S220). 상기 보호막(220)은, 도 2 및 도 3을 참조하여 설명된 보호막(140)과 동일한 방법으로 형성될 수 있다.
도 6 및 도 7을 참조하면, 상기 보호막(220) 및 상기 활성막(210)이 차례로 패터닝되어, 활성 패턴(212), 및 상기 활성 패턴(212) 상의 보호 패턴(222)이 형성될 수 있다(S230). 상기 보호막(220) 및 상기 활성막(210)은, 도 2 및 도 4를 참조하여 설명된 보호막(140) 및 활성막(130)의 패터닝 방법과 동일한 방법으로, 패터닝될 수 있다. 상기 보호막(220)은, 도 2 및 도 4를 참조하여 설명된 것과 같이, 상기 활성막(210)의 패터닝을 위한 용액 공정으로부터 상기 활성막(210)을 보호할 수 있다.
계속해서, 도 5 및 도 6을 참조하면, 상기 보호 패턴(222) 및 상기 활성 패턴(212)을 덮는 게이트 절연막(230)이 형성될 수 있다(S240). 상기 게이트 절연막(230) 상에 상기 활성 패턴(212)과 중첩되도록 게이트 전극(240)이 형성될 수 있다(S250).
상기 게이트 전극(240) 상에 페시베이션 막(250)이 형성된 후, 상기 페시베이션 막(250)을 관통하여, 상기 게이트 전극(240) 양측의 상기 보호 패턴(222)의 일부분들과 각각 연결되는 소스 전극(260s) 및 드레인 전극(260d)이 형성될 수 있다(S260).
이하, 본 발명의 실시 예들에 따른 박막 트랜지스터의 특성 평가 결과가 설명된다.
도 9는 본 발명의 실시 예에 따른 박막 트랜지스터의 전류-전압 특성을 설명하기 위한 그래프이고, 도 10은 본 발명의 실시 예에 따른 박막 트랜지스터의 이동도를 설명하기 위한 그래프이다.
도 9 및 도 10을 참조하면, ZnON를 포함하는 활성 패턴, 및 상기 ZnON 활성 패턴 상의 ZnO를 포함하는 보호 패턴을 이용하여 본 발명의 실시 예에 따른 박막 트랜지스터를 제조하였다. 측정 결과 -1.19V의 threshold voltage, 56.4cm2/Vs의 saturation mobility, 및 0.51V/decade의 sub-threshold voltage swing을 갖는 것으로 측정되었다. 즉, 질화물을 포함하는 활성 패턴 및 비질화물을 포함하는 보호 패턴을 이용하여, 고신뢰성 및 고이동도의 박막 트랜지스터를 제공할 수 있음을 확인할 수 있다.
상술된 본 발명의 실시 예들에 따른 박막 트랜지스터는 표시 장치에 사용될 수 있다. 이하, 본 발명의 실시 예들에 따른 박막 트랜지스터, 및/또는 그 제조 방법에 따라 제조된 박막 트랜지스터를 포함하는 표시 장치가 설명된다.
도 11은 본 발명의 실시 예에 따른 박막 트랜지스터를 포함하는 표시 장치를 설명하기 위한 블록도이다.
도 11을 참조하면, 본 발명의 실시 예들에 따른 유기 발광 소자를 포함하는 표시 장치는 표시부(300), 타이밍 컨트롤러(310), 게이트 구동부(330), 데이터 구동부(340), 및 전원부(350)를 포함한다.
상기 표시부(100)는, 게이트 라인, 상기 게이트 라인과 교차하여 형성된 데이터 라인, 및 상기 게이트라인과 상기 데이터 라인이 교차하여 정의하는 영역에 형성된 상기 화소 셀을 포함할 수 있다.
상기 화소 셀은, 본 발명의 실시 예들에 따른 박막 트랜지스터를 적어도 하나 포함할 수 있다. 상기 화소 셀은, 유기 발광 다이오드, 또는 액정층을 포함할 수 있다. 상기 화소 셀에 포함된 본 발명의 실시 예들에 따른 박막 트랜지스터는, PMOS, 또는 NMOS로 구현될 수 있다.
상기 게이트 라인은 상기 게이트 구동부(330)로부터 공급된 게이트 신호(GS)를 상기 화소 셀에 공급할 수 있다. 상기 상기 게이트 신호(GS)에 응답하여, 상기 화소 셀에 포함된 본 발명의 실시 예들에 따른 박막 트랜지스터가 턴온(turn-on)된다. 상기 데이터 라인은 상기 데이터 구동부(340)로부터 공급된 표시 데이터 전압(DDV)을 공급할 수 있다.
상기 타이밍 컨트롤러(310)는 외부로부터 데이터 신호(I-data)를 입력받아서 상기 데이터 구동부(340)로 공급하고, 외부로부터 공급된 신호에 근거하여 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 각각 상기 게이트 구동부(330)와 상기 데이터 구동부(340)로 제공할 수 있다.
상기 전원부(350)는 상기 게이트 구동부(330)에 게이트 온 전압(VON)/게이트 오프 전압(VOFF)을 공급하고, 상기 데이터 구동부(340)에 아날로그 구동전압(AVDD)을 공급하며, 상기 표시부(100)에 구동전압(VDD) 및 공통전압(Vcom)을 공급할 수 있다.
도 11에서 본 발명의 실시 예들에 따른 박막 트랜지스터가 표시 장치에 사용되는 것으로 설명하였지만, 이에 한정되지 아니하고, 본 발명의 실시 예들에 따른 박막 트랜지스터는 다양한 전자 소자에 사용될 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
본 발명의 실시 예에 따른 박막 트랜지스터, 및 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법에 따라 제조된 박막 트랜지스터는, TV, 스마트 폰, 태블릿 PC, 웨어러블 소자 등 다양한 전자 기기에 적용될 수 있다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 질화물(nitride)을 포함하는 활성 패턴(active pattern);
    상기 활성 패턴 상에 배치되고, 비질화물(non nitride)을 포함하는 보호 패턴;
    상기 활성 패턴과 중첩된 게이트 전극; 및
    상기 게이트 전극 및 상기 활성 패턴 사이의 게이트 절연막을 포함하는 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 보호 패턴은 반도체성 비질화물로 형성되되,
    상기 활성 패턴은 상기 보호 패턴보다 높은 이동도를 갖는 것을 포함하는 박막 트랜지스터.
  3. 제1 항에 있어서,
    상기 보호 패턴을 덮는 페시베이션 막;
    상기 페시베이션 막을 관통하여, 상기 게이트 전극 일측에 인접한 상기 보호 패턴의 일부분과 접촉되는 소스 전극; 및
    상기 페시베이션 막을 관통하여, 상기 게이트 전극 타측에 인접한 상기 보호 패턴의 일부분과 접촉되는 드레인 전극을 더 포함하는 박막 트랜지스터.
  4. 제1 항에 있어서,
    상기 게이트 전극 일측의 소스 전극, 및 상기 게이트 전극 타측의 드레인 전극을 더 포함하되,
    상기 소스 전극 및 상기 드레인 전극은, 상기 게이트 전극 상기 일측 및 상기 타측에 인접한 상기 보호 패턴의 일부분들과 각각 접촉되는 것을 포함하는 박막 트랜지스터.
  5. 제1 항에 있어서,
    상기 보호 패턴은, 상기 활성 패턴 및 상기 게이트 전극 사이에 배치되는 것을 포함하는 박막 트랜지스터.
  6. 제1 항에 있어서,
    상기 활성 패턴은 제1 원소, 제2 원소, 및 질소의 화합물로 형성되고,
    상기 보호 패턴은 상기 제1 원소 및 상기 제2 원소의 화합물로 형성되는 것을 포함하는 박막 트랜지스터.
  7. 제6 항에 있어서,
    상기 제1 원소는 아연(Zn)을 포함하고, 상기 제2 원소는 산소(O)를 포함하는 박막 트랜지스터.
  8. 제1 항에 있어서,
    상기 보호 패턴의 두께는 상기 활성 패턴의 두께보다 얇은 것을 포함하는 박막 트랜지스터.
  9. 제1 항에 있어서,
    상기 보호 패턴은 상기 활성 패턴과 직접적으로 접촉(directly contact)되는 것을 포함하는 박막 트랜지스터.
  10. 기판 상에 질화물을 포함하는 활성막을 형성하는 단계;
    상기 활성막 상에 비질화물을 포함하는 보호막을 형성하는 단계; 및
    상기 보호막 및 상기 활성막 차례로 패터닝하여, 상기 기판 상에 적층된 활성 패턴 및 보호 패턴을 형성하는 단계를 포함하되,
    상기 보호막은, 상기 활성막의 패터닝을 위한 용액 공정으로부터 상기 활성막을 보호하는 것을 포함하는 박막 트랜지스터의 제조 방법.
  11. 제10 항에 있어서,
    상기 활성막은, 제1 원소를 포함하는 제1 소스, 제2 원소를 포함하는 제2 소스, 및 질소를 포함하는 제3 소스를 이용하여 형성되고,
    상기 보호막은, 상기 제1 소스 및 상기 제2 소스를 이용하여, 상기 활성막의 제조법과 동일한 제조법으로 형성되는 것을 포함하는 박막 트랜지스터의 제조 방법.
  12. 제10 항에 있어서,
    상기 활성막을 형성하기 전,
    상기 기판 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 상에 게이트 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  13. 제10 항에 있어서,
    상기 활성막을 형성한 후,
    상기 보호 패턴 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  14. 기판 상에 금속 산질화물을 포함하는 활성막을 형성하는 단계;
    금속 산화물을 포함하고, 상기 활성막보다 얇은 두께를 갖고, 상기 활성막보다 낮은 이동도를 갖는 보호막을 상기 활성막 상에 형성하는 단계; 및
    용액 공정을 이용하여, 상기 보호막 및 상기 활성막을 차례로 패터닝하는 단계를 포함하되,
    상기 보호막은, 용액 공정으로부터 상기 활성막을 보호하는 것을 포함하는 박막 트랜지스터의 제조 방법.
  15. 제14 항에 있어서,
    상기 활성막 및 상기 보호막은 서로 동일한 공정을 이용하여 제조되고,
    상기 활성막에 포함된 금속과 상기 보호막에 포함된 금속은 서로 동일한 것을 포함하는 박막 트랜지스터의 제조 방법.
  16. 제14 항에 있어서,
    상기 보호막 및 상기 활성막을 패터닝하는 것은,
    상기 보호막 및 상기 활성막 상에 포토레지스트 패턴을 형성하는 것을 포함하고,
    상기 포토레지스트 패턴을 현상하는 용액 공정으로부터, 상기 보호막은 상기 활성막을 보호하는 것을 포함하는 박막 트랜지스터의 제조 방법.
  17. 제14 항에 있어서,
    상기 보호막 및 상기 활성막을 패터닝하는 것은,
    상기 보호막 및 상기 활성막 상에 포토레지스트 패턴을 형성하는 것을 포함하고,
    상기 보호막은, 상기 포토레지스트 패턴을 마스크고 사용하여 상기 보호막 및 상기 활성막을 식각하는 용액 공정으로부터, 상기 활성막이 과식각되는 것을 방지하는 박막 트랜지스터의 제조 방법.
  18. 제14 항에 있어서,
    상기 활성막은 아연산질화물을 포함하고,
    상기 보호막은 아연산화물을 포함하는 박막 트랜지스터의 제조 방법.
  19. 제14 항에 있어서,
    상기 보호막은 반도체성 금속산화물로 형성되는 것을 포함하는 박막 트랜지스터의 제조 방법.
  20. 제14 항에 있어서,
    상기 활성막과 이격된 게이트 전극을 형성하는 단계를 더 포함하되,
    상기 게이트 전극에 인가되는 전압에 의해, 상기 활성막 내에 한정적으로 채널이 형성되고, 상기 보호막 내에 채널이 형성되지 않는 것을 포함하는 트랜지스터의 제조 방법.
PCT/KR2015/009644 2014-09-16 2015-09-14 박막 트랜지스터 및 그 제조 방법 WO2016043485A1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201580049981.1A CN106796958A (zh) 2014-09-16 2015-09-14 薄膜晶体管及其制作方法
US15/459,699 US10510898B2 (en) 2014-09-16 2017-03-15 Thin film transistor and manufacturing method therefor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0122957 2014-09-16
KR1020140122957A KR101636146B1 (ko) 2014-09-16 2014-09-16 박막 트랜지스터 및 그 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/459,699 Continuation US10510898B2 (en) 2014-09-16 2017-03-15 Thin film transistor and manufacturing method therefor

Publications (1)

Publication Number Publication Date
WO2016043485A1 true WO2016043485A1 (ko) 2016-03-24

Family

ID=55533467

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2015/009644 WO2016043485A1 (ko) 2014-09-16 2015-09-14 박막 트랜지스터 및 그 제조 방법

Country Status (4)

Country Link
US (1) US10510898B2 (ko)
KR (1) KR101636146B1 (ko)
CN (1) CN106796958A (ko)
WO (1) WO2016043485A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102071768B1 (ko) * 2016-05-09 2020-01-31 한양대학교 산학협력단 아연 및 질소의 화합물을 포함하는 박막, 그 제조 방법, 및 이를 포함하는 박막 트랜지스터
KR101919667B1 (ko) * 2016-11-17 2018-11-19 한양대학교 산학협력단 유기물을 포함하는 포토트랜지스터 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289859A (ja) * 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US20100252832A1 (en) * 2009-04-02 2010-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20110084005A (ko) * 2010-01-15 2011-07-21 삼성전자주식회사 표시 기판
US20120061661A1 (en) * 2010-09-13 2012-03-15 Au Optronics Corporation Semiconductor structure and fabricating method thereof
US20130017648A1 (en) * 2011-07-13 2013-01-17 Applied Materials, Inc. Methods of manufacturing thin film transistor devices

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060127817A1 (en) * 2004-12-10 2006-06-15 Eastman Kodak Company In-line fabrication of curved surface transistors
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US20100295042A1 (en) * 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
JP4626659B2 (ja) * 2008-03-13 2011-02-09 ソニー株式会社 表示装置
KR100941850B1 (ko) * 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5430248B2 (ja) * 2008-06-24 2014-02-26 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR101463028B1 (ko) * 2008-06-30 2014-11-19 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
US8258511B2 (en) * 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
KR101489652B1 (ko) * 2008-09-02 2015-02-06 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5442234B2 (ja) * 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
KR101609727B1 (ko) * 2008-12-17 2016-04-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
JP4844627B2 (ja) * 2008-12-24 2011-12-28 ソニー株式会社 薄膜トランジスタの製造方法および表示装置の製造方法
JP4923069B2 (ja) * 2009-01-14 2012-04-25 三菱電機株式会社 薄膜トランジスタ基板、及び半導体装置
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8704216B2 (en) * 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI529942B (zh) * 2009-03-27 2016-04-11 半導體能源研究所股份有限公司 半導體裝置
KR101579453B1 (ko) * 2009-04-29 2015-12-24 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
KR102228220B1 (ko) * 2009-07-03 2021-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011048923A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. E-book reader
KR101248459B1 (ko) * 2009-11-10 2013-03-28 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101323412B1 (ko) * 2009-12-30 2013-10-29 엘지디스플레이 주식회사 액정표시장치 및 그 제조 방법
TWI423346B (zh) * 2010-10-26 2014-01-11 Au Optronics Corp 薄膜電晶體及其製造方法
KR20120084940A (ko) * 2011-01-21 2012-07-31 서울대학교산학협력단 박막 트랜지스터 및 그 제조 방법
JP5984354B2 (ja) * 2011-10-07 2016-09-06 住友電気工業株式会社 半導体素子
KR101942980B1 (ko) * 2012-01-17 2019-01-29 삼성디스플레이 주식회사 반도체 디바이스 및 그 형성 방법
KR101963226B1 (ko) * 2012-02-29 2019-04-01 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
CN102629611B (zh) * 2012-03-29 2015-01-21 京东方科技集团股份有限公司 一种显示装置、阵列基板及其制作方法
KR101406838B1 (ko) 2012-05-14 2014-06-16 연세대학교 산학협력단 산화물 반도체 장치 및 그 형성 방법
US9038419B2 (en) * 2012-06-08 2015-05-26 Centre Luxembourgeois De Recherches Pour Le Verre Et La Ceramique S.A. (C.R.V.C.) Method of making heat treated coated article using carbon based coating and protective film
KR102002858B1 (ko) * 2012-08-10 2019-10-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101991338B1 (ko) * 2012-09-24 2019-06-20 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그 제조방법
CN103325840B (zh) * 2013-04-15 2016-05-18 北京大学深圳研究生院 薄膜晶体管及其制作方法
TWI500179B (zh) * 2013-06-05 2015-09-11 Univ Nat Chiao Tung 具紫外光吸收層之薄膜電晶體
KR20150007000A (ko) * 2013-07-10 2015-01-20 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법
KR102091444B1 (ko) * 2013-10-08 2020-03-23 삼성디스플레이 주식회사 표시 기판 및 표시 기판의 제조 방법
US20150311345A1 (en) * 2014-04-28 2015-10-29 Boe Technology Group Co., Ltd. Thin film transistor and method of fabricating the same, display substrate and display device
US20180342623A1 (en) * 2017-05-24 2018-11-29 Albert Chin HfLaO passivated zinc-oxide thin-film transistor with high field-effect mobility

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289859A (ja) * 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US20100252832A1 (en) * 2009-04-02 2010-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20110084005A (ko) * 2010-01-15 2011-07-21 삼성전자주식회사 표시 기판
US20120061661A1 (en) * 2010-09-13 2012-03-15 Au Optronics Corporation Semiconductor structure and fabricating method thereof
US20130017648A1 (en) * 2011-07-13 2013-01-17 Applied Materials, Inc. Methods of manufacturing thin film transistor devices

Also Published As

Publication number Publication date
KR20160032802A (ko) 2016-03-25
US20170186877A1 (en) 2017-06-29
KR101636146B1 (ko) 2016-07-07
US10510898B2 (en) 2019-12-17
CN106796958A (zh) 2017-05-31

Similar Documents

Publication Publication Date Title
US9368637B2 (en) Thin film transistor and manufacturing method thereof, array substrate and display device
WO2019124684A1 (en) Micro light emitting diode(led) display device
WO2014104708A1 (en) Thin-film transistor, method of manufacturing the same, and display device including the thin-film transistor
WO2014157814A1 (en) Thin-film transistor, method for manufacturing the same and display device including the same
EP3241240A1 (en) Display backplane having multiple types of thin-film-transistors
WO2019075815A1 (zh) 一种显示器件及oled显示面板
WO2020080613A1 (ko) 표시 장치 및 이의 제조 방법
US20140353666A1 (en) Flat panel display device and method for manufacturing flat panel display
WO2016176878A1 (zh) 采用coa技术的双栅极tft基板结构
WO2014112705A1 (en) Image sensor for x-ray and method of manufacturing the same
WO2011071198A1 (ko) 트랜지스터와, 그를 포함하는 유기 전계 발광 표시 장치 및 평판 표시 장치
WO2016108473A1 (en) Display backplane having multiple types of thin-film-transistors
WO2016078112A1 (zh) 薄膜晶体管基板的制作方法及制造设备
WO2020085625A1 (ko) 디스플레이 장치
WO2016043485A1 (ko) 박막 트랜지스터 및 그 제조 방법
WO2020138665A1 (ko) 디스플레이 장치
WO2020145449A1 (ko) 유기 발광 표시 장치
KR20150002136A (ko) 박막 트랜지스터 및 유기 발광 표시 장치
WO2020085584A1 (ko) 트랜지스터 기판 및 이를 포함하는 표시 장치
WO2017061669A1 (ko) 듀얼 게이트 박막 트랜지스터 및 그의 제조 방법
WO2021246760A1 (ko) 표시 장치
WO2020004747A1 (en) Method of manufacturing organic light-emitting display device
WO2020015325A1 (zh) 阵列基板、显示面板及其制造方法
WO2021045405A1 (ko) 유기 발광 섬유, 유기 발광 디스플레이 장치 및 그 제조 방법
WO2020056906A1 (zh) 阵列基板及其制作方法，以及显示面板

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15841203

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15841203

Country of ref document: EP

Kind code of ref document: A1