KR102071768B1 - 아연 및 질소의 화합물을 포함하는 박막, 그 제조 방법, 및 이를 포함하는 박막 트랜지스터 - Google Patents

아연 및 질소의 화합물을 포함하는 박막, 그 제조 방법, 및 이를 포함하는 박막 트랜지스터 Download PDF

Info

Publication number
KR102071768B1
KR102071768B1 KR1020170058052A KR20170058052A KR102071768B1 KR 102071768 B1 KR102071768 B1 KR 102071768B1 KR 1020170058052 A KR1020170058052 A KR 1020170058052A KR 20170058052 A KR20170058052 A KR 20170058052A KR 102071768 B1 KR102071768 B1 KR 102071768B1
Authority
KR
South Korea
Prior art keywords
thin film
active layer
post
channel region
film transistor
Prior art date
Application number
KR1020170058052A
Other languages
English (en)
Other versions
KR20170126809A (ko
Inventor
박진성
옥경철
정현준
이현모
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Publication of KR20170126809A publication Critical patent/KR20170126809A/ko
Application granted granted Critical
Publication of KR102071768B1 publication Critical patent/KR102071768B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13069—Thin film transistor [TFT]

Abstract

아연(Zn) 및 질소(N)의 화합물을 포함하는 베이스 박막(base thin film)을 준비하는 단계, 및 상기 베이스 박막 상에 UV 조사 및 오존(O3) 처리를 하는 동시에 열처리를 수행하는 것을 포함하는 후처리 공정을 수행하여 상기 베이스 박막의 전도성(conductivity)을 감소시키는 단계를 포함하는 박막의 제조 방법이 제공될 수 있다.

Description

아연 및 질소의 화합물을 포함하는 박막, 그 제조 방법, 및 이를 포함하는 박막 트랜지스터{Thin film comprising zinc and nitrogen method of fabricating the same, and thin film transistor comprising the same}
본 발명은 아연 및 질소의 화합물을 포함하는 박막, 그 제조 방법, 및 이를 포함하는 트랜지스터에 관련된 것으로, 보다 상세하게는, 아연 및 질소를 포함하는 베이스 박막 상에 UV조사, 오존(O3) 처리, 및 열 처리를 동시에 수행하여, 전도성이 감소된 아연 및 질소의 화합물을 포함하는 박막, 그 제조 방법, 및 이를 포함하는 트랜지스터에 관련된 것이다.
반도체 메모리 소자, 발광 다이오드, 시스템 반도체 소자, 전력 반도체 소자, 슈퍼 커패시터 등 반도체 소자 기술의 발전에 따라, 소자의 신뢰성, 수명 등을 향상시키기 위해, 우수한 특성을 갖는 박막의 제조 방법이 연구되고 있다.
특히, 반도체 소자의 크기가 감소함에 따라, 매우 정밀하고, 얇은 박막의 제조 방법에 대한 연구가 진행되고 있으며, 반도체 소자 기판 선택의 폭을 넓히기 위해, 반도체 소자의 저온 공정에 대한 연구가 진행되고 있다.
예를 들어, 국제 공개 번호 WO2011/149118A1 (출원인: 연세대학교 산학협력단, 국제출원번호 PCT/KR2010/003263)에는, 인듐 및/또는 주석 산화물을 포함하는 화합물 졸을 기판 상에 증착하고, 250℃ 내지 450℃에서의 제1 열처리 및 600℃ 내지 800℃에서의 제2 열처리를 반복적으로 수행하여, 기판과 산화화합물 졸의 안정적인 결합력 및 산화물 반도체 박막의 결정화를 향상시키는 박막의 제조 기술이 개시되어 있다.
또한, 최근 고해상도를 갖는 디스플레이 기기가 주목을 받고 있다. 고해상도 디스플레이 기기의 경우, 스캔 라인(gate line) 별 축적 용량 커패시터의 충전이 가능한 시간이 짧고, 선폭(line width) 감소에 따른 채널 저항이 증가될 수 있다. 이에 따라, 고해상도 디스플레이 기기를 구현하기 위해, 고이동도의 채널을 갖는 박막 트랜지스터의 개발이 필요성이 날로 증가되고 있다.
이에 따라, 고이동도 특성을 갖는 박막을 간소한 공정으로 제조하기 위한 다양한 연구 개발들이 진행 중이다.
국제 공개 번호 WO2011/149118A1
본 발명이 해결하고자 하는 일 기술적 과제는, 저온 공정이 가능한 아연 및 질소의 화합물을 포함하는 박막, 그 제조 방법, 및 이를 포함하는 트랜지스터를 제공하는 데에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 반도체 특성이 향상된 아연 및 질소의 화합물을 포함하는 박막, 그 제조 방법, 및 이를 포함하는 트랜지스터를 제공하는 데에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 이동도가 향상된 아연 및 질소의 화합물을 포함하는 박막, 그 제조 방법, 및 이를 포함하는 트랜지스터를 제공하는 데에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 제조 공정이 간소화된 아연 및 질소의 화합물을 포함하는 박막, 그 제조 방법, 및 이를 포함하는 트랜지스터를 제공하는 데에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 제조 비용이 감소된 아연 및 질소의 화합물을 포함하는 박막, 그 제조 방법, 및 이를 포함하는 트랜지스터를 제공하는 데에 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상술된 기술적 과제를 해결하기 위해, 본 발명은 박막의 제조 방법을 제공한다.
일 실시 예에 따르면, 상기 박막의 제조 방법은, 아연(Zn) 및 질소(N)의 화합물을 포함하는 베이스 박막(base thin film)을 준비하는 단계, 및 상기 베이스 박막 상에 UV 조사 및 오존(O3) 처리를 하는 동시에 열처리를 수행하는 것을 포함하는 후처리 공정을 수행하여 상기 베이스 박막의 전도성(conductivity)을 감소시키는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 아연 및 질소의 화합물은, 산소(O)를 더 포함하는 화합물을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 후처리 공정은, 175℃ 이하의 온도에서 수행되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 베이스 박막의 산소 결함(oxygen defect)에 따른 발광 강도(intensity)는, 상기 후처리 공정을 수행함에 따라 감소되는 것을 포함할 수 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 상기 박막을 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
일 실시 예에 따르면, 상기 박막 트랜지스터의 제조 방법은, 기판을 준비하는 단계, 상기 기판 상에, 아연 및 질소의 화합물을 포함하는 활성층을 형성하는 단계, 상기 활성층과 중첩되는 게이트 전극을 형성하는 단계, 및 상기 활성층 및 상기 게이트 전극 사이에 게이트 절연막을 형성하는 단계를 포함하되, 상기 활성층은, 채널영역 및 상기 채널영역 양측에 배치되고 상기 채널영역보다 높은 전도성을 갖는 콘택영역들을 갖는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 채널영역 및 상기 콘택영역들을 갖는 상기 활성층을 형성하는 단계는, 상기 활성층의 양측에 소스 전극 및 드레인 전극을 형성하는 단계, 및 상기 소스 전극 및 상기 드레인 전극을 마스크(mask)로 사용하여, 상기 활성층 상에 UV 조사 및 오존(O3) 처리를 하는 동시에 열처리를 수행하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 채널영역 및 상기 콘택영역들을 갖는 상기 활성층을 형성하는 단계는, 상기 활성층 상에, 상기 채널영역을 노출시키고 상기 콘택영역들을 덮는 마스크 패턴을 형성하는 단계, 및 상기 활성층 상에 UV 조사 및 오존 처리를 하는 동시에 열처리를 수행하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 채널영역 및 상기 콘택영역들을 갖는 상기 활성층을 형성하는 단계는, 상기 마스크 패턴을 제거하는 단계, 및 상기 콘택영역들 상에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 열처리는, 175℃ 이하의 온도에서 수행되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 박막 트랜지스터의 제조 방법은, 상기 활성층을 형성하는 단계 후, 상기 활성층 상에 보호층(protection)을 형성하는 단계를 더 포함할 수 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 상기 박막을 포함하는 박막 트랜지스터를 제공한다.
일 실시 예에 따르면, 상기 박막 트랜지스터는, 기판, 상기 기판 상의 아연 및 질소의 화합물을 포함하는 활성층, 상기 활성층과 중첩되는 위치의 게이트 전극, 및 상기 활성층 및 상기 게이트 전극 사이의 게이트 절연막을 포함하되, 상기 활성층은, 채널영역 및 상기 채널영역 양측에 배치되고 상기 채널영역보다 높은 전도성을 갖는 콘택영역들을 갖는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 기판은, 플렉서블(flexible) 기판인 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 박막 트랜지스터는, 상기 활성층 상에 보호층을 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 아연 및 질소의 화합물을 포함하는 베이스 박막 상에 UV 조사 및 오존 처리를 하는 동시에 열처리를 수행하는 것을 포함하는 후처리 공정을 수행하여, 상기 베이스 박막의 전도성이 감소되어 반도체적인 성질을 띄고, 저온 공정이 가능한 박막의 제조 방법이 제공될 수 있다.
이와 같이, 상기 베이스 박막에 상기 UV 조사 및 상기 열처리가 동시에 수행되는 경우, 상기 베이스 박막의 화학반응에 필요한 활성화 에너지의 적어도 일부가 상기 UV 조사에 의한 빛 에너지로 대체될 수 있다. 또한, 상기 베이스 박막에 대한 상기 후처리 공정 시 공급되는 오존 가스는, 상기 베이스 박막의 상기 열처리 온도를 낮출 수 있다. 이에 따라, 상기 베이스 박막의 상기 열처리 온도가 감소되어, 상기 베이스 박막에 대한 저온 공정이 가능할 수 있다.
또한, 상기 후처리 공정에 의해, 상기 베이스 박막에 포함된 아연, 질소, 및 산소의 화학적 결합이 증가되어, 상기 베이스 박막 내의 산소 관련 결함이 감소될 수 있다. 이에 따라, 상기 베이스 박막 내 캐리어 농도가 감소되어 수명 및 신뢰성이 향상될 수 있다.
뿐만 아니라, 상기 베이스 박막을 활성층으로 사용하여 박막 트랜지스터가 제조될 수 있다. 상기 활성층의 양측(콘택영역)에 형성된 소스 및 드레인 전극을 마스크로 사용하거나, 상기 활성층의 상기 양측(콘택영역) 상에 마스크 패턴을 형성한 후, 상기 후처리 공정이 수행될 수 있다. 이 경우, 상기 활성층의 중앙부분은 전도성이 감소되어 반도체적 성질을 갖게 되고, 상기 양측부분은 도체적 성질이 그대로 유지될 수 있다.
이와 같이, 본 발명의 실시 예에 따른 박막을 포함하는 박막 트랜지스터 경우, 상기 활성층의 상기 중앙부분은 반도체적 성질을 갖는 동시에, 상기 활성층의 상기 양측부분과 상기 소스 전극 및 상기 드레인 전극 사이에서의 콘택 저항(contact resistance)은 감소되는 특성을 가지므로 상기 박막 트랜지스터의 효율이 향상될 수 있다. 또한, 상기 후처리 공정에 의해 상기 공정의 상기 열처리 온도가 감소되어 저온 공정이 가능한 상기 박막 트랜지스터의 제조 방법이 제공될 수 있다.
뿐만 아니라, 상기 박막 트랜지스터의 제조 시, 상기 저온 공정이 가능하므로 기능성 페시베이션막의 적용 없이 상기 열처리가 가능하므로 공정이 간소화되고, 가격 경쟁력이 우수한 PEN, 또는 PET 등의 플라스틱 기판 소재의 적용이 가능하여 공정 비용이 감소될 수 있다.
도 1은 본 발명의 실시 예에 따른 박막의 제조 방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 실시 예에 따른 박막의 제조 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 UV 영역 빛의 파장을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 박막의 광화학 반응에 의한 안정화를 설명하기 위한 도면이다.
도 5는 본 발명의 제1 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 순서도이디.
도 6은 본 발명의 제1 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 제1 실시 예에 따른 활성층 상에 보호층이 적용된 박막 트랜지스터를 설명하기 위한 도면이다.
도 8은 본 발명의 제2 실시 예에 따른 박막 트랜지스터를 설명하기 위한 도면이다.
도 9는 본 발명의 제2 실시 예에 따른 박막 트랜지스터의 변형 예들을 설명하기 위한 도면이다.
도 10은 본 발명의 제2 실시 예에 따른 박막 트랜지스터의 다른 변형 예들을 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 후처리 공정에 의해 제조된 박막 트랜지스터, 및 열처리 공정을 이용하여 제조된 박막 트랜지스터의 게이트 전압(gate voltage)에 따른 드레인 전류(drain current) 값을 나타내는 그래프이다.
도 12는 본 발명의 실시 예에 따른 후처리 공정에 의해 제조된 박막 트랜지스터의 게이트 전압(gate voltage)에 따른 드레인 전압(drain voltage) 및 드레인 전류(drain current) 값을 나타내는 그래프이다.
도 13a는 본 발명의 실시 예에 따른 후처리 공정에 의해 제조된 박막 트랜지스터, 및 열처리 공정을 이용하여 제조된 박막 트랜지스터의 활성층 내 산소 관련 결함과 관련된 결합 에너지(binding energy)에 따른 발광강도 그래프이다.
도 13b는 본 발명의 실시 예에 따른 후처리 공정에 의해 제조된 박막 트랜지스터, 및 열처리 공정을 이용하여 제조된 박막 트랜지스터의 활성층 내 질소 관련 결합과 관련된 결합 에너지(binding energy)에 따른 발광강도 그래프이다.
도 14는 본 발명의 실시 예에 따른 후처리 공정에 의해 제조된 박막 트랜지스터의 활성층 내 결합 에너지에 따른 TEY(Total electron yield) 값을 나타내는 그래프이다.
도 15는 유리 기판 상에 제조된 본 발명의 실시 예에 따른 박막을 포함한 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 16은 유연 기판 상에 제조된 본 발명의 실시 예에 따른 박막을 포함한 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
도 1은 본 발명의 실시 예에 따른 박막의 제조 방법을 설명하기 위한 순서도이고, 도 2는 본 발명의 실시 예에 따른 박막의 제조 방법을 설명하기 위한 도면이고, 도 3은 본 발명의 실시 예에 따른 UV 영역 빛의 파장을 설명하기 위한 도면이고, 도 4는 본 발명의 실시 예에 따른 박막의 광화학 반응에 의한 안정화를 설명하기 위한 도면이다.
도 1 내지 도 4를 참조하면, 아연(Zn) 및 질소(N)의 화합물을 포함하는 베이스 박막(base thin film, 130)이 준비될 수 있다(S100). 예를 들어, 상기 아연 및 질소의 화합물은, 질화아연(Zn3N2)일 수 있다. 또한, 일 실시 예에 따르면, 상기 아연 및 질소의 화합물은, 산소(O)를 더 포함하는 화합물일 수 있다. 예를 들어, 상기 산소를 더 포함하는 상기 아연 및 질소의 화합물은, 아연산화질화물(ZnON)일 수 있다.
또한, 일 실시 예에 따르면, 상기 아연 및 질소의 화합물을 포함하는 상기 베이스 박막(130)은 도체적 성질을 가질 수 있다. 이에 따라, 상기 베이스 박막(130)은, 우수한 전도성 박막일 수 있다.
뿐만 아니라, 상기 아연 및 질소의 화합물은 포함하는 상기 베이스 박막(130)은, UV 영역의 빛을 흡수하는 특성을 가질 수 있다. 이에 따라, 상기 아연 및 질소의 화합물을 포함하는 상기 베이스 박막(130)은, 화학반응에 필요한 활성화 에너지(activation energy)를 상기 UV 영역의 빛을 흡수하여 제공받을 수 있다.
상기 베이스 박막(130) 상에 UV 조사 및 오존(O3) 처리를 하는 동시에 열처리(thermal treatment)를 수행하는 것을 포함하는 후처리 공정이 수행되어 상기 베이스 박막(130)의 전도성(conductivity)이 감소될 수 있다(S200). 상술된 바와 같이, 상기 아연 및 질소의 화합물을 포함하는 상기 베이스 박막(130)은, 상기 화학반응에 필요한 상기 활성화 에너지를 상기 UV 영역의 빛을 흡수하여 제공받을 수 있다. 따라서, 상기 베이스 박막(130)에 상기 UV 조사 및 상기 열처리가 동시에 수행되는 경우, 상기 UV 조사에 의한 빛 에너지 및 상기 열처리에 의한 열 에너지가 동시에 상기 베이스 박막(130)에 제공될 수 있다. 이에 따라, 상기 베이스 박막(130)의 상기 화학반응에 필요한 상기 활성화 에너지의 적어도 일부가 상기 UV 조사에 의한 상기 빛 에너지로 대체될 수 있다. 따라서, 상기 베이스 박막(130)의 상기 화학반응에 필요한 상기 활성화 에너지 공급에 요구되는 상기 열 에너지의 양이 감소되므로, 상기 베이스 박막(130)의 상기 열처리 온도는 감소될 수 있다. 다시 말해서, 상기 아연 및 질소의 화합물을 포함하는 상기 베이스 박막(130)에 상기 UV 조사 및 상기 열처리가 동시에 수행되는 경우, 상기 베이스 박막(130)에 대한 저온 공정이 가능할 수 있다.
또한, 도 2를 참조하면, 상기 베이스 박막(130)에 대한 상기 후처리 공정 시, 상기 베이스 박막(130) 상에 산소(O2) 가스가 공급될 수 있다. 상기 산소 가스는, 상기 UV 조사에 의해 오존(O3) 가스로 변환될 수 있다. 생성된 상기 오존 가스는, 상기 베이스 박막(130)의 상기 열처리 온도를 낮출 수 있다. 이에 따라, 상기 베이스 박막(130)에 상기 UV 조사, 상기 오존 처리, 및 상기 열처리를 동시에 수행하는 상기 후처리 공정은, 상대적으로 저온에서 수행될 수 있다. 일 실시 예에 따르면, 상기 후처리 공정은 175℃ 이하의 온도에서 수행될 수 있다. 또한, 상기 오존 처리 시, 발생하는 상기 오존의 속도는 3.6g/hr일 수 있다.
뿐만 아니라, 상기 후처리 공정에 의해, 상기 베이스 박막(130) 내의 산소 결함(oxygen defect)이 감소될 수 있다. 일 실시 예에 따르면, 상기 후처리 공정에 의해, 상기 베이스 박막(130)에 포함된 아연, 질소, 및 산소의 화학적 결합이 증가될 수 있다. 예를 들어, 상기 베이스 박막(130)에 포함된 상기 질화아연(Zn3N2)은, 상기 후처리 공정에 의한 산소와의 화학적 결합에 의해 상기 아연산화질화물(ZnON)을 형성할 수 있다. 또한, 상기 베이스 박막(130)에 포함된 상기 아연산화질화물(ZnON)은, 상기 후처리 공정에 의해 상기 아연산화질화물 내 아연 및 질소와 상기 산소와의 결합력이 증가될 수 있다.
상술된 바와 같이, 상기 후처리 공정에 의해 상기 베이스 박막(130)의 전도성은 감소될 수 있다. 이에 따라, 상기 후처리 공정에 의해 상기 베이스 박막(130) 내에 형성된 상기 아연산화질화물(ZnON)은, 반도체적 성질을 가질 수 있다. 일 실시 예에 따르면, 상기 후처리 공정에 의해 반도체적 성질을 갖는 상기 베이스 박막(130)은, switching 특성을 갖는 반도체 소자로의 응용이 가능할 수 있다.
도 3에 도시된 바와 같이, 상기 후처리 공정에 사용되는 상기 UV 영역 빛의 파장은 185nm 및/또는 254nm일 수 있다. 상기 아연 및 질소의 화합물을 포함하는 상기 베이스 박막(130) 상에 상기 UV 조사, 상기 오존 처리, 및 상기 열처리가 동시에 수행되는 경우, 대기 중에 오존 및 산소 리다칼이 생성될 수 있다.
상기 아연산화질화물(ZnON)을 포함하는 상기 베이스 박막(130)은, 상기 베이스 박막(130) 내 N-O 및 O-O 결합이 불안정하여 신뢰도가 낮을 수 있다. 또한, 상기 베이스 박막(130) 내 다수 존재하는 산소 결함으로 인해 전기전도도가 높을 수 있다. 이에 따라, 상술된 바와 같이, 상기 베이스 박막(130) 상에 상기 UV 조사, 상기 오존 처리, 및 상기 열처리가 동시에 수행되는 경우, 상기 아연산화질화물(ZnON)을 포함하는 상기 베이스 박막(130) 내 불안정한 상기 N-O 및 상기 O-O 결합의 적어도 일부가 제거되어, 막의 신뢰도가 향상될 수 있다. 또한, 상기 베이스 박막(130)의 상기 산소 결함이 페시베이션되어, 상기 베이스 박막(130)의 전기전도성이 저하될 수 있다. 따라서, 본 발명의 실시 예에 따르면, 반도체 특성이 구현가능하고, 고신뢰성을 갖는 박막이 제조될 수 있다.
상기 베이스 박막(130) 내 상기 산소 관련 결함과 관련된 상기 베이스 박막(130) 내 상기 N-O 및 상기 O-O 결합을 해리시킬 수 있는 UV 파장값은, 아래 [식 1] 및 [표 1]을 통해 수학적으로 증명될 수 있다.
[식 1]
E=hν=hc/λ (h=6.63 x 10-34Js, c=2.99 x 108m/s)
Bonding BDE(KJ/mol) Wavelength(nm) Bonding BDE(KJ/mol) Wavelength(nm)
N-O 631.62 189.5 Zn-Zn 22.2 5390.9
N≡N 946 126.5 O-Zn 250 478.7
N-N 945.33 126.5 N-Zn 22.6 5295.5
O-O(3P) 493.3 242.6 ON-N 480.7 249
O-O(1D) 682.8 175.3 ON-O 305 392.4
O3 493.8 242.4 　 　 　
상기 N-O 결합의 결합 에너지는 630.57 x 103J/mole로, one molecule에 대한 에너지(E)는 1.05 x 10-18J일 수 있다. one molecule에 대한 에너지(E) 값을 상기 [식 1]에 적용함으로써, 상기 베이스 박막(130) 내 상기 N-O 결합을 해리시킬 수 있는 상기 UV 영역 빛의 파장값이 약 190nm인 것이 도출될 수 있다.
또한, 상기 [표 1]은 bond dissociation energy(BDE)와 파장의 상관관계를 나타내는 것으로, 상기 [표 1]로부터, 상기 185nm 및/또는 254nm 파장 영역의 UV가 상기 베이스 박막(130)에 조사되는 경우, 상기 베이스 박막(130) 내 Zn-O 결합 및 Zn-N 결합은 안전하게 보존되는 동시에, 불안정한 상기 N-O 결합 및 상기 O-O 결합의 적어도 일부가 해리되는 것이 증명될 수 있다. 또한, 가스 형태의 N2 molecules의 배출이 용이하여 상기 베이스 박막(130)의 안정화도가 향상되고, 전기전도성은 감소될 수 있다.
다시 말해서, 도 4에 도시된 바와 같이, 상기 185nm 및/또는 254nm 파장 영역의 UV가 상기 베이스 박막(130)에 조사되는 경우, 상기 베이스 박막(130) 내의 상기 산소 관련 결함은 감소되는 동시에, 상기 베이스 박막(130) 내의 아연 및 질소의 산소와의 결합력은 증가되어 상기 베이스 박막(130) 내의 캐리어 농도는 감소될 수 있다. 이에 따라, 저온 공정이 가능하며, 반도체적 성질을 갖는 고신뢰성의 상기 베이스 박막(130)이 제공될 수 있다.
이하, 상술된 본 발명의 실시 예에 따라 제조된 박막을 포함하는 제1 실시 예에 따른 박막 트랜지스터의 제조 방법이 설명된다.
도 5는 본 발명의 제1 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 순서도이고, 도 6은 본 발명의 제1 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이고, 도 7은 본 발명의 제1 실시 예에 따른 활성층 상에 보호층이 적용된 박막 트랜지스터를 설명하기 위한 도면이다. 도 5 내지 도 7에 도시된 본 발명의 제1 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명함에 있어서, 앞서 도 1 내지 도 4에 도시된 본 발명의 실시 예에 따른 상기 아연 및 질소의 화합물을 포함하는 박막을 참조하여 설명된 부분과 중복되는 부분에 대해서는, 도 1 내지 도 4를 참조하기로 한다.
도 5 내지 도 7을 참조하면, 기판(100)이 준비될 수 있다(S100). 일 실시 예에 따르면, 상기 기판(100)은, 플렉서블(flexible) 기판일 수 있다. 또한, 일 실시 예에 따르면, 상기 기판(100)은, 낮은 유리전이온도(Tg)를 갖는 플라스틱 기판일 수 있다. 이에 따라, 상기 기판(100)은, 저온공정이 가능한 기판일 수 있다. 예를 들어, 상기 기판(100)은, PEN(poly(ethylene naphthalate)) 기판, 또는 PET(polyethylene terephthalate) 기판일 수 있다. 상기 PEN 기판의 상기 유리전이온도는 약 180℃이고, 상기 PET 기판의 상기 유리전이온도는 약 78℃이다.
상기 기판(100) 상에, 아연 및 질소의 화합물을 포함하는 활성층(active layer, 130)이 형성될 수 있다(S200). 상기 활성층(130)은, 도 1 내지 도 4를 참조하여 설명된 상기 아연 및 질소의 화합물을 포함하는 베이스 박막(130)일 수 있다. 예를 들어, 상기 아연 및 질소의 화합물은, 상기 질화아연, 또는 상기 아연산화질화물일 수 있다.
또한, 일 실시 예에 따르면, 상기 활성층(130)은, 상술된 바와 같이, 도체적 성질을 갖는 우수한 전도성 박막일 수 있다. 뿐만 아니라, 상기 활성층(130)은, 화학반응에 필요한 활성화 에너지를 상기 UV 영역의 빛을 흡수하여 제공받을 수 있다.
상기 활성층(130)을 형성하는 단계는, 상기 활성층(130) 상에 소스 전극(source electrode, 150s) 및 드레인 전극(drain electrode, 150d)을 형성하는 단계, 및 상기 활성층(130) 상에 UV 조사 및 오존 처리를 하는 동시에 열처리를 수행하는 단계를 포함할 수 있다.
상기 활성층(130) 상에 상기 소스 전극(150s) 및 상기 드레인 전극(150d)을 형성하는 단계는, 상기 활성층(130)의 양측(130s, 130d)에 상기 소스 전극(150s) 및 상기 드레인 전극(150d)을 형성하는 것을 포함할 수 있다. 구체적으로, 상기 활성층(130)의 상기 양측(130d, 130s)은, 상기 활성층(130)이 상기 소스 전극(150s)과 중첩되는 부분(130s), 및 상기 활성층(130)이 상기 드레인 전극(150d)과 중첩되는 부분(130d)을 포함할 수 있다.
또한, 상기 활성층(130)은, 상기 소스 전극(150s) 및 상기 드레인 전극(150d)과 중첩되는 상기 양측(130s, 130s)부분 외에, 상기 소스 전극(150s) 및 상기 드레인 전극(150d)과 중첩되지 되지 않는 중앙 부분(130e)을 포함할 수 있다. 상기 활성층(130)의 상기 중앙 부분(130e)은, 후술되는 상기 기판(100) 상의 게이트 전극(gate electrode, 110)과 중첩될 수 있다.
상기 활성층(130) 상에 상기 UV 조사 및 상기 오존 처리를 하는 동시에 상기 열처리를 수행하는 단계는, 도 1 내지 도 4를 참조하여 설명된 것과 같이, 상기 베이스 박막(130) 상에 상기 UV 조사 및 상기 오존 처리를 하는 동시에 상기 열처리를 수행하는 것을 포함하는 상기 후처리 공정을 수행하는 것과 동일할 수 있다.
일 실시 예에 따르면, 상기 소스 전극(150s) 및 상기 드레인 전극(150d)이 마스크(mask)로 사용되어, 상기 활성층(130) 상에 상기 UV 조사 및 상기 오존 처리를 하는 동시에 상기 열처리를 수행하는 상기 후처리 공정이 수행될 수 있다. 이 경우, 상기 소스 전극(150s) 및 상기 드레인 전극(150d)이 형성되지 않은 상기 활성층(130)의 상기 중앙 부분(130e)은, 상기 후처리 공정에 노출될 수 있다. 이에 따라, 도 1 내지 도 4를 참조하여 설명된 것과 같이, 상기 활성층(130)의 상기 중앙부분(130e)은, 상기 후처리 공정에 의해 전도성이 감소될 수 있다. 다시 말해서, 상기 후처리 공정에 의해, 상기 활성층(130)의 상기 중앙부분(130e)은, 반도체적 성질을 가질 수 있다. 이에 따라, 상기 활성층(130)은, 반도체 소자의 switching 특성을 가질 수 있다. 일 실시 예에 따르면, 상기 활성층(130)의 상기 중앙부분(130e)은, 상기 반도체 소자의 채널영역일 수 있다.
또한, 상기 활성층(130)에 상기 UV 조사 및 상기 열처리가 동시에 수행되는 경우, 상기 활성층(130)의 상기 화학반응에 필요한 상기 활성화 에너지의 적어도 일부가 상기 UV 조사에 의한 상기 빛 에너지로 대체될 수 있다. 따라서, 상기 활성층(130)의 상기 열처리 온도는 감소될 수 있다.
또한, 상술된 바와 같이, 상기 활성층(130)에 대한 상기 후처리 공정 시, 공급된 오존 가스는, 상기 활성층(130)의 상기 열처리 온도를 낮출 수 있다. 이에 따라, 상기 활성층(130)에 상기 UV 조사, 상기 오존 처리, 및 상기 열처리를 동시에 수행하는 상기 후처리 공정은, 상대적으로 저온에서 수행될 수 있다. 따라서, 저온 공정이 가능한 박막 트랜지스터(300)의 제조 방법이 제공될 수 있다. 일 실시 예에 따르면, 상기 후처리 공정은 175℃ 이하의 온도에서 수행될 수 있다.
반면, 상기 소스 전극(150s) 및 상기 드레인 전극(150d)에 의해 상기 후처리 공정에 노출되지 않는 상기 활성층(130)의 상기 양측(130s, 130d)은, 상술된 상기 후처리 공정에 노출된 상기 활성층(130)의 상기 중앙부분(130e)보다 전도성이 높고, 도체적 성질을 가질 수 있다. 상기 소스 전극(150s) 및 상기 드레인 전극(150d)에 의해 상기 후처리 공정에 노출되지 않는 상기 활성층(130)의 상기 양측(130s, 130d)부분은 상기 반도체 소자의 상기 채널영역 양측에 배치되는 콘택영역일 수 있다.
상술된 바와 같이, 상기 후처리 공정에 의해 상기 활성층(130)은, 상기 활성층(130)의 상기 중앙부분(130e)보다 전도성이 높은 상기 양측(130s, 130s)을 포함할 수 있다. 다시 말해서, 상기 활성층(130)은, 반도체적 성질을 갖는 채널영역(상기 중앙부분(130e)), 및 상기 채널영역의 상기 양측(130s, 130d)에 배치되고 도체적 성질을 갖는 상기 콘택영역(상기 양측(130s, 130d))을 포함할 수 있다. 이에 따라, 상기 활성층(130)의 상기 중앙부분(130e)은 반도체적 성질을 가지므로 반도체 소자의 switching 특성을 갖는 동시에, 상기 활성층(130)의 상기 양측(130s, 130d)부분과 상기 소스 전극(150s) 및 상기 드레인 전극(150d) 사이에서의 콘택 저항(contact resistance)은 감소되어 소자 효율이 향상된 상기 박막 트랜지스터(300)가 제공될 수 있다.
일 실시 예에 따르면, 도 7에 도시된 바와 같이, 상기 활성층(130)을 형성하는 단계 후, 상기 활성층(130) 상에 보호층(protection layer, 180)를 형성하는 단계가 더 포함될 수 있다. 상기 활성층(130)은, 화학적으로 불안정한 특성을 가지므로, 약염기 또는 약산에 취약할 수 있다. 상기 활성층(130) 상에 약염기 또는 약산으로부터 상기 활성층(130)을 기능적으로 보호할 수 있는 상기 보호층(180)이 형성됨으로써, 상기 활성층(130)의 안정한 특성이 유지될 수 있다. 일 실시 예에 따르면, 상기 보호층(180)은, 산화알루미늄(Al2O3)을 포함할 수 있다.
상기 활성층(130)과 중첩되는 위치에 상기 게이트 전극(110)이 형성될 수 있다(S300). 일 실시 예에 따르면, 상기 게이트 전극(110)은, 상기 기판(100) 상에 상기 활성층(130)이 형성되기 전, 상기 기판(100) 상에 직접 접촉(directly contact)되어 형성될 수 있다. 상기 게이트 전극(110)은, 금속으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(110)은 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 텅스텐(W), 및 이들의 합금으로 형성될 수 있다. 상기 게이트 전극(110)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 및 몰리브덴(Mo)이 순차적으로 적층된 삼중막이거나, 티타늄(Ti)과 구리(Cu)가 순차적으로 적층된 이중막일 수 있다. 또는 티타늄(Ti)과 구리(Cu)의 합금으로 된 단일막일 수 있다. 또는, 상기 게이트 전극(110)은, 투명한 도전성 물질로 형성될 수 있다.
상기 활성층(130) 및 상기 게이트 전극(110) 사이에 게이트 절연막(120)이 형성될 수 있다(S400). 상기 게이트 절연막(120)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물과 같은 고유전 물질(예를 들어, 알루미늄 산화물, 또는 하프늄 산화물) 등으로 형성될 수 있다.
이하, 상술된 본 발명의 실시 예에 따라 제조된 박막을 포함하는 제2 실시 예에 따른 박막 트랜지스터의 제조 방법이 설명된다.
도 5는 본 발명의 제2 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 순서도이고, 도 8은 본 발명의 제2 실시 예에 따른 박막 트랜지스터를 설명하기 위한 도면이고, 도 9 및 도 10은 본 발명의 제2 실시 예에 따른 박막 트랜지스터의 변형 예들을 설명하기 위한 도면이다. 도 5, 및 도 8 내지 도 10에 도시된 본 발명의 제2 실시 예와 제2 실시 예에 따른 변형 예들에 따른 박막 트랜지스터의 제조 방법을 설명함에 있어서, 앞서 도 1 내지 도 4, 및 도 6 내지 도 7에 도시된 본 발명의 실시 예에 따른 설명과 중복되는 부분에 대해서는, 도 1 내지 도 4 및 도 6 내지 7을 참조하기로 한다.
기판(100)이 준비될 수 있다(S100). 상술된 바와 같이, 일 실시 예에 따르면, 상기 기판(100)은, 플렉서블 기판일 수 있다. 또한, 일 실시 예에 따르면, 상기 기판(100)은, 낮은 유리전이온도를 갖는 플라스틱 기판일 수 있다. 이에 따라, 상기 기판(100)은, 저온공정이 가능한 기판일 수 있다. 예를 들어, 상기 기판(100)은, PEN 기판, 또는 PET 기판일 수 있다.
상기 기판(100) 상에, 아연 및 질소의 화합물을 포함하는 활성층(130)이 형성될 수 있다(S200). 상기 활성층(130)은, 도 6을 참조하여 설명된 것과 같이, 상기 아연 및 질소의 화합물을 포함하는 베이스 박막(130)일 수 있다. 예를 들어, 상기 아연 및 질소의 화합물은, 상기 질화아연, 또는 상기 아연산화질화물일 수 있다.
또한, 일 실시 예에 따르면, 상기 활성층(130)은, 상술된 바와 같이, 도체적 성질을 갖는 우수한 전도성 박막일 수 있다. 뿐만 아니라, 상기 활성층(130)은, 화학반응에 필요한 활성화 에너지를 상기 UV 영역의 빛을 흡수하여 제공받을 수 있다.
상기 활성층(130)을 형성하는 단계는, 상기 활성층(130) 상에 마스크 패턴(mask pattern, 140s, 140d)을 형성하는 단계, 상기 활성층(130) 상에 UV 조사 및 오존 처리를 하는 동시에 열처리를 수행하는 단계, 상기 마스크 패턴(140s, 140d)을 제거하는 단계, 및 상기 소스 전극(150s) 및 상기 드레인 전극(150d)를 형성하는 단계를 포함할 수 있다.
상기 활성층(130) 상에 마스크 패턴(mask pattern, 140s, 140d)을 형성하는 단계는, 상기 활성층(130)의 상기 채널영역(상기 중앙부분(130e))을 노출시키고, 상기 활성층(130)의 상기 콘택영역(상기 양측(130s, 130d)부분) 상에 상기 마스크 패턴(140s, 140d)이 형성되는 것을 포함할 수 있다. 일 실시 예에 따르면, 상기 활성층(130) 상의 상기 마스크 패턴(140s, 140d)이 형성되는 위치는, 후술되는 상기 활성층(130) 상에 상기 소스 전극(150s) 및 상기 드레인 전극(150d)이 형성되는 위치와 동일할 수 있다.
상기 활성층(130) 상에 상기 UV 조사 및 상기 오존 처리를 하는 동시에 상기 열처리를 수행하는 단계는, 상술된 바와 같이, 도 1 내지 도 4를 참조하여 설명된 것과 같이, 상기 베이스 박막(130) 상에 상기 UV 조사 및 상기 오존 처리를 하는 동시에 상기 열처리를 수행하는 것을 포함하는 상기 후처리 공정을 수행하는 것과 동일할 수 있다.
일 실시 예에 따르면, 상기 마스크 패턴(140s, 140d)이 형성되지 않은 상기 활성층(130)의 상기 중앙 부분(130e)은, 상기 후처리 공정에 노출될 수 있다. 이에 따라, 도 1 내지 도 4를 참조하여 설명된 것과 같이, 상기 활성층(130)의 상기 중앙부분(130e)은, 상기 후처리 공정에 의해 전도성이 감소될 수 있다. 다시 말해서, 상기 후처리 공정에 의해, 상기 활성층(130)의 상기 중앙부분(130e)은, 반도체적 성질을 가질 수 있다. 이에 따라, 상기 활성층(130)은, 반도체 소자의 switching 특성을 가질 수 있다. 일 실시 예에 따르면, 상기 활성층(130)의 상기 중앙부분(130e)은, 상기 반도체 소자의 상기 채널영역일 수 있다.
또한, 상기 활성층(130)에 상기 UV 조사 및 상기 열처리가 동시에 수행되는 경우, 상기 활성층(130)의 상기 화학반응에 필요한 상기 활성화 에너지의 적어도 일부가 상기 UV 조사에 의한 상기 빛 에너지로 대체될 수 있다. 따라서, 상기 활성층(130)의 상기 열처리 온도는 감소될 수 있다.
또한, 상술된 바와 같이, 상기 활성층(130)에 대한 상기 후처리 공정 시, 공급된 오존 가스는, 상기 활성층(130)의 상기 열처리 온도를 낮출 수 있다. 이에 따라, 상기 활성층(130)에 상기 UV 조사, 상기 오존 처리, 및 상기 열처리를 동시에 수행하는 상기 후처리 공정은, 상대적으로 저온에서 수행될 수 있다. 이에 따라, 저온 공정이 가능한 박막 트랜지스터(300)의 제조 방법이 제공될 수 있다. 일 실시 예에 따르면, 상기 후처리 공정은 175℃ 이하의 온도에서 수행될 수 있다.
반면, 상기 마스크 패턴(140s, 140d)에 의해 상기 후처리 공정에 노출되지 않는 상기 활성층(130)의 상기 양측(130s, 130d)은, 상술된 상기 후처리 공정에 노출된 상기 활성층(130)의 상기 중앙부분(130e)보다 전도성이 높고, 도체적 성질을 가질 수 있다. 상기 마스크 패턴(140s, 140d)에 의해 상기 후처리 공정에 노출되지 않는 상기 활성층(130)의 상기 양측(130s, 130d)은 상기 반도체 소자의 상기 채널영역 양측에 배치되는 상기 콘택영역일 수 있다.
상술된 바와 같이, 상기 후처리 공정에 의해 상기 활성층(130)은, 상기 활성층(130)의 상기 중앙부분(130e)보다 전도성이 높은 상기 양측(130s, 130s)을 포함할 수 있다. 다시 말해서, 상기 활성층(130)은, 반도체적 성질을 갖는 채널영역(상기 중앙부분(130e)), 및 상기 채널영역의 상기 양측(130s, 130d)에 배치되고 도체적 성질을 갖는 상기 콘택영역(상기 양측(130s, 130d))을 포함할 수 있다.
상기 마스크 패턴(140s, 140d)을 제거하는 단계는, 상기 활성층(130)의 상기 양측(130s, 130d)에 형성된 상기 마스크 패턴(140s, 140d)이 제거되는 것을 포함할 수 있다. 상기 활성층(130)의 상기 양측(130s, 130d)에 형성된 상기 마스크 패턴(140s, 140d)이 제거됨으로써, 상기 활성층(130)의 상기 양측(130s, 130d)이 외부로 노출될 수 있다. 일 실시 예에 따르면, 상기 마스크 패턴(140s, 140d)에 의해 상기 후처리 공정에 노출되지 않아 상기 활성층(130)의 상기 양측(130s, 130d)은, 도체적 성질을 유지할 수 있다.
상기 소스 전극(150s) 및 상기 드레인 전극(150d)을 형성하는 단계는, 상술된 바와 같이, 상기 활성층(130)의 상기 마스크 패턴(140s, 140d)이 제거되어 상기 외부로 노출된 상기 활성층(130)의 상기 양측(130s, 130d)에 상기 소스 전극(150s) 및 상기 드레인 전극(150d)이 형성되는 것을 포함할 수 있다. 다시 말해서, 상기 활성층(130)의 도체적 성질을 띄는 상기 콘택영역 상에 상기 소스 전극(150s) 및 상기 드레인 전극(150d)이 형성될 수 있다.
이와 같이, 상기 활성층(130)의 상기 채널영역(상기 중앙부분(130e))은 반도체적 성질을 가지므로 반도체 소자의 switching 특성을 갖는 동시에, 상기 활성층(130)의 상기 콘택영역(상기 양측(130s, 130d))부분에 상기 소스 전극(150s) 및 상기 드레인 전극(150d)이 형성되는 경우, 상기 활성층(130)의 상기 양측(130s, 130d)부분과 상기 소스 전극(150s) 및 상기 드레인 전극(150d) 사이에서의 콘택 저항이 감소되어, 소자 효율이 향상된 상기 박막 트랜지스터(300)가 제공될 수 있다.
또한, 일 실시 예에 따르면, 도 7을 참조하여 설명된 바와 같이, 상기 활성층(130)을 형성하는 단계 후, 상기 활성층(130) 상에 상기 보호층(180)를 형성하는 단계가 더 포함될 수 있다. 상기 활성층(130) 상에 약염기 또는 약산으로부터 상기 활성층(130)을 기능적으로 보호할 수 있는 상기 보호층(180)이 형성됨으로써, 상기 활성층(130)의 안정한 특성이 유지될 수 있다.
상기 활성층(130)과 중첩되는 위치에 상기 게이트 전극(110)이 형성될 수 있다(S300). 일 실시 예에 따르면, 상기 게이트 전극(110)은, 상기 기판(100) 상에 상기 활성층(130)이 형성되기 전, 상기 기판(100) 상에 직접 접촉되어 형성될 수 있다. 상기 게이트 전극(110)은, 도 6을 참조하여 설명된 것과 같이, 금속, 상기 금속을 이용한 단일막 또는 다중막, 또는 투명한 도전성 물질로 형성될 수 있다.
상기 활성층(130) 및 상기 게이트 전극(110) 사이에 게이트 절연막(120)이 형성될 수 있다(S400). 상기 게이트 절연막(120)은, 상술된 바와 같이, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물과 같은 고유전 물질(예를 들어, 알루미늄 산화물, 또는 하프늄 산화물) 등으로 형성될 수 있다.
이하, 본 발명의 실시 예에 따른 박막을 포함하는 박막 트랜지스터의 제2 실시 예에 대한 변형 예들이 설명된다. 상술된 본 발명의 실시 예와 달리, 본 발명의 실시 예에 따른 박막을 포함하는 박막 트랜지스터의 제2 실시 예에 대한 변형 예들에 따르면, 보호 패턴 상에 페시베이션막이 제공되고, 소스 및 드레인 전극들은 상기 페시베이션막을 관통하여 상기 보호 패턴과 연결될 수 있다. 또한, 본 발명의 제2 실시 예에 대한 변형 예들은, 본 발명의 제2 실시 예에 따른 박막 트랜지스터의 제조 방법을 참조하여 설명된 것과 같이, 상기 활성층 상에 상기 마스크 패턴을 이용하여 상기 후처리 공정을 수행한 후, 상기 활성층 상에 상기 페시베이션막, 상기 소스 및 드레인 전극이 형성될 수 있다. 이를, 도 9 및 도 10을 참조하여 설명한다.
도 9는 본 발명의 실시 예에 따른 박막을 포함하는 박막 트랜지스터의 제2 실시 예에 대한 변형 예를 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 박막을 포함하는 박막 트랜지스터의 제2 실시 예에 따르면, 상기 트랜지스터는, 기판(100), 게이트 전극(110), 게이트 절연막(120), 활성막(130), 페시베이션막(140), 드레인 전극(150d), 및 소스 전극(150s)을 포함할 수 있다.
상기 기판(100), 상기 게이트 전극(110), 상기 게이트 절연막(120), 및 상기 활성막(130)은 도 5를 참조하여 설명된 기판(100), 게이트 전극(110), 게이트 절연막(120), 및 활성막(130)에 각각 대응될 수 있다.
상기 페시베이션막(140)이 상기 활성막(130) 상에 형성될 수 있다. 상기 페시베이션막(140)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 형성될 수 있다.
상기 소스 전극(150s)은 상기 페시베이션막(140)을 관통하여, 상기 게이트 전극(110)의 일측에 인접한 상기 활성막(130)의 일부분과 연결될 수 있다. 상기 드레인 전극(150d)은 상기 페시베이션막(140)을 관통하여, 상기 게이트 전극(110)의 타측에 인접한 상기 활성막(130)의 일부분과 연결될 수 있다.
또한, 일 실시 예에 따르면, 도 7을 참조하여 설명된 바와 같이, 상기 활성층(130) 상에 상기 보호층(180)을 더 포함할 수 있다. 상기 보호층(180)에 의해, 약염기 또는 약산으로부터 상기 활성층(130)이 안정한 특성이 유지될 수 있다.
도 10은 본 발명의 실시 예에 따른 박막을 포함하는 박막 트랜지스터의 제2 실시 예에 대한 다른 변형 예를 설명하기 위한 도면이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 박막을 포함하는 트랜지스터의 제2 실시 예에 대한 다른 변형 예에 따르면, 상기 트랜지스터는, 기판(200) 상의 활성막(210), 게이트 절연막(220), 게이트 전극(230), 페시베이션막(240), 소스 전극(250s), 및 드레인 전극(250d)을 포함할 수 있다.
상기 기판(200) 및 상기 활성막(210)은 도 4 및 도 5를 참조하여 설명된 기판(100) 및 상기 활성막(130)일 수 있다.
상기 게이트 절연막(220)이 상기 활성막(210) 상에 형성될 수 있다. 상기 게이트 절연막(220)은, 도 1을 참조하여 설명된 게이트 절연막(120)과 동일한 물질로 형성될 수 있다.
상기 게이트 전극(230)이, 상기 게이트 절연막(220) 상에, 상기 활성 패턴(212)과 중첩되도록 형성될 수 있다. 상기 게이트 전극(230)은, 도 5 내지 도 7을 참조하여 설명된 게이트 전극(110)과 동일한 물질로 형성될 수 있다.
상기 게이트 전극(230) 상에 페시베이션 막(240)이 형성될 수 있다. 상기 페시베이션 막(240)은, 절연성 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물)로 형성될 수 있다.
상기 소스 전극(250s)은, 상기 페시베이션 막(240) 및 상기 게이트 절연막(220)을 관통하여, 상기 게이트 전극(230)의 일측에 인접한 상기 활성막(210)의 일부분과 연결될 수 있다. 상기 드레인 전극(250d)은, 상기 페시베이션 막(240) 및 상기 게이트 절연막(220)을 관통하여, 상기 게이트 전극(230)의 타측에 인접한 상기 활성막(210)의 일부분과 연결될 수 있다.
또한, 일 실시 예에 따르면, 도 7을 참조하여 설명된 바와 같이, 상기 활성층(130) 상에 상기 보호층(180)을 더 포함할 수 있다. 상기 보호층(180)에 의해, 약염기 또는 약산으로부터 상기 활성층(130)이 안정한 특성이 유지될 수 있다.
도 5 내지 도 10을 참조하여 설명된 박막 트랜지스터들 외에, 다양한 구조를 갖는 트랜지스터들, 또는 반도체 소자에 본 발명의 실시 예에 따른 아연 및 질소의 화합물을 포함하는 박막이 사용될 수 있음은 자명하다.
상술된 본 발명의 실시 예와 달리, 종래에는 아연 기반의 질산화물 박막 트랜지스터를 제작하기 위해 반응성 스퍼터링(sputtring)을 사용한다. 이 경우, 외부 공기 조건에 매우 취약하므로, 특정 기능성 페시베이션막의 적용 없이 공기 중에서 열처리를 진행하는 경우, 소자의 안정성이 떨어지는 문제점이 있다. 이러한 문제점을 해결하기 위해, 진공 분위기 하에 약 250℃ 이상의 고온 조건으로 열처리를 하여 고신뢰성의 고이동도 소자를 제작한다. 단, 고온 조건의 열처리 공정은, 상대적으로 비용이 높은 이미드(imide) 계열의 플라스틱 기판 소재에만 적용 가능하므로, 상대적으로 비용이 낮은 PEN, 또는 PET 등의 플라스틱 기판 소재의 적용에는 한계가 있다.
하지만, 본 발명의 실시 예에 따르면, 아연 및 질소의 화합물을 포함하는 베이스 박막(130) 상에 UV 조사 및 오존 처리를 하는 동시에 열처리를 수행하는 것을 포함하는 후처리 공정을 수행하여, 상기 베이스 박막(130)의 전도성이 감소되어 반도체적인 성질을 띄고, 저온 공정이 가능한 박막의 제조 방법이 제공될 수 있다.
이와 같이, 상기 베이스 박막(130)에 상기 UV 조사 및 상기 열처리가 동시에 수행되는 경우, 상기 베이스 박막(130)의 화학반응에 필요한 활성화 에너지의 적어도 일부가 상기 UV 조사에 의한 빛 에너지로 대체될 수 있다. 또한, 상기 베이스 박막(130)에 대한 상기 후처리 공정 시 공급되는 오존 가스는, 상기 베이스 박막(130)의 상기 열처리 온도를 낮출 수 있다. 이에 따라, 상기 베이스 박막(130)의 상기 열처리 온도가 감소되어, 상기 베이스 박막(130)에 대한 저온 공정이 가능할 수 있다.
또한, 상기 후처리 공정에 의해, 상기 베이스 박막(130)에 포함된 아연, 질소, 및 산소의 화학적 결합이 증가될 수 있다. 이에 따라, 상기 베이스 박막(130) 내의 산소 관련 결함이 최소화되어, 상기 베이스 박막(130) 내 캐리어 농도가 감소될 수 있다. 따라서, 상기 베이스 박막(130)의 수명 및 신뢰성이 향상될 수 있다.
뿐만 아니라, 상기 베이스 박막(130)을 활성층(130)으로 사용하여 박막 트랜지스터(300)가 제조될 수 있다. 상기 활성층(130)의 양측(130s, 130e)(콘택영역) 에 형성된 소스 및 드레인 전극(150s, 150d)를 마스크로 사용하거나, 상기 활성층(130)의 상기 양측(130s, 130e)(콘택영역) 상에 마스크 패턴(140s, 140d)을 형성한 후, 상기 후처리 공정이 수행될 수 있다. 이에 따라, 상기 활성층(130)의 중앙부분(130e)은 전도성이 감소되어 반도체적 성질을 갖게 되고, 상기 양측(130s, 130d)부분은 도체적 성질이 그대로 유지될 수 있다.
이와 같이, 본 발명의 실시 예에 따른 박막을 포함하는 박막 트랜지스터(300)의 경우, 상기 활성층(130)의 상기 중앙부분(130e)은 반도체적 성질을 가지므로 반도체 소자의 switching 특성을 갖는 동시에, 상기 활성층(130)의 상기 양측(130s, 130d)과 상기 소스 전극(150s) 및 상기 드레인 전극(150d) 사이에서의 콘택 저항(contact resistance)은 감소되는 특성을 가지므로 상기 박막 트랜지스터(300)의 효율이 향상될 수 있다.
상술된 바와 같이, 상기 박막 트랜지스터(300)의 제조 시, 상기 저온 공정이 가능하므로 기능성 페시베이션막의 적용 없이 상기 열처리가 가능하여 공정이 간소화되고, 가격 경쟁력이 우수한 PEN, 또는 PET 등의 플라스틱 기판 소재의 적용이 가능하여 공정 비용이 감소될 수 있다.
이하, 상술된 본 발며의 실시 예에 따른 아연 및 질소의 화합물을 포함하는 박막, 및 상기 박막을 포함하는 박막 트랜지스터의 특성 평가 결과가 설명된다.
도 11은 본 발명의 실시 예에 따른 후처리 공정에 의해 제조된 박막 트랜지스터, 및 열처리 공정을 이용하여 제조된 박막 트랜지스터의 게이트 전압(gate voltage)에 따른 드레인 전류(drain current) 값을 나타내는 그래프이다.
아연산화질화물(ZnON)을 포함하는 활성층에 대하여 열처리 공정만을 수행하여 박막 트랜지스터를 제조하였다. 또한, 상기 아연산화질화물(ZnON)을 포함하는 상기 활성층에 대하여 UV 조사 및 오존 처리를 수행하는 동시에 열처리를 수행하는 것을 포함하는 후처리 공정을 수행하여 본 발명의 실시 예에 따른 박막 트랜지스터를 제조하였다. 이후, 상기 열처리 공정만을 수행하여 제조된 박막 트랜지스터, 및 상기 후처리 공정을 수행하여 제조된 박막 트랜지스터에 대하여 게이트 전압에 따른 드레인 전류값을 측정하여 비교 분석하였다. 또한, 본 발명의 실시 예에 따른 박막 트랜지스터의 문턱전압(Vth), 포화 이동도(saturation mobility, μsat), 및 부임계 스윙(sub threshold swing, SS) 측정값은 아래 [표 2]와 같다.
구분 Only thermal UVO thermal
Vth(V) -8.84 -1.66
μsat(cm2/Vs) 54.00 43.20
SS(V/decade) 0.63 0.40
[표 2]를 참조하면, 상기 열처리 공정만을 수행하여 제조된 박막 트랜지스터의 문턱전압은 -8.84V이고, 상기 후처리 공정을 수행하여 제조된 본 발명의 실시 예에 따른 박막 트랜지스터의 문턱전압은 -1.66V인 것을 확인하였다.
도 11에서도 알 수 있듯이, 저온에서 수행되는 상기 UV 조사 및 상기 오존 처리를 수행하는 동시에 상기 열처리가 수행되는 상기 후처리 공정을 수행하는 경우, 상기 아연산화질화물을 포함하는 상기 활성층 내 산소와 관련된 결함을 최소화시켜, 상기 활성층 내 캐리어 농도를 감소시킬 수 있다. 이에 따라, 음전압의 상기 문턱전압을 0V 근처로 이동시킬 수 있고, 소자의 신뢰성을 향상시킬 수 있다.
또한, 상기 열처리 공정만을 수행하여 제조된 박막 트랜지스터의 부임계 스윙값(SS)은 0.63V/decade이고, 상기 후처리 공정을 수행하여 제조된 본 발명의 실시 예에 따른 박막 트랜지스터의 부임계스윙값(SS)은 0.40V/decade인 것을 확인하였다. 이에 따라, 상기 활성층 내의 산소 관련 결함이 감소된 것을 알 수 있었다.
도 12는 본 발명의 실시 예에 따른 후처리 공정에 의해 제조된 박막 트랜지스터의 게이트 전압(gate voltage)에 따른 드레인 전압(drain voltage) 및 드레인 전류(drain current) 값을 나타내는 그래프이다.
도 11을 참조하여 설명된 것과 같이, 상기 아연산화질화물을 포함하는 상기 활성층에 대하여 UV 조사 및 오존 처리를 수행하는 동시에 열처리를 수행하는 것을 포함하는 후처리 공정을 수행하여 본 발명의 실시 예에 따른 박막 트랜지스터를 제조하였다. 이후, 상기 박막 트랜지스터에 대하여 게이트 전압(1V, 5V, 10V, 15V, 20V)을 달리하여 인가시킨 후, 상기 박막 트랜지스터에 인가된 게이트 전압별 드레인 전압 및 드레인 전류값을 측정하였다.
도 12를 참조하면, 상기 박막 트랜지스테에 일정한 게이트 전압이 인가되는 경우, 상기 박막 트랜지스터의 드레인 전압에 따른 드레인 전류값은 일정한 범위의 드레인 전압에 대해서는 증가하고, 상기 일정한 범위 이상의 드레인 전압에 대해서는 일정하게 유지되는 것을 확인하였다. 구체적으로, 상기 박막 트랜지스터에 인가된 게이트 전압이 5V인 경우, 0~5V의 드레인 전압에 대해서는 드레인 전류값이 증가하고, 5~20V의 드레인 전압에서는 5V의 드레인 전압에 대한 드레인 전류값이 일정하게 유지되는 것을 확인하였다. 또한, 상기 박막 트랜지스터에 인가된 게이트 전압이 10V 및 15V인 경우, 0~10V의 드레인 전압에 대해서는 드레인 전류값이 증가하고, 10~20V의 드레인 전압에서는 10V의 드레인 전압에 대한 드레인 전류값이 일정하게 유지되는 것을 확인하였다. 상기 박막 트랜지스터에 인가된 게이트 전압이 20V인 경우, 0~20V의 드레인 전압에서 드레인 전류값이 지속적으로 증가하나, 기울기가 완만해지는 것을 확인하였다. 이로부터, 상기 드레인 전압에 대한 드레인 전류값이 특정 드레인 전압에서 포화상태에 도달할 것으로 판단된다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 후처리 공정에 의해 제조된 박막 트랜지스터, 및 열처리 공정을 이용하여 제조된 박막 트랜지스터의 활성층 내 결합 에너지(binding energy)에 따른 발광강도 그래프이다. 구체적으로, 도 13a는 본 발명의 실시 예에 따른 후처리 공정에 의해 제조된 박막 트랜지스터, 및 열처리 공정을 이용하여 제조된 박막 트랜지스터의 활성층 내 산소 관련 결함과 관련된 결합 에너지(binding energy)에 따른 발광강도 그래프이고, 도 13b는 본 발명의 실시 예에 따른 후처리 공정에 의해 제조된 박막 트랜지스터, 및 열처리 공정을 이용하여 제조된 박막 트랜지스터의 활성층 내 질소 관련 결합과 관련된 결합 에너지(binding energy)에 따른 발광강도 그래프이다.
도 11을 참조하여 설명된 것과 같이, 상기 아연산화질화물을 포함하는 활성층에 대하여 열처리 공정만을 수행하여 박막 트랜지스터를 제조하였다. 또한, 상기 아연산화질화물을 포함하는 상기 활성층에 대하여 UV 조사 및 오존 처리를 수행하는 동시에 열처리를 수행하는 것을 포함하는 후처리 공정을 수행하여 본 발명의 실시 예에 따른 박막 트랜지스터를 제조하였다. 이후, 상기 열처리 공정만을 수행하여 제조된 박막 트랜지스터 및 상기 후처리 공정을 수행하여 제조된 박막 트랜지스터에 대하여 상기 활성층 내 결합 에너지에 따른 발광강도 값을 측정하여 비교 분석하였다.
도 13a를 참조하면, 상기 UV 조사 및 상기 오존 처리를 하는 동시에 상기 열처리를 수행하는 상기 후처리 공정을 수행하여 제조된 본 발명의 실시 예에 다른 박막 트랜지스터의 상기 활성층 내 산소 관련 결함에 대한 발광강도 피크(peak)가 상기 열처리 공정만을 수행하여 제조된 박막 트랜지스터의 상기 활성층 내 산소 관련 결함에 대한 발광강도 피크보다 작은 것을 확인하였다. 이로부터, 상기 후처리 공정을 통해 본 발명의 실시 예에 따른 박막 트랜지스터를 제조하는 경우, 상기 활성층 내 산소 관련 결함이 감소되어, 캐리어 농도가 감소되는 것을 알 수 있었다. 이에 따라, 상기 활성층 내 전하의 트래핑(trapping)을 감소시키는 결함들이 감소되어 소자의 신뢰성이 향상되는 것을 알 수 있었다.
도 13b를 참조하면, 상기 UV 조사 및 상기 오존 처리를 하는 동시에 상기 열처리를 수행하는 상기 후처리 공정을 수행하여 제조된 본 발명의 실시 예에 다른 박막 트랜지스터 및 상기 열처리 공정만을 수행하여 제조된 박막 트랜지스터의 상기 활성층 내 질소 관련 결합에 대한 발광강도 피크가 거의 차이가 없는 것을 확인하였다.
도 13a 및 도 13b의 결과로부터, 상기 UV 조사 및 상기 오존 처리를 수행하는 동시에 상기 열처리를 수행하는 상기 후처리 공정은, 상기 활성층 내 질소와 관련된 결합에는 큰 영향을 미치지 못하나, 상기 활성층 내 산소 관련 결함은 감소시켜 소자의 수명 및 신뢰성을 향상시키는 효과를 나타내는 것을 알 수 있었다.
도 14는 본 발명의 실시 예에 따라 후처리 공정에 의해 제조된 박막 트랜지스터의 활성층 내 결합 에너지에 따른 TEY(Total electron yield) 값을 나타내는 그래프이다.
도 11을 참조하여 설명된 것과 같이, 상기 아연산화질화물을 포함하는 상기 활성층에 대하여 UV 조사 및 오존 처리를 수행하는 동시에 열처리를 수행하는 것을 포함하는 후처리 공정을 수행하여 본 발명의 실시 예에 따른 박막 트랜지스터를 제조하였다. 이후, 상기 박막 트랜지스터의 상기 활성층 내 결합 에너지에 따른 TEY 값을 측정하였다.
도 14를 참조하면, 전자구조적으로 아연 금속 원자와 산소 원자 사이에서의 P1 (Zn 4s-O 2pσ > P2 (Zn 4sp-O 2pπ > P3, P4 (Zn 4d-O 2p) 에너지 레벨의 궤도를 갖고 있으며, UV 조사 및 오존과 동시에 열처리를 수행하여 결합이 안정적으로 증가하는 것을 보여주고 있다. 고온에서 불안정한 아연 금속 원자와 질소 원자 사이에서의 결합은 P5 (Zn 3d-N 2pσ > P6 (Zn 3d-N 2pπ with N2 molecules vibration mode) > P7 (N-O state) 순서의 결합 궤도 사이에서 안정한 특성을 보여주고 있음을 확인할 수 있었다. 따라서, 산소와 관련되어 있는 결함을 보완하고, 안정한 아연 질산화물 결합을 형성하고 있음을 보여준다.
도 15는 유리 기판 상에 제조된 본 발명의 실시 예에 따른 박막을 포함한 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다.
유리 기판 상에 본 발명의 실시 예에 따른 활성층을 형성하여 박막 트랜지스터를 제작한 후, 게이트 전압에 따른 드레인 전류값을 측정하였다. 상기 유리 기판을 이용한 박막 트랜지스터의 문턱전압(Vth), 포화 이동도(saturation mobility, μsat), 및 부임계 스윙(sub threshold swing, SS) 측정값은 아래 [표 3]과 같다.
　 glass flexible
Vth[V] -0.6 0.3
μsat[cm2/Vs] 81.8 60.9
SS[V/decade] 0.19 0.2
도 15를 참조하면, 상기 유리 기판 상에 상기 활성층이 형성하여 박막 트랜지스터를 제작하는 경우, 반도체적 특성을 나타내는 것을 확인하였다.
또한, 상기 [표 3]을 참조하면, 상기 유리 기판 상에 상기 활성층을 형성하는 경우, 도 11을 참조하여 설명된 바와 같이, 상기 활성층 내 산소와 관련된 결함이 최소화되어, 상기 활성층 내 캐리어 농도가 감소될 수 있다. 이에 따라, 음전압의 상기 문턱전압을 0V 근처로 이동시킬 수 있고, 소자의 신뢰성을 향상될 수 있다.
또한, 상기 유리 기판 상에 상기 활성층을 형성한 상기 박막 트랜지스터의 부임계 스윙값(SS)은 0.19V/decade인 것을 확인하였다. 이에 따라, 상기 활성층 내의 산소 관련 결함이 감소된 것을 알 수 있었다.
도 16은 유연 기판 상에 제조된 본 발명의 실시 예에 따른 박막을 포함한 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다.
유연 기판(flexible substrate) 상에 본 발명의 실시 예에 따른 활성층을 형성하여 박막 트랜지스터를 제작한 후, 게이트 전압에 따른 드레인 전류값을 측정하였다. 상기 유연 기판을 이용한 박막 트랜지스터의 문턱전압(Vth), 포화 이동도(saturation mobility, μsat), 및 부임계 스윙(sub threshold swing, SS) 측정값은 상기 [표 3]과 같다.
도 16을 참조하면, 상기 유연 기판 상에 상기 활성층이 형성하여 박막 트랜지스터를 제작하는 경우, 반도체적 특성을 나타내는 것을 확인하였다.
또한, 상기 [표 3]을 참조하면, 상기 유연 기판 상에 상기 활성층을 형성하는 경우, 도 11을 참조하여 설명된 바와 같이, 상기 활성층 내 산소와 관련된 결함이 최소화되어, 상기 활성층 내 캐리어 농도가 감소될 수 있다. 이에 따라, 음전압의 상기 문턱전압을 0V 근처로 이동시킬 수 있고, 소자의 신뢰성을 향상될 수 있다.
또한, 상기 유리 기판 상에 상기 활성층을 형성한 상기 박막 트랜지스터의 부임계 스윙값(SS)은 0.2V/decade인 것을 확인하였다. 이에 따라, 상기 활성층 내의 산소 관련 결함이 감소된 것을 알 수 있었다.
도 15 및 도 16의 결과로부터, 상기 활성층이 형성되는 기판의 종류에 상관없이 본 발명의 실시 예에 따라 상기 활성층을 제조하여 상기 박막 트랜지스터를 제조하는 경우, 트랜지스터 소자 특성이 잘 나타나는 것을 확인하였다. 상술된 바와 같이, 상기 활성층이 형성되는 상기 기판의 종류에 제한이 없으므로, 상기 활성층은 다양한 소자 제작에 광범위하게 활용가능할 것으로 판단된다.
이와 같이, 본 발명의 실시 예에 따른 아연 및 질소의 화합물을 포함하는 박막을 활성층으로 사용하는 박막 트랜지스터의 경우, 상기 UV 조사 및 상기 오존 처리를 수행하는 동시에 상기 열처리를 수행하는 상기 후처리 공정에 의해, 상기 활성층에 포함된 아연, 질소, 및 산소의 화학적 결합이 증가되어, 상기 활성층 내의 산소 관련 결함이 감소될 수 있다. 이에 따라, 상기 활성층 내의 캐리어 농도가 감소되어 상기 박막 트랜지스터의 수명 및 신뢰성이 향상될 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100, 200: 기판
110, 230: 게이트 전극
120, 220: 게이트 절연막
130, 210: 베이스 박막, 활성층
130e: 중앙부분
130s, 130d: 양측
410s, 140d: 마스크 패턴
150s, 250s: 소스 전극
150d, 250d: 드레인 전극
160, 260: 페시베이션막
180: 보호층
300, 300a, 300b: 박막 트랜지스터

Claims (13)

  1. 아연산화질화물(ZnON)을 포함하는 베이스 박막(base thin film)을 준비하는 단계; 및
    상기 베이스 박막 상에 UV 조사 및 오존(O3) 처리를 하는 동시에 열처리를 수행하는 것을 포함하는 후처리 공정을 수행하여 상기 베이스 박막의 전도성(conductivity)을 감소시키는 단계를 포함하되,
    상기 아연산화질화물을 포함하는 상기 베이스 박막은, N-O 결합 및 O-O 결합을 포함하고,
    상기 후처리 공정에서 수행되는 UV 파장 값은, 상기 베이스 박막의 N-O 결합을 해리시키는 제1 파장 값, 및 상기 베이스 박막의 O-O 결합을 해리시키는 O-O 결합을 해리시키는 제2 파장 값을 갖는 것을 포함하는 박막의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 파장 값은 185nm이고, 상기 제2 파장 값은 254nm인 것을 포함하는 박막의 제조 방법.
  3. 제1 항에 있어서,
    상기 후처리 공정은, 175℃ 이하의 온도에서 수행되는 것을 포함하는 박막의 제조 방법.
  4. 제1 항에 있어서,
    상기 베이스 박막의 산소 결함(oxygen defect)에 따른 발광 강도(intensity)는, 상기 후처리 공정을 수행함에 따라 감소되는 것을 포함하는 박막의 제조 방법.
  5. 기판을 준비하는 단계;
    상기 기판 상에, 아연 및 질소의 화합물을 포함하는 활성층을 형성하는 단계;
    상기 활성층과 중첩되는 게이트 전극을 형성하는 단계; 및
    상기 활성층 및 상기 게이트 전극 사이에 게이트 절연막을 형성하는 단계를 포함하되,
    상기 활성층은, 채널영역 및 상기 채널영역 양측에 배치되고 상기 채널영역보다 높은 전도성을 갖는 콘택영역들을 갖는 것을 포함하되,
    상기 채널영역 및 상기 콘택영역들을 갖는 상기 활성층을 형성하는 단계는,
    상기 활성층 상에 UV 조사 및 오존 처리를 하는 동시에 열처리를 수행하는 것을 포함하는 후처리 공정을 수행하는 것을 포함하되,
    상기 활성층은, 아연산화질화물(ZnON)을 포함하고,
    상기 아연산화질화물을 포함하는 상기 활성층은, N-O 결합 및 O-O 결합을 포함하고,
    상기 후처리 공정에서 수행되는 UV 파장 값은, 상기 활성층의 N-O 결합을 해리시키는 제1 파장 값, 및 상기 활성층의 O-O 결합을 해리시키는 O-O 결합을 해리시키는 제2 파장 값을 갖는 것을 포함하는 박막 트랜지스터의 제조 방법.
  6. 제5 항에 있어서,
    상기 채널영역 및 상기 콘택영역들을 갖는 상기 활성층을 형성하는 단계는,
    상기 활성층의 양측에 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극 및 상기 드레인 전극을 마스크(mask)로 사용하여, 상기 후처리 공정을 수행하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  7. 제5 항에 있어서,
    상기 채널영역 및 상기 콘택영역들을 갖는 상기 활성층을 형성하는 단계는,
    상기 활성층 상에, 상기 채널영역을 노출시키고 상기 콘택영역들을 덮는 마스크 패턴을 형성하는 단계; 및
    상기 활성층 상에 UV 조사 및 오존 처리를 하는 동시에 열처리를 수행하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  8. 제7 항에 있어서,
    상기 채널영역 및 상기 콘택영역들을 갖는 상기 활성층을 형성하는 단계는,
    상기 마스크 패턴을 제거하는 단계; 및
    상기 콘택영역들 상에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  9. 제5 항에 있어서,
    상기 열처리는, 175℃ 이하의 온도에서 수행되는 것을 포함하는 박막 트랜지스터의 제조 방법.
  10. 제5 항에 있어서,
    상기 활성층을 형성하는 단계 후,
    상기 활성층 상에 보호층(protection layer)을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  11. 기판;
    상기 기판 상의 아연산화질화물을 포함하는 활성층;
    상기 활성층과 중첩되는 위치의 게이트 전극; 및
    상기 활성층 및 상기 게이트 전극 사이의 게이트 절연막을 포함하되,
    상기 활성층은, 채널영역 및 상기 채널영역 양측에 배치되고 상기 채널영역보다 높은 전도성을 갖는 콘택영역들을 갖는 것을 포함하되,
    상기 채널 영역은, 상기 콘택영역들과 비교하여, N-O 결합의 개수 및 O-O 결합의 개수가 적은 것을 포함하는 박막 트랜지스터.
  12. 제11 항에 있어서,
    상기 기판은, 플렉서블(flexible) 기판인 것을 포함하거나,
    상기 활성층 상의 보호층을 더 포함하는 박막 트랜지스터.
  13. 제11 항에 있어서,
    상기 콘택영역들은, 제1 콘택영역 및 제2 콘택영역을 갖고,
    상기 제1 및 제2 콘택영역들 상에 각각 배치되는 소스 전극 및 드레인 전극을 더 포함하되,
    상기 소스 전극은 상기 드레인 전극에 인접한 일 측벽을 갖고,
    상기 드레인 전극은 상기 소스 전극에 인접한 일 측벽을 갖되,
    상기 제1 콘택 영역과 상기 채널 영역의 경계면 및 상기 소스 전극의 상기 일 측벽은 정렬되고,
    상기 제2 콘택 영역과 상기 채널 영역의 경계면 및 상기 드레인 전극의 상기 일 측벽은 정렬되는 것을 포함하는 박막 트랜지스터.
KR1020170058052A 2016-05-09 2017-05-10 아연 및 질소의 화합물을 포함하는 박막, 그 제조 방법, 및 이를 포함하는 박막 트랜지스터 KR102071768B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160056432 2016-05-09
KR20160056432 2016-05-09

Publications (2)

Publication Number Publication Date
KR20170126809A KR20170126809A (ko) 2017-11-20
KR102071768B1 true KR102071768B1 (ko) 2020-01-31

Family

ID=60809095

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170058052A KR102071768B1 (ko) 2016-05-09 2017-05-10 아연 및 질소의 화합물을 포함하는 박막, 그 제조 방법, 및 이를 포함하는 박막 트랜지스터

Country Status (1)

Country Link
KR (1) KR102071768B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268724A (ja) * 2004-03-22 2005-09-29 Sony Corp 電子素子およびその製造方法
JP5677432B2 (ja) * 2010-08-06 2015-02-25 パナソニック株式会社 有機ｅｌ素子、表示装置および発光装置
JP2015128152A (ja) 2013-11-29 2015-07-09 株式会社半導体エネルギー研究所 半導体装置、半導体装置の作製方法、及び表示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5127183B2 (ja) * 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
KR101344594B1 (ko) * 2008-05-22 2013-12-26 이데미쓰 고산 가부시키가이샤 스퍼터링 타겟, 그것을 이용한 비정질 산화물 박막의 형성 방법, 및 박막 트랜지스터의 제조 방법
WO2011149118A1 (ko) 2010-05-24 2011-12-01 연세대학교 산학협력단 액상 공정을 이용한 산화물 반도체 박막의 형성 방법, 결정화 방법, 이를 이용한 반도체 소자 형성 방법
JP2011249674A (ja) * 2010-05-28 2011-12-08 Fujifilm Corp 薄膜トランジスタおよびその製造方法
JP6014243B2 (ja) * 2012-04-16 2016-10-25 コレア エレクトロニクス テクノロジー インスティテュート 酸化物薄膜の製造方法
KR20150136726A (ko) * 2014-05-27 2015-12-08 한양대학교 산학협력단 산화물 반도체 박막 트랜지스터의 제조방법
KR101636146B1 (ko) * 2014-09-16 2016-07-07 한양대학교 산학협력단 박막 트랜지스터 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268724A (ja) * 2004-03-22 2005-09-29 Sony Corp 電子素子およびその製造方法
JP5677432B2 (ja) * 2010-08-06 2015-02-25 パナソニック株式会社 有機ｅｌ素子、表示装置および発光装置
JP2015128152A (ja) 2013-11-29 2015-07-09 株式会社半導体エネルギー研究所 半導体装置、半導体装置の作製方法、及び表示装置

Also Published As

Publication number Publication date
KR20170126809A (ko) 2017-11-20

Similar Documents

Publication Publication Date Title
JP5137146B2 (ja) 半導体素子及びその製造方法
KR102108303B1 (ko) 반도체 장치 및 그 제작 방법
KR101919212B1 (ko) 박막 트랜지스터
US20080293208A1 (en) Method of fabricating oxide semiconductor device
US8354670B2 (en) Transistor, method of manufacturing transistor, and electronic device including transistor
KR20110025768A (ko) 박막 트랜지스터 및 표시 장치
TW201306267A (zh) 薄膜電晶體構造，及具備該構造之薄膜電晶體與顯示裝置
US20210351301A1 (en) Oxide semiconductor transistor having dual gate structure and method of fabricating the same
JP6768048B2 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法及び該薄膜トランジスタを含む表示装置
KR20130093922A (ko) 액상공정을 이용한 박막 트랜지스터 및 그 제조방법
KR20150029321A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
US10396187B2 (en) Semiconductor device
TWI611483B (zh) 薄膜電晶體製造方法及薄膜電晶體
JP2020150173A (ja) 半導体装置及びその作製方法
WO2014196107A1 (ja) 薄膜トランジスタ素子とその製造方法及び表示装置
KR102071768B1 (ko) 아연 및 질소의 화합물을 포함하는 박막, 그 제조 방법, 및 이를 포함하는 박막 트랜지스터
KR101818796B1 (ko) 불활성 금속 접점상의 용액-처리된 전이금속 산화물을 위한 접착 층
KR20160006871A (ko) 박막 트랜지스터 제조방법 및 박막 트랜지스터를 포함하는 표시기판 제조방법
EP2506292A1 (en) Process for production of contact structure for organic semiconductor device, and contact structure for organic semiconductor device
JP7060367B2 (ja) 薄膜デバイス
KR101876011B1 (ko) 산화물 박막 트랜지스터 및 그 제조방법
KR102000829B1 (ko) 고유전체 절연 박막을 포함하는 박막 트랜지스터 및 이의 제조 방법
US9293600B2 (en) Semiconductor element, display device, method for manufacturing semiconductor element, and method for manufacturing display device
JP6260992B2 (ja) 薄膜トランジスタおよびその製造方法
WO2015186354A1 (ja) 薄膜トランジスタ及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant