KR20130093922A - 액상공정을 이용한 박막 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 액상공정을 이용한 박막 트랜지스터 및 그 제조방법에 관한 것으로, 채널층과, 상기 채널층의 양단에 각각 접촉되는 소오스 및 드레인과, 상기 채널층에 대응하는 게이트와, 상기 채널층과 상기 게이트 사이에 구비된 게이트 절연층을 포함하되, 상기 채널층은 상기 게이트 측으로부터 순차 배열되고, 액상공정으로 제조된 적어도 2개의 산화물 반도체층을 구비하며, 상기 게이트 측으로부터 먼 쪽에 구비된 산화물 반도체층 중 적어도 어느 하나의 산화물 반도체층은 상기 게이트 층에 인접한 산화물 반도체층보다 산소공공(oxygen vacancy) 억제물질의 함량이 높게 형성됨으로써, 기존의 단일 채널보다 박막의 밀도를 높여 소자 특성 및 신뢰성 향상을 도모할 수 있으며, 채널 상부 노출에 의한 외부 환경에 민감한 소자특성(누설 전류의 증가)을 효과적으로 개선시킬 수 있다.

Description

액상공정을 이용한 박막 트랜지스터 및 그 제조방법{THIN FILM TRANSISTOR USING LIQUID-PHASE PROCESS AND METHOD FOR FABRICATING THE SAME}
본 발명은 액상공정을 이용한 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 액상공정에 의해 제조된 적어도 2개의 산화물 반도체층으로 이루어진 채널층을 형성하고 각 산화물 반도체층의 함유된 원소 비율을 다르게 함으로써, 기존의 단일 채널보다 박막의 밀도를 높여 소자 특성 및 신뢰성 향상을 도모할 수 있으며, 채널 상부 노출에 의한 외부 환경에 민감한 소자특성(누설 전류의 증가)을 효과적으로 개선시킬 수 있도록 한 액상공정을 이용한 박막 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 박막 트랜지스터(Thin Film Transistor, TFT)는 화소들이 액티브 매트릭스(Active Matrix) 형태로 배열된 구조를 가지는 액정표시장치(Liquid Crytal Display, LCD), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display), 유기 전계발광 표시장치 등의 평판표시소자 등에 스위칭 소자로 이용되고 있다.
한편, 산화물 반도체는 수소화된 비정질 실리콘에 비하여 우수한 이동도(약 5∼10 cm2/Vs 이상)를 갖고 있기 때문에 평판 디스플레이용 박막 트랜지스터(TFT) 형성에 유용하다.
또한, 상기 산화물 반도체는 예컨대, 액상공정, 화학 기상 증착법(Chemical Vapor Deposition, CVD), 물리적 기상 증착법(Physical Vapor Deposition, PVD) 등 다양한 방법으로 기존 비정질 실리콘(a-Si) 라인을 이용할 수 있는 차세대 박막 트랜지스터(TFT) 제작에 유용하다.
최근에는 고비용의 진공 증착 방법을 대신할 방법으로 액상공정이 활발히 연구되고 있다. 하지만, 액상공정을 이용하여 단일 채널 구조로 제작할 경우 획득되는 박막의 품질이 기상 증착법으로 제작된 박막에 의해 현저히 저하되어 소자 특성 및 신뢰성이 좋지 않다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 액상공정에 의해 제조된 적어도 2개의 산화물 반도체층으로 이루어진 채널층을 형성하고 각 산화물 반도체층의 함유된 원소 비율을 다르게 함으로써, 기존의 단일 채널보다 박막의 밀도를 높여 소자 특성 및 신뢰성 향상을 도모할 수 있으며, 채널 상부 노출에 의한 외부 환경에 민감한 소자특성(누설 전류의 증가)을 효과적으로 개선시킬 수 있도록 한 액상공정을 이용한 박막 트랜지스터 및 그 제조방법을 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명의 제1 측면은, 채널층; 상기 채널층의 양단에 각각 접촉되는 소오스 및 드레인; 상기 채널층에 대응하는 게이트; 및 상기 채널층과 상기 게이트 사이에 구비된 게이트 절연층을 포함하되, 상기 채널층은 상기 게이트 측으로부터 순차 배열되고, 액상공정으로 제조된 적어도 2개의 산화물 반도체층을 구비하며, 상기 게이트 측으로부터 먼 쪽에 구비된 산화물 반도체층 중 적어도 어느 하나의 산화물 반도체층은 상기 게이트 층에 인접한 산화물 반도체층보다 산소공공(oxygen vacancy) 억제물질의 함량이 높은 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터을 제공하는 것이다.
여기서, 상기 채널층은, 액상공정에 의한 산화물 반도체 수용액을 형성한 후 레이저빔을 조사하여 열처리에 의한 적어도 2개의 산화물 반도체층을 순차적으로 적층하여 형성됨이 바람직하다.
바람직하게, 상기 채널층이 액상공정으로 제조된 제1 내지 제3 산화물 반도체층의 3층 구조로 이루어질 경우, 상기 제1 산화물 반도체층은 상기 게이트 절연층의 상부에 형성되어 전하 이동의 주요 경로 역할을 위한 주채널층이고, 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층의 상부에 형성되어 박막의 밀도 및 두께 조절을 위한 버퍼층이며, 상기 제3 산화물 반도체층은 상기 제2 산화물 반도체층의 상부에 형성되어 외부 환경으로부터의 보호를 위한 보호층으로 이루어질 수 있다.
바람직하게, 상기 제1 산화물 반도체층은 1nm 내지 30nm 두께범위로 이루어지고, 상기 제2 산화물 반도체층은 1nm 내지 50nm 두께범위로 이루어지며, 상기 제3 산화물 반도체층은 1nm 내지 20nm 두께범위로 이루어질 수 있다.
바람직하게, 상기 게이트 측으로부터 먼 쪽에 구비된 산화물 반도체층 중 적어도 어느 하나의 산화물 반도체층은 상기 게이트 층에 인접한 산화물 반도체층보다 산소공공 억제물질의 함량이 1 내지 6배 범위로 높게 포함될 수 있다.
바람직하게, 상기 채널층에 포함된 적어도 하나의 산화물 반도체층은 ZnO 계열의 산화물 반도체를 포함할 수 있다.
바람직하게, 상기 ZnO 계열의 산화물 반도체를 포함하는 경우, 인듐(In) 및 갈륨(Ga)의 13족 원소, 주석(Sn)의 14족 원소, 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf)의 4족 원소(전이금속) 및 이타듐(Y), 탄탈륨(Ta) 또는 크롬(Cr)의 전이금속으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있다.
바람직하게, 상기 산소공공 억제물질은, 갈륨, 이트륨, 탄탈륨, 타이타늄, 지르코늄, 바륨, 란사늄, 망간, 텅스텐, 몰리브덴, 크롬 또는 스트론튬 중 적어도 하나의 원소를 포함할 수 있다.
본 발명의 제2 측면은, 기판 상에 게이트를 형성하는 단계; 상기 게이트 상에 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층 상에 액상공정에 의하여 순차적으로 배열되도록 적어도 2개의 산화물 반도체층으로 이루어진 채널층을 형성하는 단계를 포함하되, 상기 게이트 측으로부터 먼 쪽에 구비한 산화물 반도체층 중 적어도 어느 하나의 산화물 반도체층은 상기 게이트 층에 인접한 산화물 반도체층보다 산소공공(oxygen vacancy) 억제물질의 함량을 높게 형성하는 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터의 제조방법을 제공하는 것이다.
여기서, 상기 채널층은, 액상공정에 의한 산화물 반도체 수용액을 형성한 후 레이저빔을 조사하여 열처리에 의한 적어도 2개의 산화물 반도체층을 순차적으로 적층하여 형성함이 바람직하다.
바람직하게, 상기 채널층을 액상공정으로 제1 내지 제3 산화물 반도체층의 3층 구조로 형성하는 경우, 상기 제1 산화물 반도체층은 상기 게이트 절연층의 상부에 전하 이동의 주요 경로 역할을 위한 주채널층으로 형성하고, 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층의 상부에 박막의 밀도 및 두께 조절을 위한 버퍼층으로 형성하며, 상기 제3 산화물 반도체층은 상기 제2 산화물 반도체층의 상부에 외부 환경으로부터의 보호를 위한 보호층으로 형성할 수 있다.
바람직하게, 상기 제1 산화물 반도체층은 1nm 내지 30nm 두께범위로 형성하고, 상기 제2 산화물 반도체층은 1nm 내지 50nm 두께범위로 형성하며, 상기 제3 산화물 반도체층은 1nm 내지 20nm 두께범위로 형성할 수 있다.
바람직하게, 상기 게이트 측으로부터 먼 쪽에 구비된 산화물 반도체층 중 적어도 어느 하나의 산화물 반도체층은 상기 게이트 층에 인접한 산화물 반도체층보다 산소공공 억제물질의 함량을 1 내지 6배 범위로 높게 포함되도록 형성할 수 있다.
바람직하게, 상기 채널층에 포함된 적어도 하나의 산화물 반도체층은 ZnO 계열의 산화물 반도체를 포함할 수 있다.
바람직하게, 상기 ZnO 계열의 산화물 반도체를 포함하는 경우, 인듐(In) 및 갈륨(Ga)의 13족 원소, 주석(Sn)의 14족 원소, 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf)의 4족 원소(전이금속) 및 이타듐(Y), 탄탈륨(Ta) 또는 크롬(Cr)의 전이금속으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있다.
바람직하게, 상기 산소공공 억제물질은, 갈륨, 이트륨, 탄탈륨, 타이타늄, 지르코늄, 바륨, 란사늄, 망간, 텅스텐, 몰리브덴, 크롬 또는 스트론튬 중 적어도 하나의 원소를 포함할 수 있다.
이상에서 설명한 바와 같은 본 발명의 액상공정을 이용한 박막 트랜지스터 및 그 제조방법에 따르면, 액상공정에 의해 제조된 적어도 2개의 산화물 반도체층으로 이루어진 채널층을 형성하고 각 산화물 반도체층의 함유된 원소 비율을 다르게 함으로써, 기존의 단일 채널보다 박막의 밀도를 높여 소자 특성 및 신뢰성 향상을 도모할 수 있으며, 채널 상부 노출에 의한 외부 환경에 민감한 소자특성(누설 전류의 증가)을 효과적으로 개선시킬 수 있는 이점이 있다.
또한, 본 발명에 따르면, 다층 채널 구조를 적용하여 기존의 단일 채널 구조보다 박막의 밀도를 높여 소자 특성 및 신뢰성 향상을 도모하고, 다층 채널 중 가장 상부 채널 부분에 전자 친화도가 낮은 물질의 양을 높여서 산소공공(oxygen vacancy)에 의한 트랩 전하(trapped charge) 문제 및 외부 환경 특히, 수분에 의한 누설 전류(leakage current) 문제를 해결함으로서 산화물 반도체의 특성 및 신뢰성을 최대한 확보할 수 있는 이점이 있다.
또한, 본 발명에 따르면, 소자 특성 및 신뢰성 특성이 향상된 소자 구조를 얻음으로써 대면적 유리 기판 또는 플라스틱 기판 등에 산화물 물질을 적용할 수 있는 전자 소자를 구현할 수 있는 이점이 있다.
도 1은 본 발명의 일 실시예에 따른 액상공정을 이용한 박막 트랜지스터의 구조를 설명하기 위한 단면도이다.
도 2는 일반적인 단일 채널 구조의 두께에 따른 Vg-ID 전이 곡선(transfer curve)을 나타낸 그래프이다.
도 3a 내지 도 3c는 일반적인 단일 채널 구조에 따른 PBS(Positive Bias Stress) 측정 결과를 나타낸 그래프이다.
도 4는 본 발명의 일 실시예에 따른 다층 채널 구조에 따른 Vg-ID 전이 곡선(transfer curve)을 나타낸 그래프이다.
도 5a 내지 도 5e는 일반적인 단일 채널 구조와 본 발명의 일 실시예에 따른 PBS(Positive Bias Stress) 측정 결과를 나타낸 그래프이다.
도 6은 일반적인 단일 채널 구조와 본 발명의 일 실시예에 따른 다층 채널 구조의 박막 밀도와 계면 거칠기를 나타낸 그래프이다.
도 7은 채널별 특화 기능의 다층 채널 구조의 Vg-ID 전이 곡선(transfer curve)을 나타낸 그래프이다.
도 8은 채널별 특화 기능의 다층 채널 구조의 PBS(Positive Bias Stress) 측정 결과를 나타낸 그래프이다.
도 9a 내지 도 9d는 외기 노출 보관에 따른 구조별 오프 전류(off current) 증가 결과를 나타낸 그래프이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
먼저, 본 발명은 산화물 전자소자인 박막 트랜지스터 및 그 제조방법에 관한 것으로, 일반적인 소자 채널 구조인 단일 채널 소자의 특성 및 신뢰성 문제 해결을 위해 다층 채널(multi-channel) 구조를 적용하고 있다.
또한, 본 발명은 기존의 단일 채널 보다 박막의 밀도를 높여 소자 특성 및 신뢰성 향상을 도모하고, 상부 채널 노출로 인해 발생하는 산소공공(oxygen vacancy)으로의 전하 포획(trapped charge)이나 수분 흡착에 의한 누설 전류(leakage current) 등의 문제를 해결하기 위해 다층 채널 중 가장 상부 채널 부분에 전자 친화도가 낮은 물질의 양을 높이는 것을 특징으로 한다.
또한, 본 발명에 따르면, 액상공정, 화학 기상 증착법(CVD), 물리 기상 증착법(PVD)을 통하여 게이트 절연층, 대면적 유리 기판 또는 플라스틱 기판 등에 산화물 반도체 박막을 안정적으로 형성할 수 있다.
즉, 본 발명은 일반적인 단일 채널 소자보다 특성 및 신뢰성을 향상하기 위해 다층 채널 소자를 제작하는 방식이며, 다층 채널의 개수와 최상층의 물질 조성비를 게이트 절연층과 근접해 있는 채널층과 다르게 하여 신뢰성을 향상시킬 수 있다.
이와 같이 본 발명에서는 일반적으로 적용되는 단일 채널 구조를 제작할 경우 소자 특성을 확보하기 위해서는 채널 두께가 얇게 해야 하지만 공정 산포를 고려했을 시 얇은 두께보다는 채널 두께가 두꺼운 것이 유리하다는 점과 신뢰성 특성이 나쁘므로 다층 채널 구조를 적용하여 얇은 두께의 단일 채널 특성을 유지하면서 두께를 쉽게 조절할 수 있는 소자, 소자 특성 및 신뢰성이 향상된 소자, 채널 상부의 외부 노출에 의한 신뢰성 저하 및 누설 전류의 증가를 해결할 수 있는 소자 구조를 제안하려 한다.
즉, 본 발명의 주된 특징들을 간략하게 살펴보면, 채널층은 게이트 절연층 상에 구비된다. 상기 채널층은 액상공정에 의해 제조된 제1 산화물 반도체층, 제2 산화물 반도체층 또는 그 이상의 적층 구조를 가진다.
상기 채널층의 산화물 반도체층들 중 게이트 절연층에 가장 근접한 산화물 반도체층을 제1 산화물 반도체층이라 명명하고, 그 두께는 약 1nm 내지 30nm 정도범위로 이루어질 수 있다.
상기 제1 산화물 반도체층 상에 위치하는 층들은 똑같은 두께를 갖거나 두께를 달리할 수 있으며, 상기 채널층의 구조 중 제2 산화물 반도체층은 제1 산화물 반도체층의 박막의 밀도를 높이는 역할 및 채널 두께를 조절하는 버퍼층의 역할을 수행한다.
상기 채널층의 구조가 제2 산화물 반도체층까지 포함하고 있을 때의 제2 산화물 반도체층, 또는 그 이상의 적층 구조를 가지고 있을 때의 최상층의 산화물 반도체층은 박막내 산소공공(oxygen vacancy)을 줄이는 물질이 다른 산화물 반도체층에 비해 많아 상부층 외부 노출에 따른 누설 전류 및 트랩 전하(trap charge)의 양을 제어하는 역할을 수행한다.
상기 최상층의 산화물 반도체층은 산소공공의 양이 다른 산화물 반도체층에 비해 적다. 그리고, 상기 다층 채널의 총 두께는 소자 특성을 향상시키기 위하여 적절히 조절될 수 있으며, 바람직하게는 약 100nm 이하로 제작될 수 있다.
상기 채널층이 ZnO 계열의 산화물 반도체를 포함하는 경우, 인듐(In) 및 갈륨(Ga)과 같은 13족 원소, 주석(Sn)과 같은 14족 원소, 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf)과 같은 4족 원소(전이금속) 및 이타듐(Y),탄탈륨(Ta), 크롬(Cr) 등 그 밖의 전이금속으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있다.
상기 산소공공(oxygen vacancy)을 줄이는 물질은 예컨대, 이트륨, 탄탈륨, 타이타늄, 지르코늄, 바륨, 란사늄, 망간, 텅스텐, 몰리브덴, 크롬 및 스트론튬으로 이루어진 그룹에서 선택된 1종 이상을 포함할 수 있다.
한편, 상기 소자 즉, 박막 트랜지스터는 스위칭 소자 및 구동 소자로 사용될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 액상공정을 이용한 박막 트랜지스터의 구조를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액상공정을 이용한 박막 트랜지스터(TFT)는, 게이트 전극(Gate)(200)이 채널층(Channel layer)(400)의 하부에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터(TFT)로서, 기판(Substrate)(100) 상에 게이트 전극(200)이 형성되어 있다.
여기서, 기판(100)은 예컨대, 유리 기판, 플라스틱 기판, 실리콘 기판 등 다양한 소재의 물질로 이루어질 수 있고, 게이트 전극(200)은 전기 전도도를 가진 물질로 형성될 수 있다.
그리고, 기판(100) 상에 게이트 전극(200)을 덮는 게이트 절연층(Gate Insulator, GI)(300)이 형성될 수 있다. 이러한 게이트 절연층(300)은 예컨대, 실리콘 산화물층, 실리콘 질화물층 또는 고유전체 물질로 형성할 수 있다.
게이트 절연층(300)의 상부에 채널층(Channel layer)(400)을 형성할 수 있는데, 채널층(400)은 게이트 전극(200)의 상측에 위치할 수 있으며, 채널층(400)은 액상공정에 의해 제조된 적어도 2개의 산화물 반도체층(400a 내지 400c)을 포함하는 다층 채널 구조를 가질 수 있다.
예컨대, 채널층(400)은 게이트 절연층(300) 상에 순차적으로 적층된 제1 산화물 반도체층(400a), 제2 산화물 반도체층(400b), 또는 그 이상의 다층 구조를 가질 수 있다.
만약, 채널층(400)이 3층 구조의 제1 내지 제3 산화물 반도체층(400a 내지 400c)으로 이루어질 경우, 제1 산화물 반도체층(400a)은 주채널층(Main Channel layer, MC) 역할을 수행하고, 제2 산화물 반도체층(400b)은 박막의 밀도 및 두께 조절을 위한 버퍼층(Buffer Channel layer, BC) 역할을 수행하며, 제3 산화물 반도체층(400c)은 외부 환경에 대한 보호층(Protection Channel layer, PC) 역할을 수행한다.
한편, 적층 구조에 따라 2층 구조일 경우에는, 제1 산화물 반도체층(400a)이 주채널층 역할을 수행하고, 제2 산화물 반도체층(400b)이 버퍼층 및 보호층 역할을 겸한다. 그리고, 그 이상의 구조일 경우에는, 제1 산화물 반도체층(400a)이 주채널층 역할을 수행하고, 중간 층들이 버퍼층 역할을 수행하며, 소오스 및 드레인 전극(500 및 600)과 접하는 마지막 층이 보호층 역할을 수행한다. 이하에는 채널의 역할에 따라 주채널층(MC), 버퍼층(BC), 보호층(PC)이라 명기한다.
상기 주채널층(MC)(예컨대, 제1 산화물 반도체층(400a)) 영역은 전하의 주요 이동 경로가 되는 채널 영역으로 상부 채널보다는 산소공공(oxygen vacancy)을 줄이는 물질 예컨대, 갈륨, 이트륨, 탄탈륨, 타이타늄, 지르코늄, 바륨, 란사늄, 망간, 텅스텐, 몰리브덴, 크롬 및 스트론튬 등의 양이 같거나 적어야 한다.
예를 들어, IGZO 산화물 반도체로 채널을 만들 때 제1 산화물 반도체층(400a)의 조성비가 인듐:갈륨:아연=5:1:2이었다면, 제2 산화물 반도체층(400b), 제3 산화물 반도체층(400c)의 조성비는 5:1:2 또는 5:6:2를 가질 수 있다. 여기에서 산소공공을 줄이는 물질 외의 금속의 함량은 전기적 특성을 향상시키는 방향으로 적절히 조정이 가능하다.
그리고, 채널층(400)은 산화물 반도체 예컨대, ZnO 계열의 산화물 반도체를 포함하는 경우, 예컨대, 인듐(In) 및 갈륨(Ga)과 같은 13족 원소, 주석(Sn)과 같은 14족 원소, 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf)과 같은 4족 원소(전이금속) 및 이타듐(Y), 탄탈륨(Ta), 크롬(Cr) 등 그 밖의 전이금속으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있다. 또한, 상기 산화물 반도체는 비정질 또는 결정질이거나, 비정질과 결정질이 혼합된 결정구조를 가질 수 있다.
이러한 주채널층(MC)을 통해 박막 트랜지스터(TFT)의 전류 제어가 되어야 하기 때문에, 주채널층(MC)의 캐리어(carrier) 밀도는 상부의 다른 산화물 반도체층(예컨대, 제2 및/또는 제3 산화물 반도체층)에 비해 동등 이상의 캐리어 밀도를 가져야 한다.
그리고, 주채널층(MC)의 두께는 막질의 향상 및 소자 특성 향상을 위해 두께는 약 1nm 내지 30nm 정도범위가 될 수 있다. 특히, 주채널층(MC)은 얇게 형성할수록 소자 특성은 우수해 진다. 하지만, 단일 채널층으로 얇게 만들어도 박막의 질을 저하시키는 나노 홀(hole)이 존재할 수 있다. 이를 극복하기 위한 방법으로 버퍼층(BC)을 사용하여 나노 홀을 메움으로 해서 박막의 밀도를 높일 수 있다. 이때, 버퍼층(BC)은 주채널층(MC)과 같은 물질의 같은 조성비 또는 다른 조성비 또는 다른 물질로 만들 수 있고, 같은 두께를 가질 수도 있고, 각각 다른 두께를 가질 수 있다.
이러한 버퍼층(BC)은 특히, 유기물 배출에 의해 나노 홀이 쉽게 발생할 수 있는 액상공정에서 필요한 층이며 다른 산화물 채널층 제작 방법(예컨대, 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 물리적 기상 증착법(Physical Vapor Deposition, PVD))에서는 두께 조절의 용도로만 사용하거나 없앨 수 있다.
그리고, 보호층(PC)은 박막의 밀도를 높이는 역할도 하지만 중요한 목적은 외부 환경에 대한 보호층의 역할을 수행한다. 이를 위해 산소공공 억제물질의 양이 다른 층에 비해 높아야 한다.
상기 산소공공(oxygen vacancy)은 일반적으로 캐리어의 도너(donor) 역할뿐 만 아니라 캐리어를 트랩(trap)하는 캐리어 트랩 사이트(trap site)를 만들기 때문에, 외부 환경에 의한 특히, 수분에 의해 트랩 전하(trap charge)를 형성하거나 원하지 않는 누설 전류를 발생시킨다. 이를 제어하기 위해 외부와 접촉되어 있는 가장 상부 층의 산소공공 발생을 억제하는 물질의 양을 증가시켜 산소공공의 양을 줄여서 누설 전류를 줄이고 더불어 신뢰성 향상의 효과를 가져올 수 있다.
하지만, 다층 채널 구조의 총 두께가 증가할 경우, 소오스 및 드레인 접촉 저항의 증가 및 버퍼층(BC) 또는 보호층(PC)의 산소공공 억제물질의 증가에 따른 캐리어 밀도 감소에 따른 저항 증가를 야기할 수 있으므로 소자 특성을 향상시키기 위하여 적절히 조절될 수 있으며, 특히 각각의 주채널층(MC) 두께는 약 1nm 내지 30nm 범위, 버퍼층(BC) 두께는 약 1nm 내지 50nm 범위, 보호층(PC)의 두께는 약 1nm 내지 20nm 범위로 다층 채널 구조의 총 두께는 약 100nm 이내로 제작하는 것이 바람직하다.
한편, 채널층(400)을 형성하기 위한 액상공정에 대하여 일 예를 들어 상세하게 설명하면 다음과 같다.
먼저, 게이트 절연층(300) 또는 기판 상에 액상 제조공정에 의한 산화물 반도체 수용액을 형성한 후, 상기 산화물 반도체 수용액 상에 레이저빔을 조사하여 열처리에 의한 산화물 반도체 박막을 형성한다. 이때, 상기 레이저빔의 조사 시, 하프-톤 마스크를 이용하여 상기 산화물 반도체 박막 상에 서로 다른 특성을 갖는 적어도 2개의 영역이 일괄 형성되도록 할 수 있다.
즉, 본 발명의 일 실시예에 적용된 액상공정에 좀더 구체적으로 설명하면, 게이트 절연층(300) 상에 액상 제조공정에 의한 산화물 반도체 수용액을 형성한다. 구체적으로, 예컨대, InGaZnO, ZnO, ZrInZnO, InZnO, ZnO, InGaZnO4, ZnInO, ZnSnO, In2O3, Ga2O3, HfInZnO, GaInZnO, HfO2, SnO2, WO3, TiO2, Ta2O5, In2O3SnO2, MgZnO, ZnSnO3, ZnSnO4, CdZnO, CuAlO2, CuGaO2, Nb2O5 또는 TiSrO3 중 어느 1개 또는 2개 이상의 성분을 포함하는 산화물 반도체를 예컨대, 졸-겔(Sol-Gel)법 등과 같이 액상으로 제조하여 게이트 절연층(300) 상에 도포한다.
여기서, 게이트 절연층(300) 상에 산화물 반도체 수용액을 도포하는 방법으로는, 예컨대, 스크린 프린팅(Screen Printing)법, 스핀 코팅(Spin Coating)법 또는 잉크젯(Ink-jet)법 등을 이용하는 것이 가능하며, 이에 국한되지는 않는다.
먼저, 스크린 프린팅(Screen Printing)법이라 함은 예컨대, 소정의 산화물 반도체를 액상 제조하여 예컨대, 졸-겔을 형성한 후 예컨대, 실크스크린(Silk Screen) 또는 스테인리스 메쉬(Stainless Mesh) 등의 방법을 통해 눌러 도장 찍듯이 상기 액상 제조된 산화물 반도체를 게이트 절연층(300) 또는 기판 상에 도포하는 방법이다.
즉, 스크린 프린팅(Screen Printing)법은 예컨대, 일정한 패턴이 형성된 스크린을 게이트 절연층(300) 또는 기판 상에 올려놓고 예컨대, 소정의 페이스트(Paste)를 압착 전사시킴으로서 원하는 패턴을 기판에 인쇄하는 방법으로서, 공정이 단순하고 설비 비용이 저렴하기 때문에 제품의 양산 시 그 제조단가를 낮출 수 있는 가능성이 있다.
이러한, 스크린 프린팅 방법의 공정 메카니즘(Mechanism)은 예컨대, 스퀴지(Squeegee)와 스크린(Screen), 기판 등이 접촉하는 부위에서 상기 페이스트(Paste)가 스퀴지(Squeegee)보다 정면 방향으로 회전하게 되고, 스크린의 개구부를 아래로 이동시켜 기판과 접촉하여 패턴 부에 충진되는데, 스퀴지가 지나간 후 스크린이 기판에서 분리될 때, 페이스트는 기판 상에 잔존한다. 이때의 스퀴지는 스크린과 기판의 밀착을 균일하고 안정되게 하고, 페이스트의 회전을 안정되게 하는 작용을 하게된다.
한편, 스크린 프린팅 방법의 인쇄조건에 크게 영향을 미치는 4가지 변수는 예컨대, 스크린의 분리를 위한 클리어런스(Clearance), 페이스트의 회전을 위한 스퀴지(Squeegee)의 각도, 기판과의 균일한 밀착을 위해 실제로 가해지는 압력 및 페이스트의 적정한 유동을 위한 스퀴지(Squeegee)의 속도 등이 있다.
다음으로, 스핀 코팅법은 졸-겔법에서 가장 많이 이용하는 방법 중 하나이며, 마지막으로, 잉크젯 방법은 향후 플렉시블 디스플레이(Flexible display)에서 가장 주목받을 수 있는 박막 형성 방법으로서, 예컨대, 코팅 후 반도체층에 대한 패터닝(Patterning)이 따로 필요 치 않아서 공정 비용을 줄일 수 있는 장점이 있다.
한편, 상기 산화물 반도체 수용액을 열처리하여 게이트 절연층(300) 상에 산화물 반도체 박막을 형성한다. 상기 열처리는 산화물 반도체 수용액의 제조상 필요한 예컨대, 솔벤트(Solvents) 또는 안정제 등의 첨가제를 증발시켜 제거하기 위한 공정으로서, 본 발명의 일 실시예에 따른 다층의 산화물 반도체층으로 이루어진 채널층의 형성방법에서는 예컨대, 레이저(Laser)를 이용하여 열처리함이 바람직하다.
이때, 이용되는 레이저의 종류는 특별히 한정되지 않으며, 예컨대, 엑시머 레이저(Excimer Laser) 등, 본 발명의 일 실시예에 적용할 수 있는 한 다양한 종류의 레이저를 이용하는 것이 가능하다.
이러한 레이저를 이용한 열처리는, 예컨대, 종래의 퍼내스(Furnace)등에 의한 열처리와는 달리, 산화물 반도체 수용액의 열처리 시 수반되는 예컨대, 약 300 ℃ 이상의 고온을 게이트 절연층(300) 또는 기판 상에 직접 가하는 것을 방지할 수 있기 때문에, 예컨대, 저온에서 이용 가능한 비교적 저렴한 기판을 이용할 수 있게 됨으로서 제조 비용을 절감할 수 있으며, 예컨대, 플렉시블(Flexible )기판 등을 이용하는 것을 가능하게 한다.
한편, 본 발명의 일 실시예에 따른 산화물 반도체 박막의 제조방법에 따르면, 상기 열처리 후 형성된 산화물 반도체 박막 상에 서로 다른 특성을 갖는 적어도 2개의 영역을 일괄 형성하는 것이 가능하다.
이때, 상기 적어도 2개의 영역 중 적어도 1개의 영역은 소오스 및 드레인 전극으로 사용하기 위한 영역인 것이 바람직하며, 상기 적어도 2개의 영역 중 적어도 1개의 영역은 채널 영역일 수 있다. 또한, 상기 적어도 2개의 영역 중 소오스 및 드레인 전극으로 사용하기 위한 영역에 조사하는 상기 레이저빔의 에너지 밀도는 가장 크도록 할 수 있다.
즉, 1회의 열처리 공정(즉, 레이저빔의 조사에 의한 열처리)을 통하여, 산화물 반도체 박막 상에, 적어도 2개의 영역을 동시에 형성하는 것이 가능한데, 예컨대, 산화물 반도체 박막 상에 반도체 영역(Semiconductor) 및 도체 영역(Conductor) 등을 동시에 형성하는 것이 가능하다.
이때, 상기 반도체 영역은 예컨대, 캐리어가 약 1ㅧ1013cm-3 내지 9ㅧ1016cm-3 포함되는 것을 말하며, 상기 도체 영역은 예컨대, 캐리어가 약 9ㅧ1017cm-3 이상 포함되는 영역을 말한다. 또한, 이 두 영역은 비결정상(Amorphous phase) 및 다결정질상(Polycrystalline phase) 등을 가질 수 있다.
한편, 상기 산화물 반도체 박막 상에 형성된 적어도 2개의 영역은, 예컨대, 하프-톤 마스크(Halftone mask)를 이용함으로서 형성하는 것이 가능한데, 이에 국한하지는 않으며, 하프-톤 마스크(Half-tone mask)와 동일한 기능을 갖는 다른 어떤 수단을 이용하는 것도 가능하다.
그리고, 채널층(400)의 양단에 각각 접촉되는 소오스 전극(500) 및 드레인 전극(600)이 형성되어 있다. 이때, 소오스 및 드레인 전극(500 및 600)을 형성하기 위한 금속으로는 예컨대, 금(Au), 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy), 구리(Cu), 알루미늄계 금속 등이 이용될 수 있다.
(실험예)
본 발명의 실험예에서는 액상공정을 이용하여 산화물 전자 소자 즉, 박막 트랜지스터(TFT)를 제작하였다. 본 공정은 먼저, 박막 트랜지스터(TFT) 제작을 위하여 원하는 물질의 산화물 반도체 수용액을 제조하는 단계와, 상기 제작된 산화물 반도체 수용액을 이용하여 준비된 게이트 절연층 또는 기판 상에 산화물 반도체 박막 형성을 위하여 도포하는 단계와, 도포된 산화물 반도체 박막을 열처리하는 단계와, 박막 트랜지스터(TFT) 전자 소자를 위하여 전극을 증착하는 단계 및 전자 소자를 평가하는 단계로 나타낼 수 있다.
첫 번째 단계인 산화물 반도체 수용액을 제조하는 단계에서 산화물의 물질, 조성 및 몰 농도를 조절할 수 있고, 첨가제의 종류와 농도 또한 조절할 수 있다. 산화물 반도체 수용액을 도포하는 방법은 예컨대, 스핀 코팅, 딥 코팅, 잉크젯 프린팅, 스크린 프린팅, 스프레이 법, 롤-투-롤 공정 등을 포함한다.
그리고, 도포된 박막의 열처리는 예컨대, 퍼니스, 핫플레이트, 급속 열처리(Rapid Thermal Annealing, RTA) 등을 이용하며 상기 가해지는 열과 대등한 에너지원인 레이저, 자외선(UV), 플라즈마, 압력을 이용한 후처리도 포함할 수 있다.
일반적으로, 액상공정을 이용한 산화물 반도체는 몰 농도에 따라 두께가 결정되며 0.1몰당 약 10nm 내지 15nm 정도의 두께를 가지게 된다. 채널층(Channel layer)은 산화물 반도체, 예컨대, ZnO 계열의 산화물 반도체를 포함하는 경우, 예컨대, 인듐(In) 및 갈륨(Ga)과 같은 13족 원소, 주석(Sn)과 같은 14족 원소, 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf)과 같은 4족 원소(전이금속) 및 이타듐(Y), 탄탈륨(Ta), 크롬(Cr) 등 그 밖의 전이금속으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있으며, 산소공공(oxygen vacancy)을 줄이는 물질 예컨대, 갈륨, 이트륨, 탄탈륨, 타이타늄, 지르코늄, 바륨, 란사늄, 망간, 텅스텐, 몰리브덴, 크롬 및 스트론튬을 첨가할 수 있다.
본 실험예에서는 인듐, 갈륨, 아연을 사용하였고, 조성비는 인듐:갈륨:아연=5:1:2로 실시했다. 이 조성비는 조성 물질의 종류 및 도포 후 열처리 등에 의해 결정되므로 결정된 조성비라기 보다는 온-오프 비율(0n-off ratio)이 10-6A 이상이 될 수 있는 물질의 조성비로 만들어 질 수 있다. 특히, 갈륨의 양은 아연 대비 약 0.1 내지 1배의 조성비를 가질 수 있다. 중요한 것은 보호층(PC)의 산소공공(oxygen vacancy)을 줄이는 물질은 주채널층(MC) 대비 많이 첨가되어 있어야 한다는 것이다.
도 2는 일반적인 단일 채널 구조의 두께에 따른 Vg-ID 전이 곡선(transfer curve)을 나타낸 그래프로서, 일반적인 단일 채널 구조의 Vg-ID 전이 곡선 특성으로 0.1몰(M)은 약 10nm 내지 15nm 정도, 0.3몰(M)은 약 30nm 내지 45nm 정도, 0.5몰(M)은 약 50nm 내지 75nm 정도의 두께를 가진다. 즉, 도 2를 통해서 0.1몰(M)의 특성 즉, 두께가 얇을수록 소자 특성이 우수함을 알 수 있다. 따라서, 주채널층(MC)의 두께를 약 1nm 내지 30nm 정도로 한정지을 수 있는 근거 자료가 될 것이다.
도 3a 내지 도 3c는 일반적인 단일 채널 구조의두께에 따른 PBS(Positive Bias Stress) 측정 결과를 나타낸 그래프로서, 일반적인 단일 채널 구조의 두께에 따른 PBS(Positive Bias Stress) 신뢰성 데이터이다. 이 데이터를 통해 단일 채널 구조의 경우 두께와 관계없이 신뢰성 특성이 열악하여 사용할 수 없음을 알 수 있다.
즉, 일반적인 단일 채널 구조의 경우 도포 후 열처리 시 내부 나노 홀(Nano hole)등에 의해 박막의 밀도가 떨어지고 채널의 상부가 대기에 노출되어 있어 계면 벌크(bulk)의 트랩 사이트(trap site)에 의해 캐리어들이 트랩되어 트랩 전하(trap charge)를 형성하여 스트레스 후 특성이 변하게 된다.
도 4는 본 발명의 일 실시예에 따른 다층 채널 구조에 따른 Vg-ID 전이 곡선(transfer curve)을 나타낸 그래프이다. 다층 채널 구조에 따른 Vg-ID 전이 곡선 특성을 표로 정리해 보면 하기의 표 1과 같다.
Figure pat00001
상기의 표 1에서 알 수 있듯이 다층 채널층은 2층 또는 3층으로 적용했을 경우가 이동도(mobility)와 스윙(swing)특성이 우수함을 알 수 있다.
도 5a 내지 도 5e는 일반적인 단일 채널 구조와 본 발명의 일 실시예에 따른 PBS(Positive Bias Stress) 측정 결과를 나타낸 그래프이고, 도 6은 일반적인 단일 채널 구조와 본 발명의 일 실시예에 따른 다층 채널 구조의 박막 밀도와 계면 거칠기를 나타낸 그래프이다.
도 5a 내지 도 5e를 참조하면, 일반적인 단일 채널 구조의 신뢰성을 보여주는 0.1몰(M) 단일 구조의 경우, PBS(조건: Vg=20V, Vd=10V) 1000초 후 문턱전압(threshold)이 약 20V 정도 변하지만, 다층 채널 구조의 경우 약 10V 정도로 신뢰성 특성이 향상됨을 알 수 있다.
그 이유는 도 6을 통해 알 수 있다. 다층 채널 구조의 경우, 단일 채널 구조에서 생겼던 나노 홀을 메꿈으로 해서 박막의 밀도가 증가하고, 다층 채널 구조로 쌓으면서 채널 표면의 거칠기가 완화되는 역할을 함으로써 소자 특성 및 신뢰성이 향상됨을 보여주고 있다.
하지만, 일반적인 바텀 게이트(bottom gate) 박막 트랜지스터(TFT) 구조에서는 외부 환경에 노출된 상부 채널 영역에 의해 영향을 받는 문제가 있다. 이를 해결하기 위해 제안된 구조가 전술한 도 1이다.
도 7은 채널별 특화 기능의 다층 채널 구조의 Vg-ID 전이 곡선(transfer curve)을 나타낸 그래프로서, 제안된 구조(각층별 특성화된 다층 채널)의 Vg-ID 전이 곡선 특성을 나타낸 도면이다.
도 7을 참조하면, 상부층에 산소공공(oxygen vacancy)을 줄이는 물질인 갈륨의 양을 주채널층(MC)보다 3배 많이 넣어 줌으로써(조성비, 인듐:갈륨:아연=5:3:2) 산소공공을 줄여 캐리어 밀도를 낮추고, 산소공공과 관련된 트랩사이트를 줄일 수 있었다.
즉, 오프 전류(Off current)는 줄어드는 특성을 보이지만, 소오스 및 드레인과의 컨택 저항이 커지는 문제가 발생함으로써 두께가 두꺼워지면 온 전류(On current)가 떨어지는 문제가 발생함을 알 수 있다.
하기의 표 2의 특성을 보면 보호층(PC)의 두께는 0.1몰(M) 수준의 즉, 약 20nm 이하의 경우에 기존 다층 채널과 동일한 특성을 가질 수 있음을 알 수 있다. 또한, 0.2몰(M)의 경우 온 전류가 감소하는 것으로 갈륨의 양이 많아지면 컨택 저항의 문제로 온 전류(On current)가 저하되는 문제가 예상됨으로 보호층(PC)의 갈륨의 양은 주채널층(MC)의 갈륨 양에 대해 약 1 내지 6배 이내로 한정지을 수 있을 것이다.
Figure pat00002
도 8은 채널별 특화 기능의 다층 채널 구조의 PBS(Positive Bias Stress) 측정 결과를 나타낸 그래프이고, 도 9a 내지 도 9d는 외기 노출 보관에 따른 구조별 오프 전류(off current) 증가 결과를 나타낸 그래프이다.
도 8은 제안된 구조(각층별 특성화된 다중 채널)의 PBS(Positive Bias Stress) 신뢰성 데이터를 보여 주고 있다. 기존 다층 채널에서 PBS(조건: Vg=20V, Vd=10V) 1000초 후 문턱전압(threshold)이 약 10V 정도 변하지만, 제안된 구조의 경우 약 5V 정도로 신뢰성 특성이 향상됨을 알 수 있다.
이는 갈륨에 의해 산소공공(oxygen vacancy)이 줄어들어 외부 환경에 대해 영향을 덜 받기 때문이고, 후방 채널(back channel)로 이동되는 원치 않는 캐리어의 흐름인 후방 채널전류(back channel current)가 제어되기 때문이다. 그 사실을 뒷받침하는 것이 도 9a 내지 도 9d이다.
즉, 도 9a 내지 도 9d는 외부 노출 3일 후, 7일 후 측정 결과로 외부 환경 즉, 수분에 영향을 받아 오프 전류가 증가함을 알 수 있다. 하지만, 제안된 구조의 경우 일반적인 단일 및 다층 채널에 비해 오프 전류(Off current)가 증가하지 않음을 알 수 있다.
이상과 같이 주채널층(MC), 주채널층(MC)의 박막 밀도와 표면 특성을 향상시키고 두께 조절을 위한 버퍼층(BC), 외부 환경에 대한 보호층(PC)의 3개 역할을 하는 산화물 반도체층으로 이루어진 층별 특성화된 다층 채널 적용을 통해 소자 특성 및 신뢰성을 향상시킬 수 있다.
전술한 본 발명에 따른 액상공정을 이용한 박막 트랜지스터 및 그 제조방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.
100 : 기판,
200 : 게이트 전극,
300 : 게이트 절연층,
400a 내지 400c : 제1 내지 제3 산화물 반도체층,
400 : 채널층,
500 : 소오스 전극,
600 : 드레인 전극

Claims (16)

  1. 채널층;
    상기 채널층의 양단에 각각 접촉되는 소오스 및 드레인;
    상기 채널층에 대응하는 게이트; 및
    상기 채널층과 상기 게이트 사이에 구비된 게이트 절연층을 포함하되,
    상기 채널층은 상기 게이트 측으로부터 순차 배열되고, 액상공정으로 제조된 적어도 2개의 산화물 반도체층을 구비하며,
    상기 게이트 측으로부터 먼 쪽에 구비된 산화물 반도체층 중 적어도 어느 하나의 산화물 반도체층은 상기 게이트 층에 인접한 산화물 반도체층보다 산소공공(oxygen vacancy) 억제물질의 함량이 높은 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 채널층은, 액상공정에 의한 산화물 반도체 수용액을 형성한 후 레이저빔을 조사하여 열처리에 의한 적어도 2개의 산화물 반도체층을 순차적으로 적층하여 형성되는 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터.
  3. 제1 항에 있어서,
    상기 채널층이 액상공정으로 제조된 제1 내지 제3 산화물 반도체층의 3층 구조로 이루어질 경우,
    상기 제1 산화물 반도체층은 상기 게이트 절연층의 상부에 형성되어 전하 이동의 주요 경로 역할을 위한 주채널층이고, 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층의 상부에 형성되어 박막의 밀도 및 두께 조절을 위한 버퍼층이며, 상기 제3 산화물 반도체층은 상기 제2 산화물 반도체층의 상부에 형성되어 외부환경으로부터의 보호를 위한 보호층인 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터.
  4. 제3 항에 있어서,
    상기 제1 산화물 반도체층은 1nm 내지 30nm 두께범위로 이루어지고, 상기 제2 산화물 반도체층은 1nm 내지 50nm 두께범위로 이루어지며, 상기 제3 산화물 반도체층은 1nm 내지 20nm 두께범위로 이루어진 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터.
  5. 제1 항에 있어서,
    상기 게이트 측으로부터 먼 쪽에 구비된 산화물 반도체층 중 적어도 어느 하나의 산화물 반도체층은 상기 게이트 층에 인접한 산화물 반도체층보다 산소공공 억제물질의 함량이 1 내지 6배 범위로 높게 포함되는 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터.
  6. 제1 항에 있어서,
    상기 채널층에 포함된 적어도 하나의 산화물 반도체층은 ZnO 계열의 산화물 반도체를 포함하는 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터.
  7. 제6 항에 있어서,
    상기 ZnO 계열의 산화물 반도체를 포함하는 경우, 인듐(In) 및 갈륨(Ga)의 13족 원소, 주석(Sn)의 14족 원소, 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf)의 4족 원소(전이금속) 및 이타듐(Y), 탄탈륨(Ta) 또는 크롬(Cr)의 전이금속으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함하는 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터.
  8. 제1 항에 있어서,
    상기 산소공공 억제물질은, 갈륨, 이트륨, 탄탈륨, 타이타늄, 지르코늄, 바륨, 란사늄, 망간, 텅스텐, 몰리브덴, 크롬 또는 스트론튬 중 적어도 하나의 원소를 포함하는 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터.
  9. 기판 상에 게이트를 형성하는 단계;
    상기 게이트 상에 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층 상에 액상공정에 의하여 순차적으로 배열되도록 적어도 2개의 산화물 반도체층으로 이루어진 채널층을 형성하는 단계를 포함하되,
    상기 게이트 측으로부터 먼 쪽에 구비한 산화물 반도체층 중 적어도 어느 하나의 산화물 반도체층은 상기 게이트 층에 인접한 산화물 반도체층보다 산소공공(oxygen vacancy) 억제물질의 함량을 높게 형성하는 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터의 제조방법.
  10. 제9 항에 있어서,
    상기 채널층은, 액상공정에 의한 산화물 반도체 수용액을 형성한 후 레이저빔을 조사하여 열처리에 의한 적어도 2개의 산화물 반도체층을 순차적으로 적층하여 형성하는 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터의 제조방법.
  11. 제9 항에 있어서,
    상기 채널층을 액상공정으로 제1 내지 제3 산화물 반도체층의 3층 구조로 형성하는 경우,
    상기 제1 산화물 반도체층은 상기 게이트 절연층의 상부에 전하 이동의 주요 경로 역할을 위한 주채널층으로 형성하고, 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층의 상부에 박막의 밀도 및 두께 조절을 위한 버퍼층으로 형성하며, 상기 제3 산화물 반도체층은 상기 제2 산화물 반도체층의 상부에 외부환경으로부터의 보호를 위한 보호층으로 형성하는 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터의 제조방법.
  12. 제11 항에 있어서,
    상기 제1 산화물 반도체층은 1nm 내지 30nm 두께범위로 형성하고, 상기 제2 산화물 반도체층은 1nm 내지 50nm 두께범위로 형성하며, 상기 제3 산화물 반도체층은 1nm 내지 20nm 두께범위로 형성하는 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터의 제조방법.
  13. 제9 항에 있어서,
    상기 게이트 측으로부터 먼 쪽에 구비된 산화물 반도체층 중 적어도 어느 하나의 산화물 반도체층은 상기 게이트 층에 인접한 산화물 반도체층보다 산소공공 억제물질의 함량을 1 내지 6배 범위로 높게 포함되도록 형성하는 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터의 제조방법.
  14. 제9 항에 있어서,
    상기 채널층에 포함된 적어도 하나의 산화물 반도체층은 ZnO 계열의 산화물 반도체를 포함하는 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터의 제조방법.
  15. 제14 항에 있어서,
    상기 ZnO 계열의 산화물 반도체를 포함하는 경우, 인듐(In) 및 갈륨(Ga)의 13족 원소, 주석(Sn)의 14족 원소, 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf)의 4족 원소(전이금속) 및 이타듐(Y), 탄탈륨(Ta) 또는 크롬(Cr)의 전이금속으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함하는 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터의 제조방법.
  16. 제9 항에 있어서,
    상기 산소공공 억제물질은, 갈륨, 이트륨, 탄탈륨, 타이타늄, 지르코늄, 바륨, 란사늄, 망간, 텅스텐, 몰리브덴, 크롬 또는 스트론튬 중 적어도 하나의 원소를 포함하는 것을 특징으로 하는 액상공정을 이용한 박막 트랜지스터의 제조방법.
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