KR101795212B1 - 다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터 - Google Patents

다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터 Download PDF

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Abstract

본 발명은 다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터에 관한 것으로, 기판; 상기 기판 상에 위치한 바텀게이트 전극; 상기 바텀게이트 전극을 포함하여 기판 전면에 걸쳐 위치한 바텀게이트 절연층; 상기 게이트 절연층 상에 서로 이격되어 위치하는 소스/드레인 전극; 상기 소스/드레인 전극을 포함하는 게이트 절연층 전면에 걸쳐 위치한 반도체층; 상기 반도체층 상의 전면에 위치하는 탑게이트 절연층; 및 상기 탑게이트 절연층 상에 위치한 탑게이트 전극;을 포함하되, 상기 반도체층은 복수층으로 형성된 것을 특징으로 하는 다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터를 제공한다.

Description

다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터 {Thin-film transistor having dual gate electrode with multi semiconductor layer}
본 발명은 듀얼게이트 박막트랜지스터에 관한 것으로 보다 상세하게는 다층의 금속산화물 반도체층으로 구성된 반도체층을 지니고, 게이트 전극이 위아래로 형성된 듀얼게이트 박막트랜지스터에 관한 것이다.
용액상태의 저온공정이 가능한 박막 트랜지스터(TFT) 는 차세대 플렉서블 디스플레이의 구동소자나 개별물품단위 인식용 초저가 RFID (Radio frequency identification) 태그의 로직 회로 등 고분자 기판 위에 구현되는 다양한 플렉서블 전자소자 및 기존에 유리나 실리콘 기판위에 제조되는 전자소자의 제조단가를 용액공정의 적용을 통해서 획기적으로 낮출 수 있어서 최근 활발한 연구가 이루어지고 있다.
최근 각종 웨어러블 디바이스들이 시장에 선을 보이면서 플렉서블 전자회로 및 소자에 대한 관심이 폭발적으로 증가하고 있고 이러한 플렉서블 기판위에 신문을 인쇄하듯이 인쇄공정을 통해서 전자소자 및 디스플레이를 제조하면 제조단가를 획기적으로 낮출수 있다. 용액공정 TFT에 사용되는 반도체 및 절연체 재료는 대표적으로 유기반도체 잉크, 금속 산화물 잉크, CNT, QD등 나노물질 기반 반도체 잉크 등이 있다. 이들은 용액 상태로 공정이 가능하기 때문에 다양한 인쇄공정을 통해서 소자를 값싸게 제조할 수 있으며 향후 연속공정 (roll to roll)에 적용하여 저가에 빠른 공정속도로 대량생산이 가능하여 트랜지스터의 제조비용을 획기적으로 낮출 수 있을 것으로 기대되어 상업적으로 큰 장점을 지니고 있다고 할 수 있다.
하지만 현재 이러한 인쇄공정을 통해서 제조되는 트랜지스터는 진공공정으로 제조된 실리콘 트랜지스터에 비해서 전하이동도 등에서 성능이 낮고 소자간 균일성이 좋지 않다. 특히 유기반도체를 기반으로 하는 유기박막트랜지스터는 유기물의 특성으로 인해서 현재 보고되는 이동도가 10 cm2/Vs 수준이어서 보다 다양한 분야의 적용을 위해서는 이동도 향상이 필요하다. 또한 산화물 기반 트랜지스터 (예 인듐갈륨징크 옥사이드, IGZO)도 이동도가 10-30 cm2/Vs에 불과하여 이에 대한 향상이 요구된다. 이러한 낮은 이동도는 반도체로 사용되는 소재 자체의 이동도가 낮거나, 반도체층 자체의 결정성이 낮거나 높은 결정성을 얻기 위한 고온 열처리 공정을 플라스틱 기판의 열화 등으로 적용하기 힘든 이유나 반도체와 절연체의 계면특성에 따라서 이동도가 크게 좌우되는 이유 등을 들 수 있다. 이중 반도체 물질자체의 고유특성은 물질의 교체 없이는 개선이 어려우며, 결정성 향상은 통상 높은 열처리 온도가 수반되어서 플라스틱 기판에 제조되는 플렉서블 전자소자에는 적합하지 않으며, 반면 반도체-절연체간 계면특성에 따른 낮은 이동도는 계면특성 제어나 혹은 계면을 이용하지 않아도 되는 신규 소자구조의 제시를 통해서 특성 향상이 가능할 수 있다.
또한 이동도 외에도 트랜지스터는 항상 동일하거나 거의 유사한 문턱전압 값을 보여주어야 디스플레이 등 실제 상용적인 응용이 가능하다. 하지만 상기한 용액공정을 기반으로 하는 트랜지스터의 경우 기존의 진공기술을 통해서 제조된 트랜지스터에 비해서 반복된 동작 시 문턱전압값의 변화가 상대적으로 크며 이는 제조된 반도체 박막의 결정성이 크지 않으며, 사용하는 물질에 따라서 용액공정을 통해서 항상 동일한 결정성을 얻는데 어려움이 있는 것으로 판단되고 있다. 따라서 제조된 트랜지스터에서 이동도와 문턱전압 등 소자의 특성파라미터값을 소자의 구조 등 물질 이외에 외적인 요소를 통해서 조절하여 반복동작시 동일하게 유지할 수 있는 기술의 개발이 요구된다.
듀얼게이트 트랜지스터는 한 소자내에 탑게이트와 바텀게이트의 두가지 게이트전극이 한 반도체층과 두 개의 절연체층을 사이에 두고 위아래로 존재하는 트랜지스터를 지칭한다. 이러한 듀얼게이트 트랜지스터에서 탑게이트와 게이트 절연막에 각각 전도성 전극과 절연막을 제공하고 반도체층을 중간에 두고 바텀게이트와 게이트 절연막에 전도성 전극과 상부와 같거나 상이한 절연막을 제공하는 구조를 제안한다.
원래 듀얼게이트 구조는 상부의 반도체층과 하부의 반도체층 사이의 결정구조의 변화 등으로 야기된 소자 성능 변화등을 관찰하는 과학적인 용도나 외부자극에 의해서 상부의 게이트와 게이트 절연막의 변화를 유도시켜서 이를 하부의 트랜지스터로 감지하는 센서의 용도로 사용되었었다. 하지만 이러한 듀얼게이트 구조의 반도체층을 매우 얇게 도포하여 실제 물리적으로 한 트랜지스터의 전하 축적층 두께의 2배보다 얇게 하면 (통상 10 nm이하 두께) 하면 상부와 하부의 전하 축척층 (트랜지스터의 전하 이동영역)이 서로 겹치게 되고 이때 상부 혹은 하부에 매우 큰 게이트 전압을 가해주면 전하축척층이 중간으로 이동하는 현상이 관찰되게 된다.
이를 계면이 아닌 벌크에서 트랜지스터의 전하전달층이 형성된다고 하여 벌크전하전달층이라고 하며 이렇게 되면 반도체와 절연체사이의 계면 특성에 따라서 전하의 이동이 영향을 받는 현상에서 자유로워 짐으로써 반도체 박막 자체의 순수한 벌크 이동도를 이용할 수 있는 장점을 갖는다. 따라서 듀얼게이트 트랜지스터는 싱글 게이트 트랜지스터에 비해서 보다 높은 이동도와 빠른 구동속도를 가질 수 있게 된다. 하지만 이러한 듀얼게이트 트랜지스터의 장점을 더욱 극대화 하기 위해서는 전하 전달층을 다양화 하여서 트랜지스터의 여러 파라미터를 정밀하게 제어할 수 있는 신구조의 소자개발이 요구된다.
미국공개특허 제2008-0191200호, 한국공개특허 제2012-0034349호
상기 문제점을 극복하기 위해 본 발명의 목적은 듀얼게이트 트랜지스터의 장점을 극대화하기 위해 여러 소재의 박막으로 이루어져 있는 다층 반도체 박막을 반도체층으로 하여 여러 가지 트랜지스터의 동작 특성을 정밀하게 제어 할 수 있는 듀얼게이트 트랜지스터를 제공하는 데 있다.
본 발명의 다른 목적은 상부와 하부 게이트 전극에 인가된 전압의 조절을 통해서 높은 전류/전멸비와 일정한 트랜지스터 동작특성을 보이는 듀얼게이트 트랜지스터를 제공하는 데 있다.
상기 목적을 달성하기 위해 본 발명은 기판; 상기 기판 상에 위치한 바텀게이트 전극; 상기 바텀게이트 전극을 포함하여 기판 전면에 걸쳐 위치한 바텀게이트 절연층; 상기 게이트 절연층 상에 서로 이격되어 위치하는 소스/드레인 전극; 상기 소스/드레인 전극을 포함하는 게이트 절연층 전면에 걸쳐 위치한 반도체층; 상기 반도체층 상의 전면에 위치하는 탑게이트 절연층; 및 상기 탑게이트 절연층 상에 위치한 탑게이트 전극;을 포함하되, 상기 반도체층은 복수층으로 형성된 것을 특징으로 하는 다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터를 제공한다.
또한 본 발명의 상기 반도체층은 3개의 층 이상으로 형성되어 내부층과 외부층으로 구분되며, 상기 내부층은 이동도가 높은 물질로 이루어지며, 상기 외부층은 밴드갭이 큰 물질로 이루어지는 것을 특징으로 하는 다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터를 제공한다.
또한 본 발명의 상기 내부층으로는 InO, IZO, IGO, ZTO, ZnO, 옥시나이트라이드화합물 중 1이상 선택되며, 상기 외부층으로는 GZO, IGTO 중 1이상 선택되는 것을 특징으로 하는 다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터를 제공한다.
또한 본 발명의 상기 반도체층은 3개의 층으로 이루어지며, 밴드갭이 큰 반도체층/이동도가 높은 반도체층/밴드갭이 큰 반도체층 순서로 적층된 것을 특징으로 하는 다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터를 제공한다.
또한 본 발명은 상기 반도체층의 두께(h)가 1~20nm인 것을 특징으로 하는 다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터를 제공한다.
또한 본 발명의 상기 바텀게이트 절연층 및 탑게이트 절연층은 유기 고분자로 폴리스타이렌(PS, polystyrene), 폴리메타아크릴레이트 (PMMA, polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자이리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene)으로 이루어진 군에서 1이상 선택하거나, 산화물로 SiO2, Al2O3, HfO2, ZrO2, Y2O3 및 Ta2O5로 이루어진 군에서 1이상 선택하는 것을 특징으로 하는 다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터를 제공한다.
본 발명에 따른 듀얼게이트 트랜지스터는 듀얼게이트 트랜지스터 구조에 반도체층에 여러 반도체박막이 아주 얇게 적층된 반도체층을 사용하는 소자의 구조를 제공함으로써, 상부나 하부의 게이트 전압을 인가하여 전하이동층을 반도체-절연체 계면에서 반도체박막 내의 특정 부분으로 조절이 가능하므로 중간에 존재하는 전하이동특성이 높은 전하이동층으로 전하를 이동시키서 높은 이동도를 얻으며 동시에 반도체층의 상부와 하부에 존재하는 밴드갭이 큰 반도체 층을 이용하여 누설전류를 최소화 하는 소자특성을 얻을 수 있게 된다.
또한, 본 발명에 따른 듀얼게이트 트랜지스터는 상부와 하부의 게이트전극에 인가되는 게이트 전압을 조절하여 이동도와 문턱전압, 전류전멸비 등 트랜지스터의 특성파라미터를 정밀하게 조절할 수 있다.
또한, 본 발명에 따른 듀얼게이트 트랜지스터는 반도체층을 다층으로 형성하는 경우 매우 높은 전하를 반도체층에 축적하게 되고 이를 바텀게이트에 전압을 인가하여 트랜지스터의 채널내에서 이동시키므로 높은 전하이동도 (탑게이트로 인해서) 와 높은 구동속도(바텀게이트로 인해서)를 동시에 획득할 수 있게 된다.
또한, 본 발명에 따른 듀얼게이트 트랜지스터에서 반도체층을 다층으로 형성하는 경우, 다층으로 형성된 산화물 박막의 중간에 전자를 가두게 되는 효과가 발생하여 성능이 훨씬 향상된다.
또한, 본 발명에 따른 듀얼게이트 트랜지스터는 동작 불안정을 방지하기 위해 탑게이트 절연층이 접해 있는 게이트 전극의 전압 조정을 통해서 보정이 가능하므로 안정적인 트랜지스터 구동이 가능하게 된다.
도 1은 본 발명의 일실시예에 따른 박막트랜지스터 제조 공정을 개략적으로 나타낸 것이다.
도 2는 본 발명의 일실시예에 따른 박막트랜지스터 구조를 나타낸 것이다.
도 3은 본 발명의 실시예 1에 따른 듀얼게이트 트랜지스터의 성능을 나타낸 것이다.
도 4는 비교예 1에 따른 듀얼게이트 트랜지스터의 성능을 나타낸 것이다.
이하 본 발명에 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다. 우선, 도면들 중, 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의하여야 한다. 본 발명을 설명함에 있어, 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하지 않게 하기 위하여 생략한다.
본 명세서에서 사용되는 정도의 용어 “약”, “실질적으로” 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본 발명의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
본 발명에서는 듀얼게이트 트랜지스터 구조에 반도체층에 여러 반도체박막이 아주 얇게 적층된 반도체층을 사용하는 소자의 구조를 제공함에 있다. 이러한 소자구조를 통해서 얻고자 하는 효과는 상부나 하부의 게이트 전압을 인가하여 전하이동층을 반도체박막 내에서 특정 부분으로 조절이 가능하므로 원하는 이동도와 문턱전압, 전류전멸비 등 트랜지스터의 특성파라미터의 조절이 용이하게 할 수 있다.
도 1은 본 발명의 일실시예에 따른 듀얼게이트 박막트랜지스터 제조 공정을 개략적으로 나타낸 것이다. 도 2는 본 발명의 일실시예에 따른 박막트랜지스터 구조를 나타낸 것이다.
도 1 및 도 2를 참조하면, 본 발명의 듀얼게이트 박막트랜지스터는 기판; 상기 기판 상에 위치한 바텀게이트 전극; 상기 바텀게이트 전극을 포함하여 기판 전면에 걸쳐 위치한 바텀게이트 절연층; 상기 게이트 절연층 상에 서로 이격되어 위치하는 소스/드레인 전극; 상기 소스/드레인 전극을 포함하는 게이트 절연층 전면에 걸쳐 위치한 반도체층; 상기 반도체층 상의 전면에 위치하는 탑게이트 절연층; 및 상기 탑게이트 절연층 상에 위치한 탑게이트 전극;을 포함하되, 상기 반도체층은 복수층으로 형성된 것을 특징으로 한다.
본 발명의 박막트랜지스터 제조시 기판을 제공하는 데, 상기 기판은 유리와 같은 투명 기판, 실리콘 기판, 플라스틱 기판 또는 금속 포일 기판 등 유연한 기판을 사용할 수 있다. 플라스틱 기판의 예로는 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate), 폴리에틸렌테레프탈레이드(polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리 아세테이트(cellulose triacetate) 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinoate)등을 이용할 수 있다.
상기 기판 상에는 바텀 게이트 전극을 형성할 수 있다. 상기 바텀 게이트 전극은 고진공챔버에서 박막 증착 혹은 잉크젯 인쇄등을 통해서 게이트 전극을 형성할 수 있다. 상기 게이트 전극은 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo-alloy), 실버나노와이어(silver nanowire), 갈륨인듐유태틱(gallium indium eutectic), PEDOT;PSS 중에서 선택되는 어느 하나로 형성할 수 있다. 상기 바텀 게이트 전극은 위 물질들을 잉크로 사용하여 잉크젯 프린팅 또는 스프레이 등의 인쇄공정을 이용하여 게이트 전극을 제조할 수 있다. 이러한 인쇄공정을 통해서 바텀 게이트 전극을 형성하며 진공공정을 배제할 수 있어서 제조비용의 절감효과를 기대할 수 있다.
상기 바텀게이트 전극 상에는 상기 바텀게이트 전극을 포함하여 기판 전면에 걸쳐 위치한 바텀게이트 절연층을 형성할 수 있다.
상기 바텀게이트 절연층은 유기 고분자로 이루어지는 것이 바람직하나 이에 한정되는 것은 아니며, 산화물로 형성될 수도 있다. 유기 고분자의 예로는 폴리스타이렌(PS, polystyrene), 폴리메타아크릴레이트 (PMMA, polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 폴리이미드와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자이리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene) 등으로 이루어진 군에서 1이상 선택하여 사용하는 것이 바람직하다. 또한, 산화물로는 상기 게이트 절연층은 SiO2, Al2O3, HfO2, ZrO2, Y2O3 및 Ta2O5등으로 이루어진 군에서 1이상 선택하여 사용하는 것이 바람직하다.
상기 바텀게이트 절연층의 역할은 전자가 유도쌍극자를 형성하여 전하의 축적이 가능하게 한다. 상기 게이트 절연층은 높은 유전상수로 인해서 구동전압이 높으나 높은 구동속도로 트랜지스터 구동이 가능하게 한다. 현재 사용되는 컴퓨터 등의 전자기기의 트랜지스터에서의 높은 구동속도는 이러한 바텀게이트 절연층을 사용하여 얻어지게 된다.
상기 바텀게이트 절연층 상에는 서로 이격되어 위치하는 소스/드레인 전극을 형성할 수 있다.
상기 소스/드레인 전극은 Au, Al, Ag, Mg, Ca, Yb, Cs-ITO 또는 이들의 합금 중에서 선택되는 단일층으로 형성될 수 있으며, 접착성을 향상시키기 위하여 Ti, Cr 또는 Ni과 같은 접착 금속층을 더욱 포함하여 다중층으로 형성될 수 있다. 또한 그라핀(graphene), 카본나노튜브(CNT), PEDOT:PSS 전도성 고분자 실버나노와이어(silver nanowire) 등을 이용하여 기존의 금속보다 탄성에 더욱 유연한 소자를 제조할 수 있으며 위 물질들을 잉크로 사용하여 잉크젯 프린팅 또는 스프레이 등의 인쇄공정을 이용하여 소스/드레인 전극을 제조할 수 있다. 이러한 인쇄공정을 통해서 소스/드레인 전극을 형성하며 진공공정을 배제할 수 있어서 제조비용의 절감효과를 기대할 수 있다.
상기 소스/드레인 전극 상에는 상기 소스/드레인 전극을 포함하여 바텀게이트 절연층 전면에 걸쳐 다층의 반도체층을 형성할 수 있다.
상기 반도체층은 진공챔버에서 열증착이나 스퍼터링을 통해서 박막형성이 가능하다. 또한 용매에 녹을수 있는 소재는 스핀코팅, 스프레이(Spray), 잉크젯(Inkjet), 플렉소그라피(Flexography), 스크린(Screen), Dip-Coating 및 Gravure 등의 방법을 통해 소스/드레인 전극위에 형성된다. 이는 전극 상 및 기판의 국부적인 영역에 패턴을 형성할 수 있으며, 반도체층 형성 후 반도체 결정성 및 안정성 등의 소자 성능을 향상시키기 위해 열처리나 광학적 노출(exposure) 등을 시행할 수 있다.
상기 반도체층은 3개의 층 이상으로 형성되어 내부층과 외부층으로 구분되며, 상기 내부층은 이동도가 높은 물질로 이루어지며, 상기 외부층은 밴드갭이 커서, 누설전류나 off current가 낮은 물질로 이루어지는 것이 바람직하다.
상기 내부층의 예로는 InO, IZO, IGO, ZTO, ZnO, 옥시나이트라이드화합물 중 1이상 선택되는 것이 바람직하다. 또한, 상기 외부층으로는 IGZO, IGTO 중 1이상 선택되는 것이 바람직하다.
상기 반도체층은 3개의 층으로 이루어지며, 3개의 층은 밴드갭이 큰 반도체층/이동도가 높은 반도체층/밴드갭이 큰 반도체층, 예를들면 IGZO/ZnO/IGZO 순서로 적층된 것이 바람직하다. 상기 IGZO는 반도체층의 외부에 형성되어 밴드갭(band gap)이 커서 off current 및 누설전류를 최소화하고 안정적인 소자 동작이 가능하게 하는 특징이 있으며, 이에 반해 ZnO은 반도체층의 내부에서 이동도를 높여 전하량의 이동을 높여주어 성능이 향상되는 특징이 있다.
절연막을 형성한 캐패시트 구조에서 인가된 대량의 전하를 바텀게이트 제어를 통해서 구동이 가능한 효과가 있는 데, 박막의 산화물을 반도체층으로 형성하면 내부에 전자를 가두는 효과가 발생하여 성능이 좋아지게 된다.
듀얼게이트 구조에 다층의 반도체층을 이용하면, 이러한 반도체층의 중간에 매우 높은 전하를 축적하게 되고 이를 바텀게이트에 전압을 인가하여 트랜지스터의 채널내에서 이동시키므로 탑게이트로 인해서 높은 전하이동도와 바텀게이트로 인해서 높은 구동속도를 동시에 획득할 수 있으므로 전하이동도와 구동속도가 획기적으로 향상된 트랜지스터를 제공할 수 있게 된다.
본 발명에서 반도체층의 두께(h)가 1 ~ 20nm인 것이 바람직하다. 상기 반도체층의 두께는 소스/드레인 전극의 상부와 탑게이트 절연층 하부의 간격을 말하며, 상기 반도체층의 두께가 얇은 경우 탑게이트 절연층으로 인해 발생한 높은 전하량 축적이 하부에 있는 반도체층에 높은 효율로 확산(diffusion)시켜 하부 채널에 효과적으로 이동할 수 있도록 할 수 있다. 즉, 빠른 구동속도를 획득할 수 있게 된다.
듀얼게이트 구조의 반도체층을 매우 얇게 도포하여 실제 물리적으로 한 트랜지스터의 전하 축적층 두께의 2배보다 얇게 하면 상부와 하부의 전하 축척층 (트랜지스터의 전하 이동영역)이 서로 겹치게 되고 이때 상부 혹은 하부에 매우 큰 게이트 전압을 가해주면 전하축척층이 중간으로 이동하는 현상이 발생하는 것을 관찰할 수 있다.
이렇게 하면 상부와 하부의 채널을 혼성되게 하여서 전하의 양을 2배로 늘려서 이동도를 최대 2배까지 향상시킬 수 있는 효과가 가능하다. 또한 반도체와 절연체 계면의 나쁜 영향을 최소화 하여 실제 트랜지스터 이동도가 2배이상으로 향상된 결과의 관찰할 수 있다. 또한 이러한 물리적 현상을 이용하면 듀얼게이트 트랜지스터에서 전하가 이동하는 채널영역을 반도체와 절연체 계면으로부터 반도체층 벌크 (반도체 박막 중간정도)로 이동시켜서 계면에서 일어나는 전하이동도의 저하현상으로 인한 이동도 저하를 근본적으로 해결할 수 있다. 또한 상부 혹은 하부의 게이트 전극에 인가해주는 게이트전압의 크기에 따라서 반도체층의 위치를 계면에서 벌크로 자유롭게 이동이 가능하다. 이렇게 반도체층내에서 전하이동층을 게이트 전압을 인가해서 조절하게 되면 반도체층 내에 최적의 소자특성을 지닌 부분을 선택하여 트랜지스터의 구동이 가능하며 반도체와 절연체계면에 따른 이동도 저하효과를 최소화 할 수 있게 된다.
본 발명의 듀얼게이트 트랜지스터는 탑게이트 전극 및 바텀게이트 전극에 전압을 인가하는 경우, 탑게이트 절연층에 의한 높은 유전상수(dielectric constant) 및 축전용량(capacitance)을 통해서 많은 양의 전하를 축적시키게 되고, 반도체층을 얇게 함으로써 소스/드레인 전극으로 하여금 반도체층의 채널로 빠르게 이동시킬 수 있는 역할을 한다.
상기 반도체층 상에는 전면에 걸쳐서는 탑게이트 절연층을 형성할 수 있다.
이때 탑게이트 절연층은 유기 고분자로 이루어지는 것이 바람직하나 이에 한정되는 것은 아니며, 산화물로 형성될 수도 있다. 유기 고분자의 예로는 폴리스타이렌(PS, polystyrene), 폴리메타아크릴레이트 (PMMA, polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 폴리이미드와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자이리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene) 등으로 이루어진 군에서 1이상 선택하여 사용하는 것이 바람직하다. 또한, 산화물로는 상기 게이트 절연층은 SiO2, Al2O3, HfO2, ZrO2, Y2O3 및 Ta2O5등으로 이루어진 군에서 1이상 선택하여 사용하는 것이 바람직하다.
상기 탑게이트 절연층의 역할은 전자가 유도쌍극자를 형성하여 전하의 축적이 가능하게 한다. 상기 탑게이트 절연층은 높은 유전상수로 인해서 구동전압이 높으나 높은 구동속도로 트랜지스터 구동이 가능하게 한다.
상기 탑게이트 절연층 상에는 탑게이트 전극을 형성할 수 있다. 상기 탑게이트 전극 상기 바텀게이트 전극의 형성과 동일한 방법으로 형성될 수 있으며, 바텀게이트 전극과 동일한 종류인 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo-alloy), 실버나노와이어(silver nanowire), 갈륨인듐유태틱(gallium indium eutectic), PEDOT;PSS 중에서 선택되는 어느 하나로 형성될 수 있다.
이로써 본 발명의 일실시예에 따른 박막트랜지스터를 완성할 수 있다.
이하, 본 발명의 구체적인 실시예에 대하여 자세히 설명한다.
실시예 1
기판준비 및 바텀게이트 절연층 형성
박막트랜지스터를 제조하는 데 있어, 유리 기판을 준비하고, 기판 상부에 바텀게이트 절연층을 형성하는 데, 바텀게이트 절연층은 PMMA를 이용하여 n-부틸아세테이트(n-Butyl Acetate)에 녹인 후에 스핀코팅을 이용하여 바텀게이트 절연층을 형성하였다.
소스/드레인 전극 및 반도체층 형성
게이트 절연층 상에 소스/드레인 전극을 형성하였으며, 이 후 반도체층을 형성하는 데, 상기 반도체층은 3개의 층을 형성하였다. 즉, IGO/IGZO/IGO 순서로 적층하여 반도체층을 형성하였다. 반도체층의 형성은 스핀코팅 공정을 통해 제조하였다.
탑게이트 절연층 형성
반도체층 상부에 탑게이트 절연층을 형성하는 데, 상기 탑게이트 절연층은 PMMA를 이용하여 n-부틸아세테이트(n-Butyl Acetate)에 녹인 후에 스핀코팅을 이용하여 탑게이트 절연층을 형성하였다.
탑게이트 전극 형성
탑게이트 절연층 상부의 일부영역에는 탑게이트 전극을 형성을 형성하는 데, 알루미늄(Al)을 증착에 의하여 형성하여 박막트랜지스터를 제조하였다.
비교예 1
실시예 1과 동일하게 실시하되,
반도체층은 다층으로 형성하지 않고, IGZO의 단일층으로 반도체층을 형성하였다.
도 3는 실시예 1에 따른 듀얼게이트 박막트랜지스터로의 성능을 나타낸 것이고, 도 4는 비교예 1에 따른 듀얼게이트 트랜지스터의 성능을 나타낸 것이다.
실험 결과 실시예 1의 경우 매우 높은 전하를 반도체층에 축적하게 되고 이를 바텀게이트 전극에 전압을 인가하여 트랜지스터의 채널내에서 이동시키므로 탑게이트 전극 및 탑게이트 절연층으로 인해서 높은 전하이동도와 함께 바텀게이트 전극으로 인해 높은 구동속도를 동시에 획득할 수 있게 된다.
이에 반해 비교예 1의 경우 구동속도 성능이 상당히 느린 것을 관찰할 수 있다. 도 3 및 도 4를 비교하면, 실시예 1는 비교예 1에 비해 전류이득이 이루어져 구동속도가 약 1000배 높은 것을 확인할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 명백할 것이다.

Claims (6)

  1. 기판;
    상기 기판 상에 위치한 바텀게이트 전극;
    상기 바텀게이트 전극을 포함하여 기판 전면에 걸쳐 위치한 바텀게이트 절연층;
    상기 바텀게이트 절연층 상에 서로 이격되어 위치하는 소스/드레인 전극;
    상기 소스/드레인 전극을 포함하는 게이트 절연층 전면에 걸쳐 위치한 반도체층;
    상기 반도체층 상의 전면에 위치하는 탑게이트 절연층; 및
    상기 탑게이트 절연층 상에 위치한 탑게이트 전극;을 포함하되,
    상기 반도체층은 복수층으로 형성된 것을 특징으로 하는 다층의 반도체층을 포함하되,
    상기 반도체층은 3개의 층 이상으로 형성되어 내부층과 외부층으로 구분되며, 상기 내부층으로는 InO, IZO, IGO, ZTO, ZnO, 옥시나이트라이드화합물 중 1이상 선택되며, 상기 외부층으로는 GZO, IGTO 중 1이상 선택되며,
    상기 내부층은 상기 외부층에 비해 상대적으로 이동도가 높은 물질이며,
    상기 외부층은 상기 내부층에 비해 상대적으로 밴드갭이 큰 물질인 것을 특징으로 하는 다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 반도체층은 3개의 층으로 이루어지는 것을 특징으로 하는 다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터.
  5. 제1항에 있어서,
    상기 반도체층의 두께(h)는 1~20nm인 것을 특징으로 하는 다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터.
  6. 제1항에 있어서,
    상기 바텀게이트 절연층 및 탑게이트 절연층은 유기 고분자로 폴리스타이렌(PS, polystyrene), 폴리메타아크릴레이트 (PMMA, polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자이리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene)으로 이루어진 군에서 1이상 선택하거나,
    산화물로 SiO2, Al2O3, HfO2, ZrO2, Y2O3 및 Ta2O5로 이루어진 군에서 1이상 선택하는 것을 특징으로 하는 다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터.
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