TWI452698B - Oxide semiconductor device and manufacturing method thereof - Google Patents

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Hiroyuki Uchiyama
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Description

氧化物半導體裝置及其製造方法
本發明關於氧化物半導體裝置，關於使用氧化物膜於通道的場效電晶體。
作為電子裝置之驅動用電晶體，具有薄膜電晶體(TFT)裝置之顯示裝置之各種研究開發被進行著。該TFT，基於省空間而作為行動電話、筆記型電腦、PDA等行動裝置之顯示裝置驅動用電晶體予以使用。此種TFT，大部分係藉由以結晶矽或非晶質矽為代表之矽系半導體材料予以製作。此乃因為具有可以使用習知半導體裝置之製造工程、製造技術予以製作之優點。但是，使用半導體製造工程時，處理溫度為350℃以上，可以形成之基板受到限制。特別是，玻璃或可撓性基板之耐熱溫度大多為350℃以下者，難以利用習知半導體製造工程進行TFT製作。因此，最近可以使用可於低溫製作氧化物半導體材料之TFT裝置(氧化物TFT)之研究開發被進行。氧化物TFT，因為可以低溫形成，因此可形成於玻璃基板或塑膠等可撓性基板。因此，可以實現低成本、習知不存在之新的裝置之製作。另外，利用氧化物材料之透明性，亦可適用於RFID標籤等。
(習知技術文獻)
專利文獻1：特開2009-170905號公報
非專利文獻1：IEDM Tech. Dig.,pp. 73-76(2008)
氧化物半導體TFT之電氣特性強烈依存於通道膜厚乃習知者，因此於大面積基板上欲製作具有均勻特性之TFT陣列乃極為困難者。現在欲解決該問題時乃極度依賴於裝置。另外，以提升特性為目的之非專利文獻1及專利文獻1揭示，藉由將2層以上之氧化物半導體層予以積層，和單層比較可以提升2倍以上之場效移動度。但是，伴隨下部通道層之膜厚增加，臨限值電位、場效移動度大為變化。於該方法，通道層之膜厚強烈依賴於TFT特性。因此，於習知技術，在不進行通道膜厚控制之情況下，於大面積形成多數TFT時，TFT特性之變動會增大，製品之良品率顯著降低之問題存在。
本發明目的在於減低上述通道膜厚對TFT特性之變動之影響。本發明上述及其他目的及新穎特徵可由說明書及圖面予以理解。
本發明之代表性概要簡單說明如下。
第1、於場效電晶體，係具有：閘極電極；第1半導體層，相對於閘極電極介由閘極絕緣膜而設置；第2半導體層，連接於第1半導體層；源極電極，連接於第2半導體層；及汲極電極，連接於第2半導體層；第1半導體層，係具有In元素及O元素；第2半導體層，係具有Zn元素及O元素。
第2、於場效電晶體之製造方法，係具有：形成具有In元素及O元素之第1半導體層的第1工程；及於第1半導體膜上，形成具有Zn元素及O元素之第2半導體層的第2工程。
 (第一實施形態)
首先，於第1實施形態表示本發明之裝置構造之概略。圖1之半導體裝置之製造方法，其特徵為包含：於基板SU上形成閘極電極GE，對該閘極電極GE以挾持閘極絕緣膜GI的方式形成以銦(In)氧化物為主成份之膜厚(tc1)5nm以上之第1半導體層CH1，於該第1半導體層CH1上形成以鋅及錫氧化物為主成份之膜厚(tc2)5～50nm之第2半導體層CH2，於第2半導體層CH2上形成源極電極SE及汲極電極DE之工程。如圖1所示VS、VD、VG分別為源極電壓、汲極電壓、閘極電壓。如上述說明，藉由組合第1半導體層CH1與第2半導體層CH2，可以提供TFT之臨限值電位以及場效移動度較少依賴於半導體層膜厚的半導體裝置。另外，代表性實施形態之半導體裝置，係藉由上述製造方法製造之半導體裝置。
上述基板可為例如Si基板、藍寶石基板、石英基板、玻璃基板或可撓性樹脂製薄板之所謂塑膠薄膜。塑膠薄膜可為聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚醯亞胺、聚丙烯酸酯、聚醯亞胺、聚碳酸酯、纖維素三乙酸酯、纖維素乙酸酯丙酸酯等。上述電極材料可為在ITO、ZnO添加Al、Ga、In、B等之氧化物材料，或Mo、Co、W、Ti、Au、Al、Ni、Pt等金屬以及其複合物等。另外，必要時，於彼等半導體材料實施摻雜質處理亦可。上述第1通道層為至少包含In元素及O元素之化合物。另外，亦可為包含Zn元素、Sn元素、Ge元素或Si元素之化合物。具體之化合物有例如氧化銦或氧化銦添加錫、鋅、矽、鍺之In-Mn-O(Mn：Sn、Zn、Si、Ge)等。其中，氧以外之構成元素之中In元素之組成比為50%以上。第2通道層為至少包含Zn元素及O元素之化合物。另外，亦可包含Sn元素。具體之化合物有例如不含In元素之Zn-O、Zn-Sn-O等。另外，欲提升氧化物半導體電晶體性能時，可於氧化物半導體形成後實施退火處理。上述絕緣膜材料，例如有矽之氧化物或氮化物、鋁之氧化物或氮化物、Y2 O3 、YSZ、HfO2 等之金屬氧化物類，有機絕緣高分子類則有聚醯亞胺衍生物、苯環丁烯衍生物、光丙烯基衍生物、聚苯乙烯衍生物、聚乙烯基苯酚衍生物、聚酯衍生物、聚碳酸酯衍生物、聚酯衍生物、聚醋酸乙烯衍生物、聚尿烷衍生物、聚碸衍生物、丙烯酸酯樹脂、丙烯基樹脂、環氧樹脂等。
本實施形態之發明之場效電晶體，其特徵為具有：閘極電極；第1半導體層，相對於閘極電極介由閘極絕緣膜而設置；第2半導體層，連接於第1半導體層；源極電極，連接於第2半導體層；及汲極電極，連接於第2半導體層；第1半導體層，係具有In元素及O元素；第2半導體層，係具有Zn元素及O元素。藉由該構成，可以減低場效電晶體之膜厚依存性。具體言之為，可以減低臨限值電位及場效移動度對半導體層之膜厚依存性。結果，可於大面積基板上提供特製之整合之TFT陣列，另外，可實現使用彼等TFT之顯示裝置、RFID標籤等。
上述膜厚依存性之根據係依據實驗結果而如後述說明。
另外，本實施形態之發明不限定於上述構成，在不脫離本發明技術思想範圍內可以進行各種變更實施。
(第2實施形態)
圖2表示本發明第2實施形態之半導體裝置之構成及製造方法之圖。半導體裝置係以所謂底部閘極/頂部接觸型(bottom gate/top contact type)氧化物TFT為例。所謂底部閘極，係指在半導體層CH之更下層形成閘極電極GE之構造，頂部接觸係指在半導體層CH之更上層形成源極/汲極電極SD之構造。
第2實施形態之半導體裝置之製造方法如下。首先，如圖2(A)所示，於絕緣體基板SU上形成閘極電極GE、閘極絕緣膜GI、第1半導體層CH1。
基板SUB係由例如玻璃、石英、塑膠薄膜等構成，必要時可於形成有閘極電極GE之側之表面施予絕緣膜之塗佈。
閘極電極GE，係由導電性材料，例如Mo(鉬)、Cr(鉻)、W(鎢)、Al(鋁)、Cu(銅)、Ti(鈦)、Ni(鎳)、Ta(鉭)、Ag(銀)、Co(鈷)、Zn(鋅)、Au(金)或其他金屬之單膜，彼等之合金膜、彼等之積層膜，或者ITO(In-Sn-O：銦錫氧化物)等之金屬氧化物導電膜，彼等與金屬之積層膜，氮化鈦(Ti-N)等之金屬氮化物導電膜，彼等與金屬之積層膜，其他之導電性金屬化合物膜，彼等與金屬之積層膜，包含高濃度載子之半導體，或者半導體與金屬之積層膜構成，其成膜可藉由蒸鍍法或CVD法、或濺鍍法等進行，加工係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行。
閘極絕緣膜GI較好是使用Si-O、Al-O等之氧化物絕緣膜，但亦可使用Si-N等氧化物以外之無機絕緣膜，聚對二甲苯(parylene)等之有機絕緣膜。閘極絕緣膜GI之成膜可藉由蒸鍍法或CVD法、或濺鍍法、塗佈法等進行，加工係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行。
第1半導體層CH1，可藉由In-O、In-Zn-O、In-Sn-O、In-Ga-O、In-Si-O等氧化物，以及彼等之複合氧化物形成，彼等之成膜可藉由濺鍍法、PLD法、CVD法、塗佈法或印刷法等進行。在形成第1半導體層CH1之工程終了後，進行將第1半導體層CH1除了特定部分以外予以除去之工程，該工程可藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行。本實施形態中，第1半導體層CH1，係使用In-Sn-O(In：Sn=90：10)，在氣體壓0.5Pa(Ar+10% O2 )、DC電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚3～60nm。該工程終了後，將第1半導體層CH1加工成為島狀。其中，所謂「島狀」係指將第1半導體層CH1之中必要部分留下，除去其他部分之意義。以下同樣使用該語意。
之後，如圖2(B)所示，進行形成第2半導體層CH2之工程，之後，進行將第2半導體層CH2除了特定部分以外予以除去之工程，該工程終了後，第2半導體層CH2係以完全覆蓋第1半導體層CH1的方式被加工成為島狀，所謂「完全覆蓋」意味著，不僅第1半導體層CH1之上方，就連側面亦藉由第2半導體予以覆蓋，第1半導體層與之後形成的源極電極或汲極電極呈現不直接連接之狀態。在形成上述第2半導體層的工程之中，第2半導體層CH2，可藉由Zn-Sn-O、Zn-O、Sn-O等氧化物予以形成，彼等之成膜可藉由濺鍍法、PLD法、CVD法、塗佈法或印刷法等進行。將第2半導體層CH2除了特定部分以外予以除去之工程，可藉由通常之光微影成像技術與濕蝕刻或者乾蝕刻之組合來進行。本實施形態中，第2半導體層CH2，係使用Zn-Sn-O(Zn：Sn=50：50)，在氣體壓0.5Pa(Ar+20% O2 )、RF電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚5～75nm。
之後，如圖1(c)所示，形成源極/汲極電極SD，源極/汲極電極SD，係和閘極電極GE同樣，由導電性材料，例如Mo(鉬)、Cr(鉻)、W(鎢)、Al(鋁)、Cu(銅)、Ti(鈦)、Ni(鎳)、Ta(鉭)、Ag(銀)、Co(鈷)、Zn(鋅)、Au(金)或其他金屬之單膜，彼等之合金膜、彼等之積層膜，或者ITO(In-Sn-O：銦錫氧化物)等之金屬氧化物導電膜，彼等與金屬之積層膜，氮化鈦(Ti-N)等之金屬氮化物導電膜，彼等與金屬之積層膜，其他之導電性金屬化合物膜，彼等與金屬之積層膜，包含高濃度載子之半導體，或者半導體與金屬之積層膜構成，其成膜可藉由CVD法、或濺鍍法等進行，加工係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行。製作之TFT之通道長設為0.1mm，通道寬設為2mm。
以上說明之場效電晶體及其製造方法之特徵如下。
首先，其特徵為具有：第1工程，係於閘極絕緣膜上形成具有In元素及O元素之第1半導體層；及第2工程，係於第1半導體膜上形成具有Zn元素及O元素之第2半導體層。藉由最低限具有上述工程，而可達成本發明之目的，實現如圖1說明之場效電晶體，減低場效電晶體之膜厚依存性。進行第2工程之後，另外，進行將第2半導體層除了特定部分以外予以除去的第4工程。
另外，特別是於第2實施形態之發明中，進行上述第1工程之後，另外，進行將第1半導體層除了特定部分以外予以除去的第3工程，然後進行第2工程。藉由該特徵，特別是，可以實現如圖2所示構成之場效電晶體。依據該製造方法製作之場效電晶體，特別是第1半導體層與源極電極未直接連接，此為其特徵。第1半導體層與汲極電極之關係亦相同。
該構成之效果，可以藉由和如後述說明之圖7之場效電晶體之對比予以明確。亦即，在不滿足如後述說明之Rc1>Rc2之關係式之情況下，達成減低場效電晶體之膜厚依存性之效果。
圖3表示第2實施形態製作之氧化物TFT之臨限值電位Vth、場效移動度(圖3(A))、以及汲極電壓VD施加1V、閘極電壓VG施加10V時之ON電流(圖3(B))與第1半導體層CH1之膜厚之關係。此時，第2半導體層CH2之膜厚設為25nm。如圖3所示，第1半導體層CH1之膜厚為5nm以上、臨限值電位±1V以內、場效移動度43～48cm2 /Vs、ON電流2×10-4 A。相對於膜厚變動，特性幾乎未有變化，因此對大面積基板之TFT陣列之製作變為容易。
圖4表示第2實施形態製作之氧化物TFT之臨限值電位Vth、場效移動度(圖4(A))、以及汲極電壓VD施加1V、閘極電壓VG施加10V時之ON電流(圖4(B))與第2半導體層CH2之膜厚之關係。此時，第1半導體層CH1之膜厚設為5nm。如圖4所示，第2半導體層CH2之膜厚為50nm以下、臨限值電位±1V以內、場效移動度45～50cm2 /Vs、ON電流2×10-4 A。相對於膜厚變動，特性幾乎未有變化，因此對大面積基板之TFT陣列之製作變為容易。
(第1比較例)
其和第2實施形態之差異在於，第2半導體層CH2係由含有In之氧化物材料構成，除此以外均和第2實施形態相同。
第1比較例之第2半導體層CH2，係藉由In-O、In-Ga-Zn-O、In-Sn-O、In-Zn-O、In-Ga-O等包含In之氧化物，以及彼等之複合氧化物予以形成，彼等之成膜可藉由濺鍍法、PLD法、CVD法、塗佈法或印刷法等進行。於第1比較例，第1半導體層CH1係使用In-Sn-O，第2半導體層CH2係使用In-Ga-Zn-O，In-Ga-Zn-O膜係在氣體壓0.5Pa(Ar+20% O2 )、RF電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成。
圖5表示第1比較例製作之氧化物TFT之第1半導體層CH1之膜厚與臨限值電位Vth、場效移動度之間之關係圖。此時，第2半導體層CH2之膜厚設為25nm。如圖5所示，伴隨第1半導體層CH1之膜厚增加，臨限值電位朝負側偏移，場效移動度亦增加。和第2實施形態比較，相對於半導體層之膜厚具有依存性，TFT特性之變動較差。其理由可以推測為，因為第2半導體層CH2含有In，基於第2半導體層CH2朝第1半導體層CH1之In之5s電子而形成載波網路(carrier network)，於第1半導體層CH1內視為載子之增加。
如上述說明，本發明係和第1比較例不同，特別是，藉由在第1半導體層CH1包含有In元素，而可以實現減低場效電晶體之膜厚依存性之效果。
(第2比較例)
和第2實施形態之差異在於不使用2種類之半導體層，僅成為單層之半導體層，其以外均同第1實施形態。
第2比較例中之半導體層CH，係為元件分離而被加工成為島狀，藉由通常之光微影成像技術與濕蝕刻或者乾蝕刻之組合來進行。
半導體層CH，係藉由Zn-O、In-O、Ga-O、Sn-O、In-Ga-Zn-O、Za-Sn-O、In-Sn-O、In-Zn-O、Ga-Zn-O、In-Ga-O等之，包含Zn、In、Ga、Sn之氧化物，以及彼等之複合氧化物形成，彼等之成膜可藉由濺鍍法、PLD法、CVD法、塗佈法或印刷法等進行。本例中，半導體層CH，係使用Zn-Sn-O，在氣體壓0.5Pa(Ar+8% O2 )、RF電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚5～60nm。
圖6表示第2比較例製作之氧化物TFT之膜厚與臨限值電位Vth、場效移動度之間之關係圖。如圖6所示，伴隨半導體層之膜厚增加，臨限值電位朝負側偏移，場效移動度僅稍微增加。和第1實施形態比較，相對於膜厚呈現極為強烈之依存性。結果，其他材料亦同樣，可以推測為伴隨膜厚增加，載子數亦增加。
如上述說明，本發明係和第2比較例之發明不同，特則是，藉由第1半導體層與第2半導體層之2層構造，以及通道材料之組合，可以達成減低場效電晶體之膜厚依存性之效果。
(第3實施形態)
和第2實施形態之差異在於，包含同時加工第1半導體層CH1及第2半導體層CH2之製程，而且源極/汲極電極SD連接於雙方之半導體層CH。除此以外均同第2實施形態。
圖7表示第3實施形態之半導體裝置之構成圖。圖7(A)所示構造係依據以下順序被製作。形成閘極電極GE、閘極絕緣膜GI之後，連續沈積第1半導體層CH1與第2半導體層CH2，半導體層CH，係藉由元件分離用之通常之光微影成像技術與濕蝕刻或乾蝕刻之組合來進行。第1半導體層CH1，係藉由In-O、In-Zn-O、In-Sn-O、In-Ga-O、In-Si-O等氧化物，以及彼等之複合氧化物形成，第2半導體層CH2，係藉由Zn-Sn-O、Zn-O、Sn-O等氧化物形成。彼等之成膜可藉由濺鍍法、PLD法、CVD法、塗佈法或印刷法等進行。本實施形態中，第1半導體層CH1，係使用In-Sn-O(In：Sn=80：20)，在氣體壓0.5Pa(Ar+10% O2 )、DC電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚3～60nm。第2半導體層CH2，係藉由Zn-Sn-O(Zn：Sn=70：30)，在氣體壓0.5Pa(Ar+20% O2 )、RF電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚5～75nm。之後，沈積源極/汲極電極SD，係藉由通常之光微影成像技術與乾蝕刻或濕蝕刻之組合來進行。
圖7(B)表示區域(I)之擴大圖。如圖7(B)所示，假設通道部分之電阻值為Rc，由通道部分通過第1半導體層CH1至源極/汲極電極SD為止之電阻值為Rc1，由通道部分通過第2半導體層CH2至源極/汲極電極SD為止之電阻值為Rc2。其中「通道層」係意味著：第1半導體層CH1之中，特別是，設於源極電極與汲極電極間之部分的層。當Rc1≦Rc2時，伴隨半導體層之膜厚增加而製作之TFT之臨限值電位會朝負側偏移。另外，當Rc1>Rc2時，製作之TFT係呈現和第2實施形態製作之TFT同樣之特性，臨限值電位為±1V以內，場效移動度為43～50cm2 /Vs，ON電流為2×10-4 A。由該結果可知，源極/汲極電極SD直接連接於第1半導體層CH1與第2半導體層CH2時，Rc1>Rc2之關係為必要不可缺者，第1半導體層CH1之電阻值低於第2半導體層CH2時，可以推測出有助於作為通道者乃第1半導體層CH1。本實施形態之製造方法中，可同時加工CH1與CH2，可以減少製程工程及光罩，可以減低成本。
(第4實施形態)
圖8表示本發明第4實施形態之半導體裝置之構成及製造方法之圖。半導體裝置係以所謂底部閘極/頂部接觸型氧化物TFT為例。所謂底部閘極，係指在半導體層CH之更下層形成閘極電極GE之構造，頂部接觸係指在半導體層CH之更上層形成源極/汲極電極SD之構造。除製造方法以外係使用和第2實施形態同樣之材料、製程。
第4實施形態之半導體裝置之製造方法如下。首先，如圖8(A)所示，於絕緣體基板SU上依序形成閘極電極GE、閘極絕緣膜GI、第1半導體層CH1及第2半導體層CH2。
第1半導體層CH1，係藉由In-O、In-Zn-O、In-Sn-O、In-Ga-O、In-Si-O等氧化物，以及彼等之複合氧化物形成，第2半導體層CH2，係藉由Zn-Sn-O、Zn-O、Sn-O等氧化物予以形成。彼等之成膜可藉由濺鍍法、PLD法、CVD法、塗佈法或印刷法等進行。本實施形態中，第1半導體層CH1，係使用In-Sn-O(In：Sn=70：30)，在氣體壓0.5Pa(Ar+10% O2 )、DC電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚3～60nm。第2半導體層CH2，係使用Zn-Sn-O(Zn：Sn=30：70)，在氣體壓0.5Pa(Ar+20% O2 )、RF電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚5～75nm。如上述說明，在連續沈積第1半導體層CH1及第2半導體層CH2之工程中終了之後，進行將第1半導體層CH1及第2半導體層CH2除了特定部分以外予以除去之工程，該工程之加工，可藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行。
之後，如圖8(B)所示，沈積阻障層BL，藉由加工形成和第2半導體層CH2間之配線用貫穿孔CON。阻障層BL，係使用Si-O、Al-O或其他氧化物絕緣膜，亦可使用Si-N等氧化物以外之無機絕緣膜、聚對二甲苯等之有機絕緣膜。阻障層BL之成膜，可藉由濺鍍法、CVD法、塗佈法等進行。加工係藉由通常之光微影成像技術與濕蝕刻或乾蝕刻之組合來進行。
之後，如圖8(C)所示，沈積源極/汲極電極SD，加工係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行。
製作之TFT之通道長設為0.1mm，通道寬設為2mm，呈現和第2實施形態製作之TFT同等特性。獲得第1半導體層CH1之膜厚為5nm以上、第2半導體層CH2之膜厚為5～50nm之範圍，臨限值電位為±1V以內、場效移動度45～51cm2 /Vs、ON電流2×10-4 A。相對於膜厚變動，特性幾乎未有變化，因此對大面積基板之TFT陣列之製作變為容易。
將上述說明之場效電晶體及其製造方法之特徵，與特別是第2實施形態之場效電晶體及其製造方法加以對比、說明。
第4實施形態之發明，係於閘極絕緣膜上進行形成具有In元素及O元素之第1半導體層的第1工程之後，於第1半導體膜上，進行形成具有Zn元素及O元素之第2半導體層的第2工程。進行第2工程之後，另外，進行將第1半導體層及第2半導體層除特定部分以外予以除去的第6工程為其特徵。
依據此製造方法所製造之場效電晶體，特別是，基於僅源極電極與第2半導體層直接連接之構成，而和第2實施形態同樣，能達成減低場效電晶體之膜厚依存性的效果。
(第5實施形態)
圖9表示本發明第5實施形態之半導體裝置之構成及製造方法之圖。半導體裝置係以所謂底部閘極/底部接觸型氧化物TFT為例。所謂底部閘極，係指在半導體層CH之更下層形成閘極電極GE之構造，底部接觸係指在半導體層CH之更下層形成源極/汲極電極SD之構造。除製造方法以外係使用和第2實施形態同樣之材料、製程。
第5實施形態之半導體裝置之製造方法如下。首先，如圖9(A)所示，於絕緣體基板SU上依序形成閘極電極GE、閘極絕緣膜GI、源極/汲極電極SD。
之後，如圖9(B)所示形成第1半導體層CH1。第1半導體層CH1，係藉由In-O、In-Zn-O、In-Sn-O、In-Ga-O、In-Si-O等氧化物，以及彼等之複合氧化物形成，成膜係藉由濺鍍法、PLD法、CVD法、塗佈法或印刷法等進行。加工係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行。此時，源極/汲極電極SD與第1半導體層CH1之形成順序可以前後相反。本實施形態中，第1半導體層CH1，係使用In-O(氧化銦100%)，在氣體壓0.5Pa(Ar+10% O2 )、DC電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚3～60nm。
之後，如圖9(C)所示形成第2半導體層CH2。第2半導體層CH2，係藉由Zn-Sn-O、Zn-O、Sn-O等氧化物形成，成膜係藉由濺鍍法、PLD法、CVD法、塗佈法或印刷法等進行。加工係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行。第2半導體層CH2，係使用Zn-Sn-O(Zn：Sn=80：20)，在氣體壓0.5Pa(Ar+20% O2 )、RF電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚5～75nm。
製作之TFT之通道長設為0.1mm，通道寬設為2mm，呈現和第2實施形態製作之TFT同等特性。獲得第1半導體層CH1之膜厚為5nm以上、第2半導體層CH2之膜厚為5～50nm之範圍，臨限值電位為±1V以內、場效移動度43～50cm2 /Vs、ON電流2×10-4 A。相對於膜厚變動，特性幾乎未有變化，因此對大面積基板之TFT陣列之製作變為容易。
(第6實施形態)
圖10表示本發明第6實施形態之半導體裝置之構成及製造方法之圖。半導體裝置係以所謂頂部閘極/頂部接觸型氧化物TFT為例。所謂頂部閘極，係指在半導體層CH之更上層形成閘極電極GE之構造，頂部接觸係指在半導體層CH之更上層形成源極/汲極電極SD之構造。除製造方法以外係使用和第2實施形態同樣之材料、製程。
第6實施形態之半導體裝置之製造方法如下。首先，如圖10(A)所示，於絕緣體基板SU上依序形成第2半導體層CH2、源極/汲極電極SD、第1半導體層CH1。此時，源極/汲極電極SD與第1半導體層CH1之形成順序亦可前後相反。
第2半導體層CH2，係藉由Zn-Sn-O、Zn-O、Sn-O等氧化物形成，成膜係藉由濺鍍法、PLD法、CVD法、塗佈法或印刷法等進行。加工係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行。本實施形態中，第2半導體層CH2，係使用Zn-Sn-O(Zn：Sn=30：70)，在氣體壓0.5Pa(Ar+20% O2 )、RF電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚5～75nm。
源極/汲極電極SD，成膜後，係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來加工。
第1半導體層CH1，係藉由In-O、In-Zn-O、In-Sn-O、In-Ga-O、In-Si-O等氧化物，以及彼等之複合氧化物形成，成膜係藉由濺鍍法、PLD法、CVD法、塗佈法或印刷法等進行。加工係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行。本實施形態中，第1半導體層CH1，係使用In-Ga-O(In：Ga=95：5)，在氣體壓0.5Pa(Ar+10% O2 )、DC電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚3～60nm。
之後，如圖10(B)所示形成閘極絕緣膜GI之後，藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行加工。
之後，如圖10(C)所示形成閘極電極GE之後，藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行加工。
製作之TFT之通道長設為0.1mm，通道寬設為2mm，呈現和第2實施形態製作之TFT同等特性。獲得第1半導體層CH1之膜厚為5nm以上、第2半導體層CH2之膜厚為5～50nm之範圍，臨限值電位為±1V以內、場效移動度42～48cm2 /Vs、ON電流2×10-4 A。相對於膜厚變動，特性幾乎未有變化，因此對大面積基板之TFT陣列之製作變為容易。
(第7實施形態)
圖11表示本發明第7實施形態之半導體裝置之構成及製造方法之圖。半導體裝置係以所謂頂部閘極/底部接觸型氧化物TFT為例。所謂頂部閘極，係指在半導體層CH之更上層形成閘極電極GE之構造，底部接觸係指在半導體層CH之更下層形成源極/汲極電極SD之構造。除製造方法以外係使用和第2實施形態同樣之材料、製程。
第7實施形態之半導體裝置之製造方法如下。首先，如圖11(A)所示，於絕緣體基板SU上依序形成源極/汲極電極SD、第2半導體層CH2、第1半導體層CH1。
源極/汲極電極SD，成膜後，係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來加工。
第2半導體層CH2，係藉由Zn-Sn-O、Zn-O、Sn-O等氧化物形成，成膜係藉由濺鍍法、PLD法、CVD法、塗佈法或印刷法等進行。加工係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行。本實施形態中，第2半導體層CH2，係使用Zn-O(氧化鋅100%)，在氣體壓0.5Pa(Ar+20% O2 )、RF電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚5～75nm。
第1半導體層CH1，係藉由In-O、In-Zn-O、In-Sn-O、In-Ga-O、In-Si-O等氧化物，以及彼等之複合氧化物形成，成膜係藉由濺鍍法、PLD法、CVD法、塗佈法或印刷法等進行。加工係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行。本實施形態中，第1半導體層CH1，係使用In-Si-O(In：Si=95：5)，在氣體壓0.5Pa(Ar+10% O2 )、DC電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚3～60nm。
之後，如圖11(B)所示形成閘極絕緣膜GI之後，藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行加工。
之後，如圖11(C)所示形成閘極電極GE之後，藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行加工。
製作之TFT之通道長設為0.1mm，通道寬設為2mm，呈現和第2實施形態製作之TFT同等特性。獲得第1半導體層CH1之膜厚為5nm以上、第2半導體層CH2之膜厚為5～50nm之範圍，臨限值電位為±1V以內、場效移動度43～47cm2 /Vs、ON電流2×10-4 A。相對於膜厚變動，特性幾乎未有變化，因此對大面積基板之TFT陣列之製作變為容易。
(第3比較例)
其和第1～第7實施形態之差異在於，第1半導體層中之氧以外之構成元素之中，In元素之組成比未滿50%，除此以外均和第1～第7實施形態相同。
第3比較例之半導體裝置之構成及製造方法，係使用和第7實施形態相同者(圖11)。
半導體裝置之製造方法如下。首先，如圖11(A)所示，於絕緣體基板SU上依序形成源極/汲極電極SD、第2半導體層CH2、第1半導體層CH1。
源極/汲極電極SD，成膜後，係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來加工。
第2半導體層CH2，係藉由Zn-Sn-O、Zn-O、Sn-O等氧化物形成，成膜係藉由濺鍍法、PLD法、CVD法、塗佈法或印刷法等進行。加工係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行。本實施形態中，第2半導體層CH2，係使用Zn-Sn-O(Zn：Sn=50：50)，在氣體壓0.5Pa(Ar+20% O2 )、RF電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚5～75nm。
第1半導體層CH1，係藉由In-O、In-Zn-O、In-Sn-O、In-Ga-O、In-Si-O等氧化物，以及彼等之複合氧化物形成，成膜係藉由濺鍍法、PLD法、CVD法、塗佈法或印刷法等進行。加工係藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行。本實施形態中，第1半導體層CH1，係使用In-Sn-O(In：Sn=40：60)，在氣體壓0.5Pa(Ar+10% O2 )、DC電力50W、成長溫度(室溫)條件下，藉由濺鍍法形成膜厚3～60nm。
之後，如圖11(B)所示形成閘極絕緣膜GI之後，藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行加工。
之後，如圖11(C)所示形成閘極電極GE之後，藉由通常之光微影成像技術與乾蝕刻或者濕蝕刻之組合來進行加工。
和第2~第7實施形態製作之TFT比較，所製作之TFT，伴隨第1半導體層CH1之膜厚增加其之臨限值電位會產生偏移，場效移動度成為約15～20cm2 /Vs。第1半導體層CH1中之氧以外之構成元素之中In元素之組成比未滿50%時TFT特性會急速劣化。結果，可以推測為因為第1半導體層CH1內之In濃度減少而使載子減少。
(第8實施形態)
圖12表示本發明第8實施形態之半導體裝置之構成圖。使用第2～第7實施形態所示構造之TFT，來構成天線共振電路11、整流器12、調變器13、數位電路14等，而形成無線標籤。無線標籤係藉由讀取器15與寫入器16藉由無線進行通信。另外，氧化物半導體為透明材料，因此可以形成大略透明之電路。例如電極及配線部分係使用ITO等之透明導電膜，TFT部分係使用本發明之構造而可以實現，確認可以進行13.56MHz之送/受信。並非如習知RFID標籤，Si晶片或金屬等天線等之構造為可視之形態，因此可以在無損記載於薄膜或卡片上之創意情況下，可於之後予以附加。
(第9實施形態)
圖13表示本發明第9實施形態之半導體裝置之構成圖。於第9實施形態，係於基板SU上以陣列狀配置有：以具有上述第2～第7實施形態構造之TFT為構成要素的元件。上述第2～第7實施形態之TFT，除使用於陣列內之各元件之開關或區動用電晶體以外，亦可使用於電晶體，該電晶體可構成以下電路：例如閘極線驅動電路18用於對和該TFT之閘極電極GE連接之閘極配線17傳送信號，或資料線驅動電路20用於對和該TFT之源極電極/汲極電極SD連接之資料配線19傳送信號。此情況下，可將各元件之TFT與閘極線驅動電路18或資料線驅動電路20內之TFT並行形成。
上述陣列適用於主動矩陣型液晶顯示裝置時，各元件之構成係如圖14所示。圖中x方向延伸之閘極配線17被供給掃描信號時，TFT21成為ON(導通)，經由該設為ON之TFT21，使來自圖中y方向延伸之資料配線19之影像信號被供給至畫素電極22。閘極配線17，係於圖中y方向被並設，資料配線19，係於圖中x方向被並設，畫素電極22被配置於鄰接之一對閘極配線17與鄰接之一對資料配線19所包圍之區域(畫素區域)。此情況下，例如資料配線19被電連接於源極電極SE，畫素電極22被電連接於汲極電極DE。或者，資料配線19兼作為源極電極SE亦可。另外，不限定於液晶顯示裝置，上述陣列亦可適用於有機EL顯示裝置。此情況下，使TFT適用於構成畫素電路之電晶體。另外，使上述陣列適用於記憶元件，使TFT適用於選擇電晶體亦可。
以上係依據實施形態具體說明本發明，但本發明並不限定於上述實施形態，在不脫離其要旨情況下可做各種變更實施。
(發明效果)
依據本發明，可以減低場效電晶體之膜厚依賴性。
SU．．．基板
GI．．．閘極絕緣膜
CH1．．．第1半導體層
CH2．．．第2半導體層
tc1．．．第1半導體層之膜厚
tc2．．．第2半導體層之膜厚
SE．．．源極電極
DE．．．汲極電極
VS．．．源極電壓
VD．．．汲極電壓
VG．．．閘極電壓
SD．．．源極/汲極電極
CH．．．半導體層
Rc．．．通道層之電阻值
Rc1．．．通道層與源極/汲極電極間之第1半導體層之電阻值
Rc2．．．通道層與源極/汲極電極間之第2半導體層之電阻值
CON．．．配線用貫穿孔
BL．．．阻障層
11．．．天線共振電路
12．．．整流器
13．．．調變器
14．．．數位電路
15．．．讀取器
16．．．寫入器
17．．．閘極配線
18．．．閘極線驅動電路
19．．．資料配線
20．．．資料線驅動電路
21．．．薄膜電晶體
22．．．畫素電極
圖1表示本發明第1實施形態之半導體裝置之構成斷面圖。
圖2表示本發明第2實施形態之半導體裝置之構成及製造方法之斷面圖。
圖3表示本發明第2實施形態製作之半導體裝置之第1半導體層之膜厚與臨限值電位、場效移動度、ON電流之間之關係圖。
圖4表示本發明第2實施形態製作之半導體裝置之第2半導體層之膜厚與臨限值電位、場效移動度、ON電流之間之關係圖。
圖5表示本發明第1比較例製作之半導體裝置之第1半導體層之膜厚與臨限值電位、場效移動度之間之關係圖。
圖6表示本發明第1比較例製作之半導體裝置之半導體層膜厚與臨限值電位、場效移動度之間之關係圖。
圖7表示本發明第3實施形態之半導體裝置之構成之斷面圖。
圖8表示本發明第4實施形態之半導體裝置之構成及製造方法之斷面圖。
圖9表示本發明第5實施形態之半導體裝置之構成及製造方法之斷面圖。
圖10為本發明第6實施形態之半導體裝置之構成及製造方法之斷面圖。
圖11表示本發明第7實施形態之半導體裝置之構成及製造方法之斷面圖。
圖12表示本發明第8實施形態之RFID(無線標籤)之構成方塊圖。
圖13表示本發明第9實施形態之半導體裝置之構成模式圖。
圖14表示本發明第10實施形態之半導體裝置適用於主動矩陣型液晶顯示裝置之構成模式圖。
SU．．．基板
GI．．．閘極絕緣膜
GE．．．閘極電極
CH1．．．第1半導體層
CH2．．．第2半導體層
tc1．．．第1半導體層之膜厚
tc2．．．第2半導體層之膜厚
SE．．．源極電極
DE．．．汲極電極
VS．．．源極電壓
VD．．．汲極電壓
VG．．．閘極電壓

Claims (15)

  1. 一種場效電晶體，其特徵為：具有：閘極電極；第1半導體層，相對於上述閘極電極介由閘極絕緣膜而設置；第2半導體層，連接於上述第1半導體層；源極電極，連接於上述第2半導體層；及汲極電極，連接於上述第2半導體層；上述第1半導體層，係具有In元素及O元素；上述第2半導體層，係具有Zn元素及O元素，但是，不具有In元素。
  2. 如申請專利範圍第1項之場效電晶體，其中上述第1半導體層，係另具有Zn元素、Sn元素、Ge元素或Si元素。
  3. 如申請專利範圍第1項之場效電晶體，其中上述第2半導體層，係另具有Sn元素。
  4. 如申請專利範圍第1項之場效電晶體，其中上述第1半導體層與上述源極電極係未直接連接。
  5. 如申請專利範圍第1項之場效電晶體，其中上述源極電極，係和上述第1半導體層以及上述第2半導體層直接連接；將上述第1半導體層之通道層與上述源極電極之間之電阻之中，介設有上述第1半導體層之部分之電阻設為 R1，將上述通道層與上述源極電極之間之電阻之中，介設有上述第2半導體層之部分之電阻設為R2時，R1係大於R2。
  6. 如申請專利範圍第1項之場效電晶體，其中上述第1半導體層，在全體佔有之氧以外之構成元素之中，In組成比為50%以上。
  7. 如申請專利範圍第1項之場效電晶體，其中上述閘極電極，係設於上述場效電晶體之基板上，上述閘極絕緣膜，係設於上述閘極電極上，上述第1半導體層，係設於上述閘極絕緣膜上，上述第2半導體層，係設於上述第1半導體層上，上述源極電極及上述汲極電極，係設於上述第2半導體層上。
  8. 一種場效電晶體之製造方法，其特徵為具有：於閘極絕緣膜上，形成具有In元素及O元素之第1半導體層的第1工程；及於上述第1半導體膜上，形成具有Zn元素及O元素但是不具有In元素之第2半導體層的第2工程。
  9. 如申請專利範圍第8項之場效電晶體之製造方法，其中進行上述第1工程之後，另外進行將上述第1半導體層除了特定部分以外予以除去的第3工程，之後進行上述第2工程。
  10. 如申請專利範圍第9項之場效電晶體之製造方 法，其中進行上述第2工程之後，另外進行將上述第2半導體層除了特定部分以外予以除去的第4工程。
  11. 如申請專利範圍第10項之場效電晶體之製造方法，其中進行上述第4工程之後，另外進行第5工程而形成連接於上述第2半導體層之源極電極，以及連接於上述第2半導體層之汲極電極。
  12. 如申請專利範圍第8項之場效電晶體之製造方法，其中進行上述第1工程之後，進行上述第2工程，進行上述第2工程之後，另外進行將上述第1半導體層以及上述第2半導體層除了特定部分以外予以除去的第6工程。
  13. 如申請專利範圍第12項之場效電晶體之製造方法，其中進行上述第6工程之後，另外進行第7工程而形成連接於上述第1半導體層及上述第2半導體層之源極電極，以及連接於上述第1半導體層及上述第2半導體層之汲極電極。
  14. 如申請專利範圍第8項之場效電晶體之製造方法，其中上述第1半導體層，係另具有Zn元素、Sn元素、Ge元素或Si元素。
  15. 如申請專利範圍第8項之場效電晶體之製造方 法，其中上述第2半導體層，係另具有Sn元素。
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