WO2012117778A1 - 半導体装置の製造方法および半導体装置 - Google Patents

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WO2012117778A1
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film
semiconductor film
metal oxide
semiconductor
etching
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PCT/JP2012/051659
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哲史 河村
内山　博幸
裕紀 若菜
太亮 尾崎
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株式会社日立製作所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Definitions

  • the present invention relates to a method of manufacturing a semiconductor device and a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having a field effect transistor using a semiconductor film made of a metal oxide as a channel layer.
  • a thin film transistor which is a kind of field effect transistor, can be formed on an insulating substrate such as glass, and is a device that plays an important role in electronics technology.
  • amorphous silicon or polycrystalline silicon is widely used as a channel layer material for TFTs.
  • TFTs using a semiconductor film made of a metal oxide as a channel layer have attracted attention as an alternative material for these silicon materials. Collecting.
  • a semiconductor film made of a metal oxide has excellent characteristics as a channel layer, the use of the semiconductor film can improve the characteristics of the TFT.
  • Many semiconductor films made of metal oxide can be formed at room temperature. Therefore, it can be used when forming a TFT on a so-called flexible substrate such as a plastic film having low heat resistance, and is considered as one of the promising candidates for the channel layer material of the TFT.
  • Non-Patent Document 1 discloses a TFT using In—Ga—Zn—O as a channel layer.
  • this document discloses that a region having a thickness of about 30 nm where the underlying channel layer is damaged is removed by wet etching when the source electrode and the drain electrode are dry-etched.
  • Non-Patent Document 2 discloses a TFT using In—Ga—Zn—O as a channel layer.
  • the source and drain electrodes are dried by forming an etch stopper layer of Cu—In—Ga—Zn—O (high resistance semiconductor) on the In—Ga—Zn—O channel layer. The damage at the time of etching is prevented from reaching the channel layer.
  • the present inventor is engaged in research and development of a thin film transistor using a semiconductor film made of a metal oxide as described above as a channel layer.
  • processing by dry etching is excellent in processing accuracy and processing speed, and is therefore a method that has high mass productivity and is widely used industrially. Therefore, it is difficult to avoid using such a sputtering method or dry etching method. Therefore, examination of an effective method for removing the damaged layer is eagerly desired.
  • Non-Patent Document 1 discusses removing a damaged channel layer having a thickness of about 30 nm by wet etching as described above.
  • Patent Document 2 as described above, an etch stopper layer is formed so that damage during dry etching of the source electrode and the drain electrode does not reach the channel layer.
  • the thickness of the channel layer can vary if the region damaged by dry etching is simply removed by wet etching. That is, wet etching has low controllability, and when a large number of TFTs are formed in a large area, the thickness of the channel layer of each TFT varies. Since the thickness of the channel layer is an important parameter that affects the characteristics of the TFT, the variation in the TFT characteristics increases due to the variation in the thickness of the channel layer. As a result, there is a problem that the yield of the product decreases.
  • Non-Patent Document 2 has a problem that the on-current of the TFT is reduced because a Cu—In—Ga—Zn—O layer having a high resistance is inserted between the channel layer and the source / drain electrodes. is there.
  • an object of the present invention is to provide a method of manufacturing a semiconductor device having good characteristics.
  • Another object of the present invention is to provide a semiconductor device having good characteristics.
  • an object of the present invention is to provide a configuration of a semiconductor device capable of improving the characteristics of a top contact TFT which is easily damaged by etching during processing of a source / drain electrode.
  • a method for manufacturing a semiconductor device shown in a representative embodiment includes: (a) forming a first semiconductor film made of a semiconductor containing a first metal oxide above a substrate; (B) forming a second semiconductor film made of a semiconductor containing a second metal oxide on the first semiconductor film; (c) the first semiconductor film and the second semiconductor film; (D) After the step (c), a step of forming a first conductive film on the second semiconductor film, and (e) after the step (d), A step of removing the first conductive film in the first region on the second semiconductor film by etching; and (f) removing the second semiconductor film in the first region by etching after the step (e). Between the step (c) and the step (f) (g Subjected to heat treatment in the first semiconductor film, a step of crystallizing the first semiconductor film.
  • a method for manufacturing a semiconductor device shown in a representative embodiment includes (a) a step of forming a semiconductor layer above a substrate, and (b) on the semiconductor layer. Forming a first semiconductor film made of a semiconductor containing a first metal oxide; and (c) forming a second semiconductor film made of a semiconductor containing a second metal oxide on the first semiconductor film.
  • a semiconductor device shown in a representative embodiment includes: (a) a first semiconductor film made of a polycrystalline semiconductor containing a first metal oxide disposed above a substrate; (B) a source electrode and a drain electrode disposed above the first semiconductor film and spaced apart with a first region on the first semiconductor film interposed therebetween; (c) a gate electrode; d) a transistor having a gate insulating film, and (e) a second semiconductor film made of a semiconductor containing a second metal oxide, the first semiconductor film, the source electrode, and the first A second semiconductor film disposed between the semiconductor film and the drain electrode. Further, (f) a semiconductor layer may be provided below the first semiconductor film.
  • a semiconductor device with good characteristics can be manufactured.
  • the characteristics can be improved.
  • FIG. 7 is a fragmentary cross-sectional view showing the manufacturing process of the semiconductor device of First Embodiment;
  • FIG. 7 is a plan view of relevant parts showing a manufacturing step of the semiconductor device of First Embodiment;
  • FIG. 3 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 1, which is subsequent to FIG. 1;
  • FIG. 4 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 1, which is subsequent to FIG. 3;
  • FIG. 3 is a plan view of relevant parts showing the manufacturing process of the semiconductor device of the first embodiment, and showing the process following FIG. 2;
  • FIG. 5 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 1, which is subsequent to FIG. 4;
  • FIG. 7 is a cross-sectional view showing a main part of another manufacturing step of the semiconductor device in the first embodiment, following the step shown in FIG. 6;
  • FIG. 6 is a substantial part plan view showing a manufacturing process of the semiconductor device in the first embodiment, and is a relevant part plan view showing a process following FIG. 5;
  • FIG. 8 is a cross-sectional view showing a main part of another manufacturing step of the semiconductor device in the first embodiment, following the step shown in FIG.
  • FIG. 10 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 2;
  • FIG. 13 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 2, which is subsequent to FIG. 12;
  • FIG. 10 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 2, which is subsequent to FIG. 12;
  • FIG. 10 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 2;
  • FIG. 13 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 2, which is subsequent to FIG. 12;
  • FIG. 14 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 2, which is subsequent to FIG. 13;
  • FIG. 15 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 2, which is subsequent to FIG. 14;
  • FIG. 16 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 2, which is subsequent to FIG. 15;
  • FIG. 10 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 3;
  • FIG. 18 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 3, which is subsequent to FIG. 17;
  • FIG. 18 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 3, which is subsequent to FIG. 17;
  • FIG. 19 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 3, which is subsequent to FIG. 18;
  • FIG. 20 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 3, which is subsequent to FIG. 19;
  • FIG. 10 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 4;
  • FIG. 22 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 4, which is subsequent to FIG. 21;
  • FIG. 23 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 4, which is subsequent to FIG. 22;
  • FIG. 24 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device in Embodiment 4, which is subsequent to FIG. 23; It is a circuit diagram which shows the structure of an active matrix substrate. It is a top view which shows the structure of an active matrix substrate. It is a block diagram which shows the structure of an RFID tag.
  • 28A and 28B are circuit diagrams illustrating a logic circuit, in which FIG. 28A illustrates an inverter circuit, FIG. 28B illustrates a NOR circuit, and FIG. 28C illustrates a NAND circuit.
  • the constituent elements are not necessarily indispensable unless otherwise specified or apparently indispensable in principle.
  • the shapes when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numbers and the like (including the number, numerical value, quantity, range, etc.).
  • hatching may be omitted even in a cross-sectional view for easy understanding of the drawings. Further, even a plan view may be hatched to make the drawing easy to see.
  • FIG. 1 to 9 are main part sectional views or main part plan views showing manufacturing steps of the semiconductor device of the present embodiment.
  • the cross-sectional view of the main part corresponds to the AA part of the main part plan view.
  • FIG. 9 is one of main part sectional views showing the manufacturing process of the semiconductor device of the present embodiment.
  • the semiconductor device of this embodiment has a thin film transistor.
  • This thin film transistor is a so-called bottom gate / top contact transistor.
  • the bottom gate structure is a gate electrode below a semiconductor film that forms a channel (channel layer, here, a stacked film SCL of first and second metal oxide semiconductor films (conductive layer CLc and sacrificial layer SL)).
  • This refers to the structure in which the GE is arranged.
  • the top contact refers to a structure in which the source electrode SE and the drain electrode DE are disposed above the semiconductor film (here, the stacked film SCL).
  • the thin film transistor of the present embodiment is disposed on the main surface of the substrate SUB.
  • the thin film transistor of the present embodiment includes a gate electrode GE disposed on the substrate SUB, and the stacked film SCL that is a semiconductor film disposed on the gate electrode GE via the gate insulating film GIF; A source electrode SE and a drain electrode DE are disposed on the stacked film SCL.
  • the source electrode SE and the drain electrode DE are arranged at a predetermined interval on the overlapping region of the gate electrode GE and the laminated film SCL.
  • the portion having the predetermined interval becomes a channel region (first region).
  • the semiconductor film includes a first metal oxide semiconductor film (conductive layer CLc, first semiconductor film) and a second metal oxide semiconductor film (sacrificial layer SL, second semiconductor film) disposed thereon.
  • the upper second metal oxide semiconductor film (sacrificial layer SL) is removed.
  • the first metal oxide semiconductor film (conductive layer CLc) is disposed in the channel region, and the first and second layers are disposed on both sides of the channel region, that is, below the source electrode SE and the drain electrode DE.
  • a stacked film of metal oxide semiconductor films (conductive layer CLc and sacrificial layer SL) is disposed.
  • the semiconductor film is formed of a stacked film (conductive layer CLc and sacrificial layer SL) and the upper layer film (here, sacrificial layer SL) is removed in the channel region. Transistor characteristics are improved.
  • the sacrificial layer SL is removed from the semiconductor film in the channel region, damage is removed and the characteristics of the transistor can be improved.
  • the lower layer film (here, the conductive layer CLc) has an etching rate (etch rate) of the upper layer film (here, the sacrificial layer SL). ) Is selected to be lower than the etching rate.
  • the lower layer film (here, the conductive layer CLc) is crystallized (polycrystallized).
  • the average grain size of the crystals is 1 nm or more. Therefore, the etching rate is reduced due to crystallization, and the film thickness and variation of the lower layer film (here, the conductive layer CLc) are reduced during the wet etching of the upper layer film (here, the sacrificial layer SL) in the stacked film. Can do.
  • transistor characteristics can be improved.
  • the mobility of carriers (electrons and holes) can be improved and the transistor characteristics can be improved.
  • a glass substrate is prepared as the substrate SUB.
  • the substrate SUB for example, a substrate made of quartz, sapphire or the like in addition to glass can be used. Further, a substrate made of a plastic film or the like, that is, a so-called flexible substrate may be used. If necessary, a substrate in which an insulating film is coated on the surface on which the gate electrode GE is formed may be used.
  • the gate electrode material for example, a conductive film is deposited by sputtering or the like on the substrate SUB, and patterned into a predetermined shape (see FIG. 2), thereby forming the gate electrode GE.
  • the gate electrode material include molybdenum (Mo), chromium (Cr), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), nickel (Ni), silver (Ag), and gold ( Metal materials such as Au), platinum (Pt), tantalum (Ta), and zinc (Zn) can be used. These may be used alone, or among these, several metals may be used as an alloy. Alternatively, a film in which the metal single layer or alloy layer is laminated may be used.
  • a conductive metal oxide such as ITO (indium tin oxide, In—Sn—O, IndiumInTin Oxide) or aluminum zinc oxide (Al—Zn—O) may be used.
  • a conductive metal nitride such as titanium nitride (TiN) can be used.
  • a semiconductor containing impurities and having many carriers (electrons and holes) may be used.
  • a stacked body of the above metal compound (metal oxide, metal nitride) or semiconductor and a metal (including an alloy) may be used.
  • the gate electrode GE can be formed by vapor deposition or CVD (Chemical Vapor Deposition) as well as sputtering.
  • the patterning can be performed by forming a photoresist film having a predetermined shape using a photolithography technique and then etching using the photoresist film as a mask. As this etching, dry etching or wet etching can be used.
  • patterning may be performed by a so-called lift-off method in which the conductive film in a region other than the predetermined shape is removed together with the photoresist film. Good.
  • a molybdenum film (Mo) having a thickness of about 100 nm is formed by vapor deposition using an electron beam (EB), and patterned by reactive ion etching (RIE (Reactive Ion Etching)).
  • RIE reactive ion etching
  • the shape of the gate electrode GE (planar shape viewed from above) is formed in a substantially rectangular shape having long sides in the first direction (vertical direction in the drawing), for example, as shown in FIG.
  • a silicon oxide film (SiOx) is deposited on the gate electrode GE as a gate insulating film GIF by about 100 nm by a CVD method or the like.
  • another oxide film such as an aluminum oxide film may be used. It is preferable to use these oxide films.
  • an inorganic insulating film such as a silicon nitride film or an aluminum nitride film can be used. Further, an organic insulating film such as parylene may be used.
  • a sputtering method, a coating method, or the like may be used as the film formation method.
  • a first metal oxide semiconductor film is formed as a conductive layer (conductive film, semiconductor film, semiconductor layer) CL on the gate insulating film GIF.
  • the conductive layer CL is a film constituting a main channel region of the thin film transistor and has a semiconductor property.
  • an indium tin oxide (In—Sn—O, ITO: Indium ⁇ Tin ⁇ Oxide) film is deposited to a thickness of 5 nm or more by using, for example, an RF sputtering method.
  • indium oxide (In—O) may be used in addition to the indium tin oxide (In—Sn—O).
  • an oxide mainly composed of an oxide of In can be used.
  • the film forming method is a film forming method in which a target is irradiated with laser light and a target material is deposited on a substrate placed on the surface of the target.
  • the temperature at which the first metal oxide semiconductor film is formed is set to a temperature at which the metal oxide semiconductor film (conductive layer CL) does not crystallize (for example, 150 ° C. or less). That is, the metal oxide semiconductor film (conductive layer CL) is a non-crystalline (amorphous) film during film formation.
  • a second metal oxide semiconductor film is formed as a sacrificial layer (conductive film, semiconductor film, semiconductor layer) SL on the conductive layer CL.
  • This sacrificial layer SL is also a film having semiconductor properties.
  • an indium gallium zinc oxide (In—Ga—Zn—O) film is deposited as the second metal oxide semiconductor film (sacrificial layer SL) by using, for example, an RF sputtering method.
  • the thickness of the second metal oxide semiconductor film (sacrificial layer SL) is desirably set to 30 nm or more. This is because the depth of damage when the metal film MF described later is processed by dry etching is about 30 nm.
  • the second metal oxide semiconductor film in addition to the indium gallium zinc oxide, zinc oxide (Zn—O), gallium oxide (Ga—O), zinc tin oxide (Zn—Sn—O), indium zinc oxide (In Zn or Ga-based oxides such as —Zn—O), gallium zinc oxide (Ga—Zn—O), indium gallium oxide (In—Ga—O), aluminum zinc oxide (Al—Zn—O), and the like
  • other metal complex oxides can be used.
  • a CVD method, a PLD method, a coating method, a printing method, or the like can be used as the film formation method.
  • the temperature at which the second metal oxide semiconductor film is formed is such that the first metal oxide semiconductor film (conductive layer CL) is not crystallized at this time. ) Is preferably set to the above temperature at which crystallization does not occur (for example, 150 ° C. or lower).
  • the sacrificial layer SL is made of any one of In—Ga—Zn—O, Zn—O, Al—Zn—O, Ga—Zn—O, and Zn—Sn—O. A combination is preferred. The reason will be described below.
  • Indium tin oxide (In—Sn—O) has high practicality and versatility, and semiconductor characteristics can be easily realized by simply adjusting the oxygen content.
  • indium tin oxide (In—Sn—O)
  • a material containing about 10 wt% or less of Sn in In 2 O 3 is commercially available as a sputtering target for a transparent conductive film.
  • the oxygen partial pressure it is possible to control whether the conductivity or the semiconductor characteristic is manifested by controlling the oxygen partial pressure. That is, increasing the oxygen partial pressure increases the amount of oxygen in the film (thus reducing the amount of carrier electrons), and continuously shifts from conductivity to semiconductor properties.
  • the oxygen partial pressure is about 45 mPa
  • the carrier electron density is about 5 ⁇ 10 19 cm ⁇ 3
  • semiconductor characteristics begin to become apparent.
  • the oxygen partial pressure is about 20 mPa or less, the conductivity becomes remarkable, and it can be used as a material for the gate electrode GE, the source electrode SE, and the drain electrode DE described later.
  • each of In—Ga—Zn—O, Zn—O, Al—Zn—O, Ga—Zn—O, and Zn—Sn—O has an etching rate of polycrystalline.
  • the etching rate of indium tin oxide (In—Sn—O) is higher than 0.1 nm / min. Specifically, for In—Ga—Zn—O (amorphous state), 12 nm / min, Zn—O (crystalline state) For Zn—Sn—O (amorphous state) is 15 nm / min (see FIG. 11). Note that the above data is data when an oxalic acid-based etching solution (specifically, ITO-07N manufactured by Kanto Chemical Co., Inc.) is used as the etching solution.
  • the metal oxide is indicated by listing each element contained, and the composition ratio is not specified, but for these composition ratios, for example, desired characteristics, for example, If it is a semiconductor film, it may be a semiconductor characteristic, and if it is a conductive film, it may be a composition ratio having conductivity.
  • the laminated film SCL is processed into an island shape for element isolation.
  • a photoresist film (not shown) on a laminated film (laminated semiconductor film) SCL of first and second metal oxide semiconductor films (conductive layer CL and sacrificial layer SL), exposure / development processing (photolithography) )
  • photolithography photolithography
  • the laminated film having a desired shape is left by wet etching the laminated film using the photoresist film as a mask.
  • the conductive layer CL is not crystallized (in an amorphous state), and its etching rate is large, 12 nm / min. Therefore, it is easy to etch.
  • examples of the sacrificial layer SL include In—Ga—Zn—O, Zn—O, Al—Zn—O, Ga—Zn—O, and Zn—Sn—O, and others.
  • the difference from the etching rate of (-Sn-O) is small (all are 10 times or less), and it is suitable for use as the sacrificial layer SL.
  • the stacked film SCL of the first and second metal oxide semiconductor films has a shape (planar shape viewed from above) in the first direction (drawing), for example, as shown in FIG. It is formed in a substantially rectangular shape having a short side in the vertical direction).
  • the stacked film SCL is formed in a shape having a region overlapping with the gate electrode GE. Note that processing of a film using such photolithography and etching techniques is sometimes referred to as patterning.
  • the substrate SUB is subjected to heat treatment to crystallize the film below the stacked film SCL, that is, the first metal oxide semiconductor film (conductive layer CL).
  • the first metal oxide semiconductor film (conductive layer) after crystallization is denoted by CLc.
  • Crystallization here refers to polycrystallization so that the average particle diameter (diameter of crystal grains) is at least 1 nm or more.
  • the lower limit of the average particle size is 1 nm, but in a typical case, the average particle size is about 20 nm.
  • the average particle diameter (diameter of crystal grains) is a value measured using a transmission electron microscope or the like (the same applies to the following second to third embodiments).
  • the heat processing temperature is 100 degreeC or more and 300 degrees C or less.
  • the crystallization temperature of indium tin oxide (In—Sn—O) is about 150 ° C.
  • the etching rate by the inorganic acid or the organic acid is 1/100 (1/100) of that before crystallization (amorphous state).
  • the etching rate in the amorphous state is 12 nm / min.
  • the etching rate becomes 0.1 nm / min (1/120) (see FIG. 11).
  • the above data is data when an oxalic acid-based etching solution (specifically, ITO-07N manufactured by Kanto Chemical Co., Inc.) is used as the etching solution.
  • a metal film MF is formed as a conductive film on the second metal oxide semiconductor film (sacrificial layer SL).
  • the metal film MF includes, for example, molybdenum (Mo), chromium (Cr), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), nickel (Ni), tantalum (Ta), silver (Ag). ), Zinc (Zn), or other metal single layer films can be used.
  • An alloy film containing two or more kinds of metals among the plurality of metals can be used.
  • a laminated film of two or more kinds of films can be used among the metal film and the alloy film.
  • a metal compound such as a conductive film made of a metal oxide such as ITO (Indium Tin Oxide, In-Sn-O, Indium Tin Oxide), or a conductive film made of a metal nitride such as titanium nitride (TiN).
  • a conductive film may be used.
  • a laminated film of a conductive film made of such a metal compound and the above metal film or alloy film may be used.
  • a semiconductor film in which impurities are contained in a semiconductor film such as a polycrystalline silicon film and carriers (electrons, holes) are increased may be used.
  • a stacked film of a semiconductor film such as a polycrystalline silicon film and the above metal film or alloy film may be used.
  • the metal film or the alloy film can be formed using, for example, a sputtering method or a vapor deposition method.
  • the semiconductor film can be formed using a CVD method or the like.
  • the source electrode SE and the drain electrode DE are formed by patterning the metal film MF.
  • This patterning can be performed by dry etching using the photoresist film as a mask by leaving the photoresist film in the formation region of the source electrode SE and the drain electrode DE using a photolithography technique.
  • the second metal oxide semiconductor film (sacrificial layer SL) exposed from between the source electrode SE and the drain electrode DE is exposed to plasma and accelerated particles, so that a damaged region DR is formed.
  • the source electrode SE and the drain electrode DE have a substantially rectangular shape as shown in FIG. 8, and are arranged at predetermined intervals on the overlapping region. ing. The portion having the predetermined interval becomes a channel region.
  • the damage region DR described above is formed in a channel region that affects the characteristics of the thin film transistor.
  • the lower second metal oxide semiconductor film (sacrificial layer SL) is formed using the lower source electrode SE and drain electrode DE as a mask. Remove by wet etching.
  • an etchant containing an inorganic acid or an organic acid is used.
  • the above-described oxalic acid-based etching solution ITO-07N manufactured by Kanto Chemical Co., Inc.
  • the damaged region DR of the second metal oxide semiconductor film (sacrificial layer SL) is removed, and the lower first metal oxide semiconductor film (conductive layer CLc) is exposed from the channel region.
  • the first metal oxide semiconductor film (conductive layer CLc) is difficult to be etched due to the crystallization, and the wet etching is automatically performed on the surface of the first metal oxide semiconductor film (conductive layer CLc). Almost stops. Further, even if the film thickness of the conductive layer CLc is reduced by wet etching, it is extremely small. In this process, since wet etching is used instead of dry etching, the first metal oxide semiconductor film (conductive layer CLc) is not exposed to plasma or acceleration particles generated during dry etching. Damage to the channel region of one metal oxide semiconductor film (conductive layer CLc) due to plasma or accelerated particles can be avoided.
  • the thin film transistor of this embodiment is almost completed.
  • the first metal oxide semiconductor film (conductive layer CL) is crystallized after patterning the stacked film SCL of the first and second metal oxide semiconductor films (conductive layer CL and sacrificial layer SL). Thereafter, the formation of the metal film MF and the patterning of the metal film MF are performed.
  • the crystallization of the first metal oxide semiconductor film (conductive layer CL) is performed after the patterning step of the stacked film SCL, after the damage region DR (the first layer). The process may be performed until the removal step of the two-metal oxide semiconductor film (sacrificial layer SL)).
  • the first metal oxide semiconductor film (conductive layer CL) may be crystallized after the formation process of the metal film MF or the dry etching process of the metal film MF.
  • the semiconductor film is the stacked film SCL of the first and second metal oxide semiconductor films (the conductive layer CLc and the sacrificial layer SL), the damaged region DR can be removed. it can. Therefore, the characteristics of the thin film transistor can be improved by removing the damaged region DR.
  • the etching rate of the lower first metal oxide semiconductor film (conductive layer CLc) decreases due to crystallization. Therefore, film loss due to the wet etching can be reduced.
  • the film loss of the first metal oxide semiconductor film (conductive layer CLc) can be reduced.
  • variations in the thickness of the lower first metal oxide semiconductor film (conductive layer CLc) serving as a main channel region can be suppressed, and variations in characteristics of the thin film transistor such as a threshold potential can be reduced.
  • deterioration in characteristics of the thin film transistor can be reduced and the manufacturing yield of the semiconductor device can be improved.
  • the semiconductor film is the stacked film SCL of the first and second metal oxide semiconductor films (the conductive layer CL and the sacrificial layer SL)
  • the metal film MF constituting the source electrode SE and the drain electrode DE is formed, Even if damage due to plasma or accelerated particles is applied, the damage remains in the upper sacrificial layer SL, and damage applied to the first metal oxide semiconductor film (conductive layer CL) serving as a main channel layer can be reduced. .
  • the characteristics of the thin film transistor can be improved.
  • the second metal oxide semiconductor film (sacrificial layer SL) remains between the source electrode SE, the drain electrode DE, and the first metal oxide semiconductor film (conductive layer CLc).
  • the second metal oxide semiconductor film (sacrificial layer SL) also has a semiconductor property and has a relatively low resistance during operation of the thin film transistor, the second metal oxide semiconductor film (sacrificial layer SL) has little influence on the operation characteristics of the thin film transistor.
  • various semiconductors exemplified as the second metal oxide semiconductor film (sacrificial layer SL) are not high-resistance semiconductors such as Cu—In—Ga—Zn—O. Thus, reduction in on-state current of the thin film transistor can be suppressed.
  • the carrier mobility is improved by crystallization of the first metal oxide semiconductor film (conductive layer CLc) as compared with the amorphous state, the on-state current of the thin film transistor can be improved.
  • FIG. 10 shows the etching amount of the first metal oxide semiconductor film (conductive layer CLc) relative to the etch rate ratio between the first metal oxide semiconductor film (conductive layer CLc) and the second metal oxide semiconductor film (sacrificial layer SL). It is a graph which shows the variation of.
  • FIG. 11 is a table showing etch rates of various oxide materials with respect to the oxalic acid-based etching solution (specifically, ITO-07N manufactured by Kanto Chemical Co., Inc.).
  • the allowable range of film thickness variation in the film forming process is about ⁇ 5%. Therefore, for example, when the film thickness of the second metal oxide semiconductor film (sacrificial layer SL) is 30 nm or more, there is a variation of 3 nm or more.
  • the etching rate ratio (etch rate ratio) is 1, that is, the etching rate Er2 of the second metal oxide semiconductor film (sacrificial layer SL) and the first metal oxide semiconductor film (conductive layer).
  • the etching rate Er1 of CLc is the same (Er2 / Er1 is 1), the thickness of the first metal oxide semiconductor film (conductive layer CLc) varies by 3 nm or more.
  • the variation amount becomes 1/10 (1/10) 0.3 nm or more.
  • the etching rate ratio is 100, that is, Er2 / Er1 is 100, the variation amount is 0.03 nm or more of 1/100 (1/100), and the variation amount is substantially close to 0 (zero). Value.
  • an oxide material having an etching rate ratio (Er2 / Er1) of greater than 1, more preferably, 10 or greater is selected from the second metal oxide semiconductor film (sacrificial By selecting the layer SL), the amount of variation in the thickness of the first metal oxide semiconductor film (the conductive layer CLc, here, polycrystalline In—Sn—O) can be reduced.
  • the first metal oxide semiconductor film (conductive layer CLc, here, polycrystalline In—Sn—O) has been described as an example.
  • the first metal oxide semiconductor film is used.
  • indium oxide (In—O) may be used.
  • This indium oxide is also suitable for use as the first metal oxide semiconductor film (conductive layers CL and CLc) because the etching rate is lower in the polycrystalline state than in the amorphous state. Note that the crystallization temperature of indium oxide (In—O) is about 150 ° C.
  • the second metal oxide semiconductor film (sacrificial layer SL) shown in FIG. 12, specifically, In—Ga—Zn—O, Zn—O, and Zn—Sn—O are examples, and the etching rate Er2
  • another film may be used as long as it is a metal oxide semiconductor film that satisfies the relationship of greater than Er1 (Er2> Er1).
  • Er1a a metal oxide semiconductor that satisfies Er1a> Er1 when the etching rate in the amorphous state is Er1a and the etching rate after crystallization is Er1.
  • Other films may be used as long as they are films. Further, it is preferable that the difference between Er1a and Er2 is small.
  • FIG. 11 the etching rate for ITO-07N manufactured by Kanto Chemical Co., Inc. is illustrated, but the same tendency is shown in the etching with inorganic acid or organic acid.
  • the etchant besides ITO-07N manufactured by Kanto Chemical Co., Inc., hydrofluoric acid, hydrochloric acid, nitric acid, sulfuric acid, acetic acid, oxalic acid, or a mixture thereof can be used.
  • the semiconductor film is a stacked film of two types of semiconductor films (conductive layer CL and sacrificial layer SL), but this semiconductor film may be a stacked film of three types of semiconductor films.
  • 12 to 16 are main-portion cross-sectional views showing the manufacturing process of the semiconductor device of the present embodiment. Since the configuration of the laminated film SCL is different from that of the first embodiment, the configuration of the laminated film SCL and the manufacturing process thereof will be described in detail.
  • FIG. 16 is one of main part cross-sectional views showing a manufacturing process of the semiconductor device of the present embodiment.
  • the semiconductor device of this embodiment has a thin film transistor.
  • This thin film transistor is a so-called bottom gate / top contact transistor.
  • the thin film transistor of the present embodiment is disposed on the main surface of the substrate SUB.
  • the thin film transistor of the present embodiment includes a gate electrode GE disposed on the substrate SUB, and the stacked film SCL that is a semiconductor film disposed on the gate electrode GE via the gate insulating film GIF; A source electrode SE and a drain electrode DE are disposed on the stacked film SCL.
  • the source electrode SE and the drain electrode DE are arranged at a predetermined interval on the overlapping region of the gate electrode GE and the laminated film SCL.
  • the portion having the predetermined interval becomes a channel region.
  • the semiconductor film includes a metal oxide semiconductor film (conductive layer CL, semiconductor layer, main channel layer) and a first metal oxide semiconductor film (etching stopper layer ESLc, first semiconductor film) disposed thereon. ) And a second metal oxide semiconductor film (sacrificial layer SL, second semiconductor film) disposed thereon.
  • the uppermost second metal oxide semiconductor film (sacrificial layer SL) is removed from the channel region.
  • a two-layered film of the first metal oxide semiconductor film (etching stopper layer ESLc) and the metal oxide semiconductor film (conductive layer CL) is disposed, and both sides of the channel region, that is, A laminated film of three metal oxide semiconductor films (conductive layer CL, etching stopper layer ESLc, and sacrificial layer SL) is disposed below the source electrode SE and the drain electrode DE.
  • the semiconductor film is formed of the three-layered film (conductive layer CL, etching stopper layer ESLc, and sacrificial layer SL) SCL, and the uppermost layer film (here, the sacrificial layer in the channel region). Since the layer SL) is removed, the transistor characteristics are improved.
  • the sacrificial layer SL since the uppermost layer film (here, the sacrificial layer SL) is removed from the semiconductor film in the channel region, damage can be removed and the characteristics of the transistor can be improved. it can.
  • the middle layer film (here, the etching stopper layer ESLc) is selected so that the etching rate is lower than the etching rate of the uppermost layer film (here, the sacrificial layer SL). Yes.
  • the middle layer film (here, the etching stopper layer ESLc) is crystallized (polycrystallized) in the three-layered film SCL constituting the semiconductor film.
  • the average grain size of the crystals is 1 nm or more. Accordingly, the etching rate is reduced by crystallization, and the middle layer film (here, the etching stopper layer ESLc) can function as an etching stopper when the upper layer film (here, the sacrificial layer SL) in the stacked film is wet etched.
  • the selectivity of the lowermost layer film (here, the conductive layer CL) constituting the main channel layer is improved.
  • the film having better semiconductor characteristics than the middle layer film (here, the etching stopper layer ESLc), for example, carrier A film having high mobility can be selected as appropriate and disposed in the lowermost layer. Thereby, the mobility of carriers (electrons and holes) can be improved and transistor characteristics can be improved.
  • the gate insulating film GIF is formed on the gate electrode GE, as in the first embodiment. Since the formation method and materials of the gate electrode GE and the gate insulating film GIF are the same as those in the first embodiment, detailed description thereof is omitted.
  • a metal oxide semiconductor film is formed as a conductive layer (conductive film, semiconductor film, semiconductor layer) CL on the gate insulating film GIF.
  • the conductive layer CL is a film constituting a main channel region of the thin film transistor and has a semiconductor property.
  • the metal oxide semiconductor film the metal compound semiconductor film described in Embodiment 1 (films exemplified as the conductive layer CL and the sacrificial layer SL in Embodiment 1), that is, indium oxide (In—O ), Indium zinc oxide (In—Zn—O), zinc oxide (Zn—O), gallium oxide (Ga—O), indium gallium zinc oxide (In—Ga—Zn—O), zinc tin oxide (Zn—Sn) —O), gallium zinc oxide (Ga—Zn—O), indium gallium oxide (In—Ga—O), aluminum zinc oxide (Al—Zn—O), tin oxide (Sn—O), etc. It can be selected and used.
  • These film forming methods are as described in the first embodiment.
  • the conductive layer CL is a film that constitutes the main channel region of the thin film transistor
  • a metal oxide semiconductor film with good semiconductor characteristics may be selected as appropriate.
  • the transistor characteristics can be improved by selecting a film having a semiconductor characteristic (for example, carrier mobility) that is at least better than that of an etching stopper (etch stopper) layer ESLc described later.
  • a film having good film forming properties may be selected.
  • transistor characteristics can be improved.
  • a low cost film may be used. In this case, the manufacturing cost of the thin film transistor can be reduced.
  • the conductive layer CL disposed in the lowermost layer of the stacked film SCL can be appropriately selected according to required performance and application.
  • a first metal oxide semiconductor film is formed as an etching stopper layer ESL on the conductive layer CL.
  • the etching stopper layer ESL has a semiconductor property.
  • an indium tin oxide (In—Sn—O, ITO: Indium ⁇ Tin ⁇ Oxide) film is deposited to a thickness of 5 nm or more by using, for example, an RF sputtering method.
  • indium oxide (In—O) may be used in addition to the indium tin oxide (In—Sn—O).
  • an oxide mainly composed of an oxide of In can be used.
  • the temperature at which the first metal oxide semiconductor film is formed is, for example, a temperature at which the metal oxide semiconductor film (conductive layer CL) does not crystallize (for example, 150 ° C. or less). That is, the metal oxide semiconductor film (conductive layer CL) is a non-crystalline (amorphous) film during film formation.
  • a second metal oxide semiconductor film is formed as a sacrificial layer (conductive film, semiconductor film, semiconductor layer) SL on the etching stopper layer ESL.
  • This sacrificial layer SL is also a film having semiconductor properties.
  • the second metal oxide semiconductor film (sacrificial layer SL) for example, indium gallium zinc oxide (In—Ga—Zn—O) is deposited using, for example, an RF sputtering method.
  • the thickness of the second metal oxide semiconductor film (sacrificial layer SL) is desirably set to 30 nm or more. This is because the depth of damage when the metal film MF described later is processed by dry etching is about 30 nm.
  • the second metal oxide semiconductor film in addition to zinc oxide, zinc oxide (Zn—O), gallium oxide (Ga—O), zinc tin oxide (Zn—Sn—O), indium zinc oxide (In—Zn oxide) Zn or Ga-based oxides such as —O), gallium zinc oxide (Ga—Zn—O), indium gallium oxide (In—Ga—O), aluminum zinc oxide (Al—Zn—O), and others It is possible to use a composite oxide of these metals. In addition to the sputtering method, a CVD method, a PLD method, a coating method, a printing method, or the like can be used as the film formation method.
  • the temperature at the time of forming the second metal oxide semiconductor film is such that the first metal oxide semiconductor film (etching stopper ESL) is not crystallized at this time.
  • the temperature is such that the layer ESL) does not crystallize (for example, 150 ° C. or lower).
  • the first metal oxide semiconductor film (etching stopper layer ESL) and the second metal oxide semiconductor film (sacrificial layer SL) various combinations of the above materials are conceivable.
  • the ESL is made of In—Sn—O
  • the sacrificial layer SL is made of any one of In—Ga—Zn—O, Zn—O, Al—Zn—O, Ga—Zn—O, and Zn—Sn—O. Such combinations are preferred.
  • the reason is as described in the first embodiment (see FIG. 11 and the like).
  • the laminated film SCL is processed into an island shape for element isolation.
  • a photoresist film (not shown) is formed on the laminated film (laminated semiconductor film) SCL of the metal oxide semiconductor film, the first and second metal oxide semiconductor films (conductive layer CL, etching stopper layer ESL, and sacrificial layer SL).
  • exposure / development processing photolithography
  • the laminated film having a desired shape is left by wet etching the laminated film using the photoresist film as a mask.
  • the etching stopper layer ESL is not crystallized (in an amorphous state), and the etching rate is high. Therefore, it is easy to etch.
  • the sacrificial layer SL include In—Ga—Zn—O, Zn—O, Al—Zn—O, Ga—Zn—O, and Zn—Sn—O, and others.
  • the difference from the etching rate of (-Sn-O) is small (both are 10 times or less) and is suitable for use as the sacrificial layer SL (see FIG. 11).
  • the shape of the laminated film SCL (planar shape viewed from above) is formed in a substantially rectangular shape having a short side in the first direction (vertical direction in the drawing), as in the first embodiment (see FIG. 5).
  • the stacked film SCL is formed in a shape having a region overlapping with the gate electrode GE.
  • the substrate SUB is subjected to heat treatment to crystallize the lower layer film of the stacked film SCL, that is, the first metal oxide semiconductor film (etching stopper layer ESL).
  • the first metal oxide semiconductor film (etching stopper layer ESL) after crystallization is indicated by ESLc.
  • Crystallization here refers to polycrystallization so that the average particle diameter (diameter of crystal grains) is at least 1 nm or more.
  • the lower limit of the average particle size is 1 nm, but in a typical case, the average particle size is about 20 nm.
  • the heat processing temperature is 100 degreeC or more and 300 degrees C or less.
  • the etching rate by the inorganic acid or the organic acid is 1/100 (1 / 100th of that before crystallization (amorphous state)).
  • the etching rate in the amorphous state is 12 nm / min.
  • the etching rate becomes 0.1 nm / min (1/120) (see FIG. 11).
  • a metal film MF is formed as a conductive film on the second metal oxide semiconductor film (sacrificial layer SL).
  • the metal film MF can be formed using, for example, the material described in Embodiment 1 by the film formation method described in Embodiment 1.
  • the metal film MF is patterned in the same manner as in the first embodiment to form the source electrode SE and the drain electrode DE.
  • the second metal oxide semiconductor film (sacrificial layer SL) exposed from between the source electrode SE and the drain electrode DE is exposed to plasma and accelerated particles, so that a damaged region DR is formed.
  • the shape of the source electrode SE and the drain electrode DE (planar shape seen from the top surface) is substantially rectangular as in the first embodiment (see FIG. 8), and has a predetermined interval on the overlapping region. It is placed and placed. The portion having the predetermined interval becomes a channel region.
  • the damage region DR described above is formed in a channel region that affects the characteristics of the thin film transistor.
  • the lower second metal oxide semiconductor film (sacrificial layer SL) is removed by wet etching.
  • the etchant an etchant containing an inorganic acid or an organic acid is used.
  • the above-described oxalic acid-based etching solution ITO-07N manufactured by Kanto Chemical Co., Inc.
  • the damaged region DR of the second metal oxide semiconductor film (sacrificial layer SL) is removed, and the lower first metal oxide semiconductor film (etching stopper layer ESLc) is exposed from the channel region.
  • the first metal oxide semiconductor film (etching stopper layer ESLc) is difficult to be etched due to the crystallization, and the wet etching is automatically performed on the surface of the first metal oxide semiconductor film (etching stopper layer ESLc). Almost stop. Further, even if the thickness of the etching stopper layer ESLc is reduced by wet etching, it is very small.
  • the first metal oxide semiconductor film (etching stopper layer ESLc) plays a role as an etching stopper, the lower metal oxide semiconductor film (conductive layer CL) is not affected by etching.
  • the thin film transistor of this embodiment is almost completed.
  • the first metal oxide semiconductor film (etching stopper layer ESL) was crystallized, and then the formation of the metal film MF and the patterning of the metal film MF were performed.
  • the crystallization of the first metal oxide semiconductor film (etching stopper layer ESL) The process may be performed after the patterning process of the film SCL and before the process of removing the damaged region DR (second metal oxide semiconductor film (sacrificial layer SL)).
  • the first metal oxide semiconductor film (etching stopper layer ESL) may be crystallized after the formation process of the metal film MF or the dry etching process of the metal film MF.
  • the semiconductor film is a metal oxide semiconductor film, the stacked film SCL of the first and second metal oxide semiconductor films (the conductive layer CL, the etching stopper layer ESLc, and the sacrificial layer SL).
  • the damaged region DR can be removed. Therefore, the characteristics of the thin film transistor can be improved by removing the damaged region DR.
  • the etching rate of the lower first metal oxide semiconductor film is decreased by crystallization even when wet etching, which is generally considered to have low controllability, is used.
  • it plays the role of an etching stopper, it reduces the film loss of itself and protects the underlying metal oxide semiconductor film (conductive layer CL).
  • the first metal oxide semiconductor film is reduced in film thickness, and the lower layer The metal oxide semiconductor film (conductive layer CL) can be protected.
  • the semiconductor film is a laminated film SCL of three layers (conductive layer CL, etching stopper layer ESLc, sacrificial layer SL), plasma and acceleration are performed when the metal film MF constituting the source electrode SE and the drain electrode DE is formed. Even if the damage due to the particles is applied, the damage remains in the uppermost sacrificial layer SL, and the metal oxide semiconductor film (conductive layer CL) or the first metal oxide semiconductor film (etching stopper layer ESLc) which becomes the main channel layer. ) Can be reduced. Thus, the characteristics of the thin film transistor can be improved.
  • the first and second metal oxide semiconductor films are provided between the source electrode SE and drain electrode DE and the metal oxide semiconductor film (conductive layer CL).
  • these films also have semiconductor properties and have a relatively low resistance during operation of the thin film transistor, there is little influence on the operation characteristics of the thin film transistor.
  • various semiconductors exemplified as the first and second metal oxide semiconductor films (etching stopper layer ESLc and sacrificial layer SL) are not high resistance semiconductors such as Cu—In—Ga—Zn—O. . Thus, reduction in on-state current of the thin film transistor can be suppressed.
  • the selection range of the lowermost metal oxide semiconductor is increased. That is, regardless of the etching rate, by selecting a desired semiconductor film, the semiconductor characteristics can be improved and the productivity can be improved.
  • the two-layer semiconductor film (the conductive layer CL and the sacrificial layer SL) has been described using a so-called bottom gate / top contact transistor as an example.
  • the sacrificial layer SL may be applied to a transistor having a top gate / top contact structure.
  • 17 to 20 are main-portion cross-sectional views showing the manufacturing process of the semiconductor device of the present embodiment. Detailed description of the configuration and manufacturing process common to the first embodiment will be omitted.
  • FIG. 20 is one of main part cross-sectional views showing a manufacturing process of the semiconductor device of the present embodiment.
  • the semiconductor device of this embodiment has a thin film transistor.
  • This thin film transistor is a so-called top gate / top contact transistor.
  • the top gate structure is a gate electrode formed above a semiconductor film that forms a channel (channel layer, here, a stacked film SCL of first and second metal oxide semiconductor films (conductive layer CLc and sacrificial layer SL)). This refers to the structure in which the GE is arranged.
  • the top contact refers to a structure in which the source electrode SE and the drain electrode DE are disposed above the semiconductor film (here, the conductive layer CLc and the sacrificial layer SL).
  • the thin film transistor of the present embodiment is disposed on the main surface of the substrate SUB.
  • the thin film transistor of this embodiment includes the stacked film SCL that is a semiconductor film disposed on the substrate SUB, the source electrode SE and the drain electrode DE disposed on the stacked film SCL, and the source electrode SE. And a gate electrode GE disposed between the drain electrode DE via a gate insulating film GIF.
  • the source electrode SE and the drain electrode DE are arranged at a predetermined interval on the laminated film SCL.
  • a gate electrode GE is disposed on the predetermined interval via a gate insulating film GIF, and a portion of the predetermined interval becomes a channel region.
  • the semiconductor film includes a first metal oxide semiconductor film (conductive layer CLc, first semiconductor film) and a second metal oxide semiconductor film (sacrificial layer SL, second semiconductor film) disposed thereon.
  • the upper second metal oxide semiconductor film (sacrificial layer SL) is removed.
  • the first metal oxide semiconductor film (conductive layer CLc) is disposed in the channel region, and the first and second layers are disposed on both sides of the channel region, that is, below the source electrode SE and the drain electrode DE.
  • a stacked film of metal oxide semiconductor films (conductive layer CLc and sacrificial layer SL) is disposed.
  • the semiconductor film is formed of a stacked film (conductive layer CLc and sacrificial layer SL) and the upper layer film (here, sacrificial layer SL) is removed in the channel region. Transistor characteristics are improved.
  • the sacrificial layer SL is removed from the semiconductor film in the channel region, damage is removed and the characteristics of the transistor can be improved.
  • the lower layer film (here, the conductive layer CLc) has an etching rate of the upper layer film (here, the sacrificial layer SL). Selected to be lower.
  • the lower layer film (here, the conductive layer CLc) is crystallized (polycrystallized).
  • the average grain size of the crystals is 1 nm or more. Therefore, the etching rate is reduced due to crystallization, and the film thickness and variation of the lower layer film (here, the conductive layer CLc) are reduced during the wet etching of the upper layer film (here, the sacrificial layer SL) in the stacked film. Can do.
  • transistor characteristics can be improved.
  • the mobility of carriers (electrons and holes) can be improved and the transistor characteristics can be improved.
  • a substrate SUB is prepared as in the first embodiment.
  • a first metal oxide semiconductor film is formed as a conductive layer (conductive film, semiconductor film, semiconductor layer) CL over the substrate SUB.
  • the conductive layer CL is a film constituting a main channel region of the thin film transistor and has a semiconductor property.
  • an indium tin oxide (In—Sn—O, ITO: Indium ⁇ Tin ⁇ Oxide) film is deposited to a thickness of 5 nm or more by using, for example, an RF sputtering method.
  • indium oxide (In—O) may be used in addition to the indium tin oxide (In—Sn—O).
  • an oxide mainly composed of an oxide of In can be used.
  • the film forming method in addition to the sputtering method, a CVD method, a PLD method, a coating method, a printing method, and the like can be used.
  • the temperature at which the first metal oxide semiconductor film is formed is set to a temperature at which the metal oxide semiconductor film (conductive layer CL) does not crystallize (for example, 150 ° C. or less). That is, the metal oxide semiconductor film (conductive layer CL) is a non-crystalline (amorphous) film during film formation.
  • a second metal oxide semiconductor film is formed as a sacrificial layer (conductive film, semiconductor film, semiconductor layer) SL on the conductive layer CL.
  • This sacrificial layer SL is also a film having semiconductor properties.
  • an indium gallium zinc oxide (In—Ga—Zn—O) film is deposited as the second metal oxide semiconductor film (sacrificial layer SL) by using, for example, an RF sputtering method.
  • the thickness of the second metal oxide semiconductor film (sacrificial layer SL) is desirably set to 30 nm or more. This is because the depth of damage when the metal film MF described later is processed by dry etching is about 30 nm.
  • the second metal oxide semiconductor film in addition to the indium gallium zinc oxide, zinc oxide (Zn—O), gallium oxide (Ga—O), zinc tin oxide (Zn—Sn—O), indium zinc oxide (In Zn or Ga-based oxides such as —Zn—O), gallium zinc oxide (Ga—Zn—O), indium gallium oxide (In—Ga—O), aluminum zinc oxide (Al—Zn—O), and the like
  • other metal complex oxides can be used.
  • a CVD method, a PLD method, a coating method, a printing method, or the like can be used as the film formation method.
  • the temperature at which the second metal oxide semiconductor film is formed is such that the first metal oxide semiconductor film (conductive layer CL) is not crystallized at this time. ) Is preferably set to the above temperature at which crystallization does not occur (for example, 150 ° C. or lower).
  • the sacrificial layer SL is made of any one of In—Ga—Zn—O, Zn—O, Al—Zn—O, Ga—Zn—O, and Zn—Sn—O. A combination is preferred. The reason is as described in the first embodiment.
  • the laminated film SCL is processed into an island shape for element isolation.
  • a photoresist film (not shown) on a laminated film (laminated semiconductor film) SCL of first and second metal oxide semiconductor films (conductive layer CL and sacrificial layer SL), exposure / development processing (photolithography) )
  • photolithography photolithography
  • the laminated film having a desired shape is left by wet etching the laminated film using the photoresist film as a mask.
  • the conductive layer CL is not crystallized (in an amorphous state), and the etching rate is high. Therefore, it is easy to etch.
  • examples of the sacrificial layer SL include In—Ga—Zn—O, Zn—O, Al—Zn—O, Ga—Zn—O, and Zn—Sn—O, and others.
  • the difference from the etching rate of (-Sn-O) is small (all are 10 times or less), and it is suitable for use as the sacrificial layer SL.
  • the shape (planar shape seen from the top surface) of the laminated film SCL of the first and second metal oxide semiconductor films (the conductive layer CL and the sacrificial layer SL) is, for example, in the first direction ( It is formed in a substantially rectangular shape having a short side in the longitudinal direction (see FIG. 5).
  • the substrate SUB is subjected to heat treatment to crystallize the film below the stacked film SCL, that is, the first metal oxide semiconductor film (conductive layer CL).
  • the first metal oxide semiconductor film (conductive layer) after crystallization is denoted by CLc.
  • Crystallization here refers to polycrystallization so that the average particle diameter (diameter of crystal grains) is at least 1 nm or more.
  • the lower limit of the average particle size is 1 nm, but in a typical case, the average particle size is about 20 nm.
  • the heat processing temperature is 100 degreeC or more and 300 degrees C or less.
  • the etching rate by the inorganic acid or the organic acid is 1/100 (1/100) of that before crystallization (amorphous state).
  • the etching rate in the amorphous state is 12 nm / min.
  • the etching rate becomes 0.1 nm / min (1/120).
  • a metal film MF is formed as a conductive film on the second metal oxide semiconductor film (sacrificial layer SL).
  • the metal film MF can be formed using, for example, various materials such as the metal film and the alloy film described in detail in the first embodiment and the film formation method described in detail in the first embodiment.
  • the metal film MF is patterned to form the source electrode SE and the drain electrode DE.
  • This patterning can be performed by dry etching using the photoresist film as a mask by leaving the photoresist film in the formation region of the source electrode SE and the drain electrode DE using a photolithography technique.
  • the second metal oxide semiconductor film (sacrificial layer SL) exposed from between the source electrode SE and the drain electrode DE is exposed to plasma and accelerated particles, so that a damaged region DR is formed.
  • the shape of the source electrode SE and the drain electrode DE can be substantially rectangular (see FIG. 8), for example, as in the first embodiment. Are arranged at predetermined intervals. The portion having the predetermined interval becomes a channel region.
  • the damage region DR described above is formed in a channel region that affects the characteristics of the thin film transistor.
  • the underlying second metal oxide semiconductor film (sacrificial layer SL) is formed using the underlying source electrode SE and drain electrode DE as a mask. Remove by wet etching.
  • an etchant containing an inorganic acid or an organic acid is used.
  • the above-described oxalic acid-based etching solution ITO-07N manufactured by Kanto Chemical Co., Inc.
  • the damaged region DR of the second metal oxide semiconductor film (sacrificial layer SL) is removed, and the lower first metal oxide semiconductor film (conductive layer CLc) is exposed from the channel region.
  • the first metal oxide semiconductor film (conductive layer CLc) is difficult to be etched due to the crystallization, and the wet etching is automatically performed on the surface of the first metal oxide semiconductor film (conductive layer CLc). Almost stops. Further, even if the film thickness of the conductive layer CLc is reduced by wet etching, it is extremely small. In this process, since wet etching is used instead of dry etching, the first metal oxide semiconductor film (conductive layer CLc) is not exposed to plasma or acceleration particles generated during dry etching. Damage to the channel region of one metal oxide semiconductor film (conductive layer CLc) due to plasma or accelerated particles can be avoided.
  • a silicon oxide film (SiOx) is deposited to a thickness of about 100 nm as the gate insulating film GIF by the CVD method or the like on the source electrode SE, the drain electrode DE, and between them (channel region).
  • the gate insulating film GIF in addition to the silicon oxide film, various materials described in Embodiment 1 can be formed by the film formation method described in Embodiment 1.
  • a gate electrode material for example, a conductive film is deposited by a sputtering method or the like, and patterned into a predetermined shape (see FIG. 2) to form the gate electrode GE.
  • a gate electrode material for example, various materials described in detail in Embodiment 1 can be formed using the film formation method described in detail in Embodiment 1.
  • the gate electrode GE has a long side in the first direction (vertical direction in the drawing), for example, in the same manner as in the first embodiment (see FIG. 2), on the channel region. It is formed in a substantially rectangular shape.
  • the thin film transistor of this embodiment is almost completed.
  • the first metal oxide semiconductor film (conductive layer CL) is crystallized after patterning the stacked film SCL of the first and second metal oxide semiconductor films (conductive layer CL and sacrificial layer SL). Thereafter, the formation of the metal film MF and the patterning of the metal film MF are performed.
  • the crystallization of the first metal oxide semiconductor film (conductive layer CL) is performed after the patterning step of the stacked film SCL, after the damage region DR (the first layer). The process may be performed until the removal step of the two-metal oxide semiconductor film (sacrificial layer SL)).
  • the first metal oxide semiconductor film (conductive layer CL) may be crystallized after the formation process of the metal film MF or the dry etching process of the metal film MF.
  • the semiconductor film is the stacked film SCL of the first and second metal oxide semiconductor films (the conductive layer CLc and the sacrificial layer SL), the damaged region DR can be removed. Therefore, the characteristics of the thin film transistor can be improved by removing the damaged region DR.
  • the etching rate of the lower first metal oxide semiconductor film (conductive layer CLc) decreases due to crystallization. Therefore, film loss due to the wet etching can be reduced.
  • the film loss of the first metal oxide semiconductor film (conductive layer CLc) can be reduced.
  • variations in the thickness of the lower first metal oxide semiconductor film (conductive layer CLc) serving as a main channel region can be suppressed, and variations in characteristics of the thin film transistor such as a threshold potential can be reduced.
  • deterioration in characteristics of the thin film transistor can be reduced and the manufacturing yield of the semiconductor device can be improved.
  • the semiconductor film is the stacked film SCL of the first and second metal oxide semiconductor films (the conductive layer CLc and the sacrificial layer SL)
  • the metal film MF constituting the source electrode SE and the drain electrode DE is formed, Even if damage due to plasma or accelerated particles is applied, the damage remains in the upper sacrificial layer SL, and damage applied to the first metal oxide semiconductor film (conductive layer CLc) serving as a main channel layer can be reduced. .
  • the characteristics of the thin film transistor can be improved.
  • the second metal oxide semiconductor film (sacrificial layer SL) remains between the source electrode SE, the drain electrode DE, and the first metal oxide semiconductor film (conductive layer CLc).
  • the second metal oxide semiconductor film (sacrificial layer SL) also has a semiconductor property and has a relatively low resistance during operation of the thin film transistor, the second metal oxide semiconductor film (sacrificial layer SL) has little influence on the operation characteristics of the thin film transistor.
  • various semiconductors exemplified as the second metal oxide semiconductor film (sacrificial layer SL) are not high-resistance semiconductors such as Cu—In—Ga—Zn—O. Thus, reduction in on-state current of the thin film transistor can be suppressed.
  • the carrier mobility is improved by crystallization of the first metal oxide semiconductor film (conductive layer CL) as compared with the amorphous state, the on-state current of the thin film transistor can be improved.
  • the three-layer semiconductor film (the conductive layer CL, the etching stopper layer ESLc, and the sacrificial layer SL) has been described using a so-called bottom-gate / top-contact transistor as an example.
  • Conductive layer CL, etching stopper layer ESLc, and sacrificial layer SL may be applied to a transistor having a top gate / top contact structure.
  • 21 to 24 are fragmentary cross-sectional views showing the manufacturing steps of the semiconductor device of the present embodiment. Detailed description of the configuration and manufacturing process common to the first embodiment will be omitted.
  • FIG. 24 is one of main part sectional views showing the manufacturing process of the semiconductor device of the present embodiment.
  • the semiconductor device of this embodiment includes a thin film transistor.
  • This thin film transistor is a so-called top gate / top contact transistor.
  • the thin film transistor of the present embodiment is disposed on the main surface of the substrate SUB.
  • the thin film transistor of this embodiment includes the stacked film SCL that is a semiconductor film disposed on the substrate SUB, the source electrode SE and the drain electrode DE disposed on the stacked film SCL, and the source electrode SE. And a gate electrode GE disposed between the drain electrode DE via a gate insulating film GIF.
  • the source electrode SE and the drain electrode DE are arranged at a predetermined interval on the laminated film SCL.
  • a gate electrode GE is disposed on the predetermined interval via a gate insulating film GIF, and a portion of the predetermined interval becomes a channel region.
  • the semiconductor film includes a metal oxide semiconductor film (conductive layer CL, semiconductor layer, main channel layer) and a first metal oxide semiconductor film (etching stopper layer ESLc, first semiconductor film) disposed thereon. ) And a second metal oxide semiconductor film (sacrificial layer SL, second semiconductor film) disposed thereon.
  • the uppermost second metal oxide semiconductor film (sacrificial layer SL) is removed from the channel region.
  • a two-layered film of the first metal oxide semiconductor film (etching stopper layer ESLc) and the metal oxide semiconductor film (conductive layer CL) is disposed, and both sides of the channel region, that is, A laminated film of three metal oxide semiconductor films (conductive layer CL, etching stopper layer ESLc, and sacrificial layer SL) is disposed below the source electrode SE and the drain electrode DE.
  • the semiconductor film is formed of the three-layered film (conductive layer CL, etching stopper layer ESLc, and sacrificial layer SL) SCL, and the uppermost layer film (here, the sacrificial layer in the channel region). Since the layer SL) is removed, the transistor characteristics are improved.
  • the sacrificial layer SL since the uppermost layer film (here, the sacrificial layer SL) is removed from the semiconductor film in the channel region, damage can be removed and the characteristics of the transistor can be improved. it can.
  • the middle layer film (here, the etching stopper layer ESLc) is selected so that the etching rate is lower than the etching rate of the uppermost layer film (here, the sacrificial layer SL). Yes.
  • the middle layer film (here, the etching stopper layer ESLc) is crystallized (polycrystallized) in the three-layered film SCL constituting the semiconductor film.
  • the average grain size of the crystals is 1 nm or more. Accordingly, the etching rate is reduced by crystallization, and the middle layer film (here, the etching stopper layer ESLc) can function as an etching stopper when the upper layer film (here, the sacrificial layer SL) in the stacked film is wet etched.
  • the selectivity of the lowermost layer film (here, the conductive layer CL) constituting the main channel layer is improved.
  • the film having better semiconductor characteristics than the middle layer film (here, the etching stopper layer ESLc), for example, carrier A film having high mobility can be selected as appropriate and disposed in the lowermost layer. Thereby, the mobility of carriers (electrons and holes) can be improved and transistor characteristics can be improved.
  • a substrate SUB is prepared as in the first embodiment.
  • a metal oxide semiconductor film is formed over the substrate SUB as a conductive layer (conductive film, semiconductor film, semiconductor layer) CL.
  • the conductive layer CL is a film constituting a main channel region of the thin film transistor and has a semiconductor property.
  • the metal oxide semiconductor film the metal compound semiconductor film described in Embodiment 1 (films exemplified as the conductive layer CL and the sacrificial layer SL in Embodiment 1), that is, indium oxide (In—O ), Indium zinc oxide (In—Zn—O), zinc oxide (Zn—O), gallium oxide (Ga—O), indium gallium zinc oxide (In—Ga—Zn—O), zinc tin oxide (Zn—Sn) —O), gallium zinc oxide (Ga—Zn—O), indium gallium oxide (In—Ga—O), aluminum zinc oxide (Al—Zn—O), tin oxide (Sn—O), etc. It can be selected and used.
  • These film forming methods are as described in the first embodiment.
  • the conductive layer CL is a film that constitutes the main channel region of the thin film transistor
  • a metal oxide semiconductor film with good semiconductor characteristics may be selected as appropriate.
  • the transistor characteristics can be improved by selecting a film having at least semiconductor characteristics (for example, carrier mobility) higher than that of an etching stopper layer ESLc described later.
  • a film having good film forming properties may be selected.
  • transistor characteristics can be improved.
  • a low cost film may be used. In this case, the manufacturing cost of the thin film transistor can be reduced.
  • the conductive layer CL disposed in the lowermost layer of the stacked film SCL can be appropriately selected according to required performance and application.
  • a first metal oxide semiconductor film is formed as an etching stopper layer ESL on the conductive layer CL.
  • the etching stopper layer ESL has a semiconductor property.
  • an indium tin oxide (In—Sn—O, ITO: Indium ⁇ Tin ⁇ Oxide) film is deposited to a thickness of 5 nm or more by using, for example, an RF sputtering method.
  • indium oxide (In—O) may be used in addition to the indium tin oxide (In—Sn—O).
  • an oxide mainly composed of an oxide of In can be used.
  • the temperature at which the first metal oxide semiconductor film is formed is, for example, a temperature at which the metal oxide semiconductor film (conductive layer CL) does not crystallize (for example, 150 ° C. or less). That is, the metal oxide semiconductor film (conductive layer CL) is a non-crystalline (amorphous) film during film formation.
  • a second metal oxide semiconductor film is formed as a sacrificial layer (conductive film, semiconductor film, semiconductor layer) SL on the etching stopper layer ESL.
  • This sacrificial layer SL is also a film having semiconductor properties.
  • an indium gallium zinc oxide (In—Ga—Zn—O) film is deposited as the second metal oxide semiconductor film (sacrificial layer SL) by using, for example, an RF sputtering method.
  • the thickness of the second metal oxide semiconductor film (sacrificial layer SL) is desirably set to 30 nm or more. This is because the depth of damage when the metal film MF described later is processed by dry etching is about 30 nm.
  • the second metal oxide semiconductor film in addition to zinc oxide, zinc oxide (Zn—O), gallium oxide (Ga—O), zinc tin oxide (Zn—Sn—O), indium zinc oxide (In—Zn oxide) Zn or Ga-based oxides such as —O), gallium zinc oxide (Ga—Zn—O), indium gallium oxide (In—Ga—O), aluminum zinc oxide (Al—Zn—O), and others It is possible to use a composite oxide of these metals. In addition to the sputtering method, a CVD method, a PLD method, a coating method, a printing method, or the like can be used as the film formation method.
  • the temperature at the time of forming the second metal oxide semiconductor film is such that the first metal oxide semiconductor film (etching stopper ESL) is not crystallized at this time.
  • the temperature is such that the layer ESL) does not crystallize (for example, 150 ° C. or lower).
  • the first metal oxide semiconductor film (etching stopper layer ESL) and the second metal oxide semiconductor film (sacrificial layer SL) various combinations of the above materials are conceivable.
  • the ESL is made of In—Sn—O
  • the sacrificial layer SL is made of any one of In—Ga—Zn—O, Zn—O, Al—Zn—O, Ga—Zn—O, and Zn—Sn—O. Such combinations are preferred.
  • the reason is as described in the first embodiment (see FIG. 11 and the like).
  • the laminated film SCL is processed into an island shape for element isolation.
  • a photoresist film (not shown) is formed on the laminated film (laminated semiconductor film) SCL of the metal oxide semiconductor film, the first and second metal oxide semiconductor films (conductive layer CL, etching stopper layer ESL, and sacrificial layer SL).
  • exposure / development processing photolithography
  • the laminated film having a desired shape is left by wet etching the laminated film using the photoresist film as a mask.
  • the etching stopper layer ESL is not crystallized (in an amorphous state), and the etching rate is high.
  • examples of the sacrificial layer SL include In—Ga—Zn—O, Zn—O, Al—Zn—O, Ga—Zn—O, and Zn—Sn—O, and others.
  • the difference from the etching rate of (-Sn-O) is small (both are 10 times or less) and is suitable for use as the sacrificial layer SL (see FIG. 11).
  • the shape of the laminated film SCL (planar shape viewed from above) is formed in a substantially rectangular shape having a short side in the first direction (vertical direction in the drawing), as in the first embodiment (see FIG. 5).
  • the stacked film SCL is formed in a shape having a region overlapping with the gate electrode GE.
  • the substrate SUB is subjected to heat treatment to crystallize the intermediate film of the stacked film SCL, that is, the first metal oxide semiconductor film (etching stopper layer ESL).
  • the first metal oxide semiconductor film (etching stopper layer ESL) after crystallization is indicated by ESLc.
  • Crystallization here refers to polycrystallization so that the average particle diameter (diameter of crystal grains) is at least 1 nm or more. The lower limit of the average particle size is 1 nm, but in a typical case, the average particle size is about 20 nm.
  • the heat processing temperature is 100 degreeC or more and 300 degrees C or less.
  • the etching rate by the inorganic acid or the organic acid is 1/100 (1 / 100th of that before crystallization (amorphous state)).
  • the etching rate in the amorphous state is 12 nm / min.
  • the etching rate becomes 0.1 nm / min (1/120) (see FIG. 11).
  • a metal film MF is formed as a conductive film on the second metal oxide semiconductor film (sacrificial layer SL).
  • the metal film MF can be formed using, for example, various materials such as the metal film and the alloy film described in detail in the first embodiment and the film formation method described in detail in the first embodiment.
  • the source electrode SE and the drain electrode DE are formed by patterning the metal film MF.
  • This patterning can be performed by dry etching using the photoresist film as a mask by leaving the photoresist film in the formation region of the source electrode SE and the drain electrode DE using a photolithography technique.
  • the second metal oxide semiconductor film (sacrificial layer SL) exposed from between the source electrode SE and the drain electrode DE is exposed to plasma and accelerated particles, so that a damaged region DR is formed.
  • the shape of the source electrode SE and the drain electrode DE can be substantially rectangular (see FIG. 8), for example, as in the first embodiment. Are arranged at predetermined intervals. The portion having the predetermined interval becomes a channel region.
  • the damage region DR described above is formed in a channel region that affects the characteristics of the thin film transistor.
  • the lower second metal oxide semiconductor film (sacrificial layer SL) is formed using the lower source electrode SE and drain electrode DE as a mask. Remove by wet etching.
  • an etchant containing an inorganic acid or an organic acid is used.
  • the above-described oxalic acid-based etching solution ITO-07N manufactured by Kanto Chemical Co., Inc.
  • the damaged region DR of the second metal oxide semiconductor film (sacrificial layer SL) is removed, and the lower first metal oxide semiconductor film (etching stopper layer ESLc) is exposed from the channel region.
  • the first metal oxide semiconductor film (etching stopper layer ESLc) is difficult to be etched due to the crystallization, and the wet etching is automatically performed on the surface of the first metal oxide semiconductor film (etching stopper layer ESLc). Almost stop. Further, even if the thickness of the etching stopper layer ESLc is reduced by wet etching, it is very small. Further, since the first metal oxide semiconductor film (etching stopper layer ESL) plays a role as an etching stopper, the lower metal oxide semiconductor film (conductive layer CL) is not affected by etching.
  • the thin film transistor of this embodiment is almost completed.
  • the first metal oxide semiconductor film (etching stopper layer ESL) was crystallized, and then the formation of the metal film MF and the patterning of the metal film MF were performed.
  • the crystallization of the first metal oxide semiconductor film (etching stopper layer ESL) The process may be performed after the patterning process of the film SCL and before the process of removing the damaged region DR (second metal oxide semiconductor film (sacrificial layer SL)).
  • the first metal oxide semiconductor film (etching stopper layer ESL) may be crystallized after the formation process of the metal film MF or the dry etching process of the metal film MF.
  • the semiconductor film is the stacked film SCL of the metal oxide semiconductor film, the first and second metal oxide semiconductor films (the conductive layer CL, the etching stopper layer ESLc, and the sacrificial layer SL).
  • the damage region DR can be removed. Therefore, the characteristics of the thin film transistor can be improved by removing the damaged region DR.
  • the etching rate of the lower first metal oxide semiconductor film is decreased by crystallization even when wet etching, which is generally considered to have low controllability, is used.
  • it plays the role of an etching stopper, it reduces the film loss of itself and protects the underlying metal oxide semiconductor film (conductive layer CL).
  • the first metal oxide semiconductor film is reduced in film thickness, and the lower layer The metal oxide semiconductor film (conductive layer CL) can be protected.
  • the semiconductor film is the laminated film SCL (conductive layer CL, etching stopper layer ESLc, sacrificial layer SL), it is caused by plasma or acceleration particles when forming the metal film MF constituting the source electrode SE and the drain electrode DE. Even if damage is applied, the damage remains in the uppermost sacrificial layer SL, and is applied to the metal oxide semiconductor film (conductive layer CL) and the first metal oxide semiconductor film (etching stopper layer ESLc) which are the main channel layers. Damage applied can be reduced. Thus, the characteristics of the thin film transistor can be improved.
  • the first and second metal oxide semiconductor films are provided between the source electrode SE and drain electrode DE and the metal oxide semiconductor film (conductive layer CL).
  • these films also have semiconductor properties and have a relatively low resistance during operation of the thin film transistor, there is little influence on the operation characteristics of the thin film transistor.
  • various semiconductors exemplified as the first and second metal oxide semiconductor films (etching stopper layer ESLc and sacrificial layer SL) are not high resistance semiconductors such as Cu—In—Ga—Zn—O. . Thus, reduction in on-state current of the thin film transistor can be suppressed.
  • the selection range of the lowermost metal oxide semiconductor is increased. That is, regardless of the etching rate, by selecting a desired semiconductor film, the semiconductor characteristics can be improved and the productivity can be improved.
  • the etching stopper layer ESLc and the sacrificial layer SL of the thin film transistor of the second embodiment correspond to the conductive layer CLc and the sacrificial layer SL of the thin film transistor of the first embodiment.
  • the configuration of Form 2 can be said to be a structure having another semiconductor film below the conductive layer CLc of Embodiment 1.
  • the etching stopper layer ESLc and sacrificial layer SL of the thin film transistor of the fourth embodiment correspond to the conductive layer CLc and sacrificial layer SL of the thin film transistor of the third embodiment, and the configuration of the fourth embodiment is the same as that of the third embodiment. It can be said that this structure has another semiconductor film below the conductive layer CLc.
  • FIG. 25 is a circuit diagram showing the configuration of the active matrix substrate.
  • FIG. 26 is a plan view showing the configuration of the active matrix substrate.
  • the array substrate has a plurality of data lines DL (source lines) arranged in the Y direction and a plurality of gate lines GL arranged in the X direction in the display unit (display region). . Further, a plurality of pixels are arranged in a matrix at intersections of the data lines DL and the gate lines GL.
  • This pixel has a pixel electrode PE and a thin film transistor T.
  • the data line DL is driven by a data line drive circuit DDC (X driver)
  • the gate line GL is driven by a gate line drive circuit GDC (Y driver).
  • the gate electrode portion of the thin film transistor T is connected to the gate line GL extending in the X direction.
  • the gate electrode and the gate line GL are integrated.
  • a semiconductor film is disposed above the gate electrode portion via a gate insulating film.
  • a source electrode is disposed on the left side of the semiconductor film in the drawing, and a drain electrode is disposed on the right side in the drawing.
  • a thin film transistor T having a bottom gate structure is shown.
  • the source electrode is connected to the data line DL extending in the Y direction, and the drain electrode is connected to the pixel electrode PE. Note that the data line DL and the source electrode may be integrated.
  • FIG. 26 is a plan view of a bottom-gate thin film transistor; however, a top-gate thin film transistor may be used. In this case, the gate electrode is positioned above the semiconductor film.
  • a liquid crystal display device is formed by sealing liquid crystal between such an array substrate and a counter substrate on which a counter electrode is formed.
  • the thin film transistor T when a scanning signal is supplied to the gate line GL, the thin film transistor T is turned on, and the video signal from the data line DL extending in the Y direction in the drawing is passed through the turned on thin film transistor T to the pixel electrode. Supplied to PE. Therefore, the pixel portion selected by the gate line GL and the data line DL is in a display state.
  • the thin film transistors of the first to fourth embodiments are applied to the thin film transistors T constituting the pixels.
  • the logic circuits in the data line driving circuit DDC and the gate line driving circuit GDC the above embodiments are described.
  • One to four thin film transistors may be used.
  • the data line driving circuit DDC and the gate line driving circuit GDC described above include a plurality of logic circuits. Therefore, these logic circuits (for example, an inverter, a NOR circuit, a NAND circuit, and the like) may be formed using the thin film transistors of the first to fourth embodiments.
  • the array substrate is widely applicable not only to the liquid crystal display device but also to other display devices such as an organic EL (Electro-Luminescence) display device.
  • the pixel electrode PE may be a storage element (for example, a capacitor), and the thin film transistors of Embodiments 1 to 4 may be used as selection transistors of the storage device.
  • Embodiment 6 The application example of the thin film transistor described in Embodiments 1 to 4 is not limited, but can be applied to, for example, an RFID (Radio Frequency IDentification) tag.
  • RFID Radio Frequency IDentification
  • FIG. 27 is a block diagram showing the configuration of the RFID tag.
  • the RFID tag includes an antenna resonance circuit AR, a rectifier RCT, a modulator MOD, and a digital circuit DGC.
  • the RFID tag configured as described above exchanges transmission / reception signals having a frequency of 13.56 MHz, for example, with the reader RD and the writer WR.
  • a transmission signal transmitted from the writer WR is received by the antenna resonance circuit AR of the RFID tag and then converted into a DC signal by the rectifier RCT.
  • the DC signal converted by the rectifier RCT is processed by the digital circuit DGC, and the result processed by the digital circuit DGC is stored in a memory circuit (not shown) or the like.
  • the antenna resonance circuit AR, the rectifier RCT, the modulator MOD, the digital circuit DGC, and the like of this RFID tag can be configured using the thin film transistors described in the first to fourth embodiments.
  • the characteristics of the thin film transistor used in each component are improved, and the characteristics of the RFID tag can be improved.
  • FIG. 28 is a circuit diagram showing a logic circuit
  • FIG. 28A is an inverter circuit.
  • transistors T1 and T2 are connected in series between a power supply terminal (VDD) and a ground terminal (VSS).
  • the gate electrode of the transistor T1 is connected to a connection node of the two transistors, and this connection node becomes an output terminal (OUT).
  • the gate electrode of the transistor T2 is connected to the input terminal (IN).
  • the transistors T1 and T2 are n-channel transistors. As described above, the thin film transistors described in the first to fourth embodiments can be applied as the transistors T1 and T2.
  • FIG. 28B shows a NOR circuit.
  • transistors T3 and T4 are connected in series between a power supply terminal (VDD) and a ground terminal (VSS).
  • the gate electrode of the transistor T3 is connected to a connection node between the two transistors T3 and T4, and this connection node serves as an output terminal (OUT).
  • a transistor T5 is connected between the output terminal (OUT) and the ground terminal (VSS).
  • the gate electrode of the transistor T4 is connected to the first input terminal (IN1).
  • the gate electrode of the transistor T5 is connected to the second input terminal (IN2).
  • the transistors T3, T4 and T5 are n-channel transistors. As described above, the thin film transistors described in the first to fourth embodiments can be applied as the transistors T3, T4, and T5.
  • FIG. 28C shows a NAND circuit.
  • transistors T6, T7, and T8 are connected in series between the power supply terminal (VDD) and the ground terminal (VSS).
  • the gate electrode of the transistor T6 is connected to a connection node between the two transistors T6 and T7, and this connection node serves as an output terminal (OUT).
  • the gate electrode of the transistor T7 is connected to the first input terminal (IN1).
  • the gate electrode of the transistor T8 is connected to the second input terminal (IN2).
  • the transistors T6, T7 and T8 are n-channel transistors. As described above, the thin film transistors described in the first to fourth embodiments can be applied as the transistors T6, T7, and T8.
  • the metal compound semiconductor films described in Embodiments 1 to 4 have good characteristics when used as n-channel transistors. That is, the characteristics are improved when electrons are used as carriers. Therefore, as described above, the thin film transistor described in any of Embodiments 1 to 4 is preferably applied to a logic circuit using only n-channel transistors.
  • the present invention relates to a method of manufacturing a semiconductor device and a semiconductor device, and is particularly effective when applied to a semiconductor device having a field effect transistor using a semiconductor film made of a metal oxide as a channel layer.
  • AR antenna resonance circuit CL conductive layer CLc conductive layer
  • DDC data line driving circuit DE drain electrode
  • DGC digital circuit DL data line DR damage region
  • ESL etching stopper layer ESLc etching stopper layer
  • GDC gate line driving circuit GE gate electrode
  • GIF gate insulating film GL gate line MF metal film MOD modulator PE pixel electrode
  • RCT rectifier RD reader SCL stacked film SE source electrode SL sacrificial layer SUB substrate T thin film transistor T1 transistor T2 transistor T3 transistor T4 transistor T5 transistor T6 transistor T7 transistor T8 transistor WR writer

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Abstract

　特性の良好な半導体装置（薄膜トランジスタ）を製造する。本発明は、（ａ）基板ＳＵＢの上方に、第１金属酸化物を含有する半導体からなる導電層を形成する工程と、（ｂ）導電層上に第２金属酸化物を含有する半導体からなる犠牲層ＳＬを形成する工程と、（ｃ）導電層と犠牲層ＳＬとの積層膜を加工する工程と、（ｄ）上記（ｃ）工程の後、犠牲層ＳＬ上に、金属膜を形成する工程と、（ｅ）上記（ｄ）工程の後、上記金属膜の第１領域をドライエッチングにより除去する工程と、（ｆ）上記（ｅ）工程の後、上記第１領域の上記犠牲層ＳＬをウェットエッチングにより除去する工程と、を有し、上記（ｃ）工程と、上記（ｆ）工程との間に、（ｇ）導電層に熱処理を施し、導電層を結晶化し、導電層ＣＬｃとする工程を有する。かかる工程によれば、ドライエッチングにより生じた犠牲層ＳＬのダメージ領域ＤＲを除去できる。

Description

半導体装置の製造方法および半導体装置
　本発明は、半導体装置の製造方法および半導体装置に関し、特に、金属酸化物よりなる半導体膜をチャネル層として用いた電界効果トランジスタを有する半導体装置に適用して有効な技術に関する。
　電界効果トランジスタの一種である薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）は、ガラスなどの絶縁体基板上に形成することができ、エレクトロニクス技術において重要な役割を担うデバイスである。現在ＴＦＴのチャネル層材料としては、アモルファスシリコンまたは多結晶シリコンが広く使われているが、近年、これらシリコン材料の代替材料として、金属酸化物よりなる半導体膜をチャネル層として用いたＴＦＴが注目を集めている。
　金属酸化物よりなる半導体膜はチャネル層としての特性が優れているため、その採用により、ＴＦＴの特性を向上させることができる。また、金属酸化物よりなる半導体膜には、室温付近で成膜可能な材料も多い。そのため、耐熱性の低いプラスチックフィルムなどのいわゆるフレキシブル基板上へＴＦＴを形成する際にも使用可能であり、当該ＴＦＴのチャネル層材料の有力候補の一つとしても考えられている。
　例えば、下記非特許文献１には、Ｉｎ－Ｇａ－Ｚｎ－Ｏをチャネル層として用いたＴＦＴが開示されている。また、当該文献においては、ソース電極およびドレイン電極のドライエッチングの際に、下層のチャネル層がダメージを受けた厚さ３０ｎｍ程の領域をウェットエッチングにより除去することが開示されている。
　また、非特許文献２では、Ｉｎ－Ｇａ－Ｚｎ－Ｏをチャネル層として用いたＴＦＴが開示されている。また、当該文献においては、Ｉｎ－Ｇａ－Ｚｎ－Ｏチャネル層上にＣｕ－Ｉｎ－Ｇａ－Ｚｎ－Ｏ（高抵抗半導体）でエッチスストッパ層を形成することで、ソース電極およびドレイン電極のドライエッチングの際のダメージがチャネル層に及ばないようにしている。
Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ　ａｎｄ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｌｅｔｔｅｒｓ，　１２　（４）　Ｈ９５－Ｈ９７　（２００９） Ｊｏｕｒｎａｌ　ｏｆ　Ｔｈｅ　Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ　Ｓｏｃｉｅｔｙ，　１５６　（３）　Ｈ１８４－Ｈ１８７　（２００９）
　本発明者は、上記のような金属酸化物よりなる半導体膜をチャネル層として用いた薄膜トランジスタの研究・開発に従事している。
　しかしながら、金属酸化物よりなる半導体は、プラズマや加速粒子にさらされるとダメージを受け易いものがある。即ち、このダメージによって、酸素欠損や捕獲準位を形成してしまう。このように酸素欠損が過剰になるとキャリアが過剰になり、ＴＦＴのゲート電極による電流制御が困難となる。また、捕獲準位の形成により、ＴＦＴの電流－電圧特性が劣化し、その信頼性が低下する恐れがある。
　そのため、現在産業的に広く用いられているシリコンを用いたＴＦＴの一形態であるトップコンタクト型のＴＦＴを形成する場合に、次の点が課題となる。
　第１の課題として、金属酸化物よりなる半導体膜上にスパッタリング法など、プラズマや加速粒子を生成する方法により金属の膜を形成する際に、金属酸化物よりなる半導体膜が受けるダメージを解消することが課題となる。第２の課題として、金属膜を加工しソース・ドレイン電極を形成する際にドライエッチングなどのエッチング方法を用いたときに、その下層の金属酸化物よりなる半導体膜が受けるダメージを解消することが課題となる。金属膜のスパッタリング法による形成は、膜質や成膜速度、均一性、歩留まりに優れるため、量産性が高く産業的に広く用いられている方法である。また、ドライエッチングによる加工も、加工精度や加工速度に優れるため、量産性が高く産業的に広く用いられている方法である。よって、このようなスパッタリング法やドライエッチング方法の採用の回避は困難である。そこで、上記ダメージ層の効果的な除去方法の検討が切望される。
　例えば、上述の２つの課題を解決する方法として、非特許文献１では、前述のとおり、ダメージを受けた厚さ３０ｎｍ程のチャネル層をウェットエッチングにより除去することが検討されている、また、非特許文献２では、前述のとおり、エッチスストッパ層を形成し、ソース電極およびドレイン電極のドライエッチングの際のダメージがチャネル層に及ばないようにしている。
　しかしながら、例えば、上記非特許文献１に記載の方法では、ドライエッチングによりダメージを受けた領域を、単にウェットエッチングにより除去するだけでは、チャネル層の厚さにバラツキが生じ得る。即ち、ウェットエッチングは制御性が低く、大面積の領域に多数のＴＦＴを形成する場合、各ＴＦＴのチャネル層の厚さにバラツキが生じてしまう。このチャネル層の厚さは、ＴＦＴの特性を左右する重要なパラメータであるため、チャネル層の厚さのバラツキによりＴＦＴ特性のバラツキが増大してしまう。結果として、製品の歩留まりが低下するという問題がある。
　一方、非特許文献２に記載の方法では、チャネル層とソース・ドレイン電極との間に抵抗が大きいＣｕ－Ｉｎ－Ｇａ－Ｚｎ－Ｏ層が入るため、ＴＦＴのオン電流が低減するという問題がある。
　そこで、本発明は、上述のような事情に基づいてなされたものであり、本発明の目的は、特性の良好な半導体装置の製造方法を提供することにある。特に、ソース・ドレイン電極の加工の際のエッチングダメージが加わりやすいトップコンタクト型ＴＦＴにおいても、その特性を向上させることができる半導体装置の製造方法を提供することにある。また、製造歩留まりを向上させることができる半導体装置の製造方法を提供することにある。
　また、本発明の他の目的は、特性の良好な半導体装置を提供することにある。特に、ソース・ドレイン電極の加工の際のエッチングダメージが加わりやすいトップコンタクト型ＴＦＴにおいても、その特性を向上させることができる半導体装置の構成を提供することにある。
　本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）基板の上方に、第１金属酸化物を含有する半導体からなる第１半導体膜を形成する工程と、（ｂ）上記第１半導体膜上に第２金属酸化物を含有する半導体からなる第２半導体膜を形成する工程と、（ｃ）上記第１半導体膜と上記第２半導体膜との積層膜を加工する工程と、（ｄ）上記（ｃ）工程の後、上記第２半導体膜上に、第１導電性膜を形成する工程と、（ｅ）上記（ｄ）工程の後、上記第２半導体膜上の第１領域の上記第１導電性膜をエッチングにより除去する工程と、（ｆ）上記（ｅ）工程の後、上記第１領域の上記第２半導体膜をエッチングにより除去する工程と、を有し、上記（ｃ）工程と、上記（ｆ）工程との間に、（ｇ）上記第１半導体膜に熱処理を施し、上記第１半導体膜を結晶化する工程を有する。
　本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）基板の上方に、半導体層を形成する工程と、（ｂ）上記半導体層上に、第１金属酸化物を含有する半導体からなる第１半導体膜を形成する工程と、（ｃ）上記第１半導体膜上に第２金属酸化物を含有する半導体からなる第２半導体膜を形成する工程と、（ｄ）上記半導体層、上記第１半導体膜および上記第２半導体膜との積層膜を加工する工程と、（ｅ）上記（ｄ）工程の後、上記第２半導体膜上に、第１導電性膜を形成する工程と、（ｆ）上記（ｅ）工程の後、上記第２半導体膜上の第１領域の上記第１導電性膜をエッチングにより除去する工程と、（ｇ）上記（ｅ）工程の後、上記第１領域の上記第２半導体膜をエッチングにより除去する工程と、を有し、上記（ｄ）工程と、上記（ｇ）工程との間に、（ｈ）上記第１半導体膜に熱処理を施し、上記第１半導体膜を結晶化する工程を有する。
　本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、（ａ）基板の上方に配置された第１金属酸化物を含有する多結晶の半導体からなる第１半導体膜と、（ｂ）上記第１半導体膜の上方に配置され、上記第１半導体膜上の第１領域を挟んで離間して配置されたソース電極およびドレイン電極と、（ｃ）ゲート電極と、（ｄ）ゲート絶縁膜と、を有するトランジスタを有し、（ｅ）第２金属酸化物を含有する半導体からなる第２半導体膜であって、上記第１半導体膜と上記ソース電極、および上記第１半導体膜と上記ドレイン電極との間に配置された第２半導体膜と、を有する。また、（ｆ）上記第１半導体膜の下層に半導体層を有していてもよい。
　本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
　本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１に続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図であって、図２に続く工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図であって、図５に続く工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く工程を示す要部断面図である。 第１金属酸化物半導体膜（導電層）と第２金属酸化物半導体膜（犠牲層）とのエッチレート比に対する第１金属酸化物半導体膜（導電層）のエッチング量のバラツキを示すグラフである。 各種酸化物材料のシュウ酸系エッチング液に対するエッチレートを示す表である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１２に続く工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１３に続く工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１４に続く工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１５に続く工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図１７に続く工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図１８に続く工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図１９に続く工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図であって、図２１に続く工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図であって、図２２に続く工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図であって、図２３に続く工程を示す要部断面図である。 アクティブマトリクス基板の構成を示す回路図である。 アクティブマトリクス基板の構成を示す平面図である。 ＲＦＩＤタグの構成を示すブロック図である。 論理回路を示す回路図であり、図２８（Ａ）は、インバータ回路、図２８（Ｂ）は、ＮＯＲ回路、図２８（Ｃ）は、ＮＡＮＤ回路である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
　（実施の形態１）
　以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１～図９は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。なお、要部断面図は要部平面図のＡ－Ａ部に対応する。
　[構造説明]
　まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図９を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
　図９に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、ボトムゲート／トップコンタクト構造のトランジスタである。このボトムゲート構造とは、チャネルを形成する半導体膜（チャネル層、ここでは、第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬ）よりも下層にゲート電極ＧＥが配置されている構造をいう。また、トップコンタクトとは、上記半導体膜（ここでは、上記積層膜ＳＣＬ）よりも上層にソース電極ＳＥおよびドレイン電極ＤＥが配置されている構造をいう。
　即ち、図９に示すように、本実施の形態の薄膜トランジスタは、基板ＳＵＢの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板ＳＵＢ上に配置されたゲート電極ＧＥと、ゲート電極ＧＥ上にゲート絶縁膜ＧＩＦを介して配置された半導体膜である上記積層膜ＳＣＬと、この積層膜ＳＣＬ上に配置されたソース電極ＳＥおよびドレイン電極ＤＥとを有する。
　このソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥと積層膜ＳＣＬとの重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域（第１領域）となる。
　ここで、上記半導体膜は、第１金属酸化物半導体膜（導電層ＣＬｃ、第１半導体膜）と、その上部に配置された第２金属酸化物半導体膜（犠牲層ＳＬ、第２半導体膜）との積層膜ＳＣＬよりなるが、上記チャネル領域において、上層の第２金属酸化物半導体膜（犠牲層ＳＬ）が除去された構成となっている。言い換えれば、上記チャネル領域においては、第１金属酸化物半導体膜（導電層ＣＬｃ）が配置され、このチャネル領域の両側、即ち、ソース電極ＳＥおよびドレイン電極ＤＥの下層には、第１および第２金属酸化物半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）の積層膜が配置されている。
　このように、本実施の形態においては、半導体膜を積層膜（導電層ＣＬｃおよび犠牲層ＳＬ）で構成するとともに、チャネル領域において上層膜（ここでは、犠牲層ＳＬ）を除去しているので、トランジスタ特性が向上する。
　即ち、チャネル領域においては、ソース電極ＳＥおよびドレイン電極ＤＥの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち上層膜（ここでは、犠牲層ＳＬ）を除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。
　また、半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）を構成する積層膜のうち、下層膜（ここでは、導電層ＣＬｃ）が、そのエッチングレート（エッチレート）が上層膜（ここでは、犠牲層ＳＬ）のエッチングレートより低くなるよう選択されている。
　また、半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）を構成する積層膜のうち、下層膜（ここでは、導電層ＣＬｃ）を結晶化（多結晶化）している。結晶の平均粒径は１ｎｍ以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜（ここでは、犠牲層ＳＬ）のウェットエッチングの際、下層膜（ここでは、導電層ＣＬｃ）の膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。
　また、主たるチャネル層を構成する下層膜（ここでは、導電層ＣＬｃ）を結晶化することにより、キャリア（電子やホール）の移動度が向上し、トランジスタ特性を向上させることができる。
　なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の「製造方法説明」の欄において詳細に説明する。
　[製造方法説明]
　次いで、図１～図９を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。
　図１に示すように、基板ＳＵＢとして、例えば、ガラス基板を準備する。基板ＳＵＢとしては、例えば、ガラスの他、石英、サファイアなどからなる基板を用いることができる。また、プラスチックフィルム等よりなる基板、いわゆるフレキシブル基板を用いてもよい。また、必要に応じて、ゲート電極ＧＥが形成される側の表面に絶縁膜がコーティングされている基板を用いてもよい。
　次いで、基板ＳＵＢ上に、ゲート電極材料として、例えば、導電性膜をスパッタリング法などで堆積し、所定の形状（図２参照）にパターニングすることによりゲート電極ＧＥを形成する。ゲート電極材料としては、例えば、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、亜鉛（Ｚｎ）などの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち、数種の金属を合金として用いてもよい。また、上記金属の単体層または合金層を積層した膜を用いても良い。また、ＩＴＯ（酸化インジウムスズ、Ｉｎ－Ｓｎ－Ｏ、Indium Tin Oxide）や酸化アルミニウム亜鉛（Ａｌ－Ｚｎ－Ｏ）などの導電性を有する金属酸化物を用いてもよい。また、窒化チタン（ＴｉＮ）などの導電性を有する金属窒化物を用いることができる。また、不純物を含有し、キャリア（電子、ホール）の多い半導体を用いてもよい。また、上記金属化合物（金属酸化物、金属窒化物）や半導体と、金属（合金を含む）との積層体を用いてもよい。
　このゲート電極ＧＥの成膜には、スパッタリング法の他、蒸着法やＣＶＤ（化学気相成長、Chemical Vapor Deposition）法などを用いることができる。また、パターニングは、所定の形状のフォトレジスト膜をフォトリソグラフィ技術を用いて形成した後、当該フォトレジスト膜をマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上に、導電性膜を堆積した後、上記所定の形状以外の領域の導電性膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法によりパターニングを行ってもよい。
　ここでは、例えば、電子線（ＥＢ）を用いた蒸着法により、厚さ１００ｎｍ程度のモリブデン膜（Ｍｏ）を成膜し、反応性イオンエッチング（ＲＩＥ（Reactive Ion Etching））によりパターニングすることにより、基板ＳＵＢ上にゲート電極ＧＥを形成する。
　このゲート電極ＧＥの形状（上面から見た平面形状）は、例えば、図２に示すように、第１方向（図面縦方向）に長辺を有する略矩形状に形成する。
　次いで、図３に示すように、ゲート電極ＧＥ上に、ゲート絶縁膜ＧＩＦとして、酸化シリコン膜（ＳｉＯｘ）を、ＣＶＤ法などにより、１００ｎｍ程度堆積する。酸化シリコン膜の他、酸化アルミニウム膜などの他の酸化膜を用いてもよい。これらの酸化膜を用いることが好ましい。また、酸化膜以外に、窒化シリコン膜や窒化アルミニウム膜などの無機絶縁膜を用いることができる。また、パリレンなどの有機絶縁膜を用いてもよい。また、成膜方法としては、上記ＣＶＤ法の他、スパッタリング法や塗布法などを用いてもよい。
　次いで、ゲート絶縁膜ＧＩＦ上に、導電層（導電膜、半導体膜、半導体層）ＣＬとして、第１金属酸化物半導体膜を形成する。この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、第１金属酸化物半導体膜として、酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ、ＩＴＯ：Indium Tin Oxide）膜を、例えば、ＲＦスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。第１金属酸化物半導体膜としては、上記酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）の他、酸化インジウム（Ｉｎ－Ｏ）を用いてもよい。このように、Ｉｎの酸化物を主体とした酸化物を用いることができる。
　また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、塗布法、印刷法などを用いることができる。なお、ＰＬＤ法とは、レーザー光をターゲットに照射し、ターゲットの対面に置かれた基板にターゲット材料を堆積させる成膜方法である。この第１金属酸化物半導体膜の成膜時の温度は、金属酸化物半導体膜（導電層ＣＬ）が結晶化しない温度（例えば、１５０℃以下）とする。即ち、上記金属酸化物半導体膜（導電層ＣＬ）は、成膜時において、非結晶（アモルファス）状態の膜である。
　次いで、導電層ＣＬ上に、犠牲層（導電膜、半導体膜、半導体層）ＳＬとして第２金属酸化物半導体膜を形成する。この犠牲層ＳＬも、半導体の性質を有する膜である。ここでは、第２金属酸化物半導体膜（犠牲層ＳＬ）として、例えば、酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）膜を、例えば、ＲＦスパッタリング法を用いて堆積する。この際、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚は、３０ｎｍ以上とすることが望ましい。これは、後述する、金属膜ＭＦをドライエッチングで加工する際のダメージの深さが約３０ｎｍであるためである。第２金属酸化物半導体膜としては、上記酸化インジウムガリウム亜鉛の他、酸化亜鉛（Ｚｎ－Ｏ）、酸化ガリウム（Ｇａ－Ｏ）、酸化亜鉛スズ（Ｚｎ－Ｓｎ－Ｏ）、酸化インジウム亜鉛（Ｉｎ－Ｚｎ－Ｏ）、酸化ガリウム亜鉛（Ｇａ－Ｚｎ－Ｏ）、酸化インジウムガリウム（Ｉｎ－Ｇａ－Ｏ）、酸化アルミニウム亜鉛（Ａｌ－Ｚｎ－Ｏ）などの、Ｚｎ又はＧａ系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第２金属酸化物半導体膜の成膜時の温度は、この時点で上記第１金属酸化物半導体膜（導電層ＣＬ）が結晶化しないよう、上記第１金属酸化物半導体膜（導電層ＣＬ）が結晶化しない上記温度（例えば、１５０℃以下）とすることが好ましい。
　第１金属酸化物半導体膜（導電層ＣＬ）と第２金属酸化物半導体膜（犠牲層ＳＬ）との組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、導電層ＣＬがＩｎ－Ｓｎ－Ｏから成り、犠牲層ＳＬがＩｎ－Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｏ、Ａｌ－Ｚｎ－Ｏ、Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏの何れか一つからなるような組み合わせが好ましい。その理由を以下に説明する。
　酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）については、実用性、汎用性が高く、酸素含有量を調整するだけで、半導体特性を容易に顕在化させることができる。酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）については、Ｉｎ２Ｏ３中に１０ｗｔ％程度以下のＳｎを含有したものが透明導電膜用のスパッタリングターゲットとして市販されているが、このターゲットを用いて成膜する際に、酸素分圧を制御することで導電性と半導体特性のどちらを顕在化させるかを制御することができる。即ち、酸素分圧を増加させることで膜中の酸素量が増え（したがってキャリア電子量が減り）、連続的に導電性から半導体特性に移行する。具体的には、酸素分圧を４５ｍＰａ程度とするとキャリア電子密度が５×１０１９ｃｍ－３程度になり、半導体特性が顕在化し始める。また、酸素分圧を２０ｍＰａ程度以下とすると、導電性が顕著になり、前述のゲート電極ＧＥや後述のソース電極ＳＥ、ドレイン電極ＤＥの材料として使用可能となる。
　また、犠牲層ＳＬについては、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｏ、Ａｌ－Ｚｎ－Ｏ、Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏの各材料は、そのエッチングレートが、多結晶の酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）のエッチングレート０．１ｎｍ／ｍｉｎより大きく、具体的に、Ｉｎ－Ｇａ－Ｚｎ－Ｏ（アモルファス状態）については、１２ｎｍ／ｍｉｎ、Ｚｎ－Ｏ（結晶状態）については、１００ｎｍ／ｍｉｎ、Ｚｎ－Ｓｎ－Ｏ（アモルファス状態）については１５ｎｍ／ｍｉｎである（図１１参照）。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ－０７Ｎ）を用いた場合のデータである。
　また、本明細書においては、金属酸化物について、含有する各元素を羅列する表示をしており、これらの組成比を明記していないが、これらの組成比については、所望の特性、例えば、半導体膜であれば、半導体特性、また、導電性膜であれば、導電性を有する組成比であればよい。
　次いで、図４に示すように、積層膜ＳＣＬを素子分離のため島状に加工する。例えば、第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜（積層半導体膜）ＳＣＬ上に図示しないフォトレジスト膜を形成した後、露光・現像処理（フォトリスグラフィ）を施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、導電層ＣＬは結晶化されておらず（アモルファス状態で）、そのエッチングレートは大きく、１２ｎｍ／ｍｉｎである。よって、エッチングしやすい。特に、上記犠牲層ＳＬの例示である、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｏ、Ａｌ－Ｚｎ－ＯおよびＧａ－Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏらは、アモルファスの酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）のエッチングレートとの差が小さく（いずれも１０倍以下であり）、犠牲層ＳＬとして用いて好適である。
　この第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬの形状（上面から見た平面形状）は、例えば、図５に示すように、第１方向（図面縦方向）に短辺を有する略矩形状に形成する。また、上記積層膜ＳＣＬは、ゲート電極ＧＥと重なる領域を有する形状に形成される。なお、このようなフォトリソグラフィおよびエッチング技術を用いた膜の加工をパターニングということがある。
　次いで、基板ＳＵＢに熱処理を施し、上記積層膜ＳＣＬの下層の膜、即ち、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させる。結晶化後の第１金属酸化物半導体膜（導電層）をＣＬｃで示す。ここでの結晶化とは、平均粒径（結晶粒の直径）が少なくとも１ｎｍ以上となるよう多結晶化することをいう。平均粒径の下限は１ｎｍであるが、典型的な場合には、平均粒径は２０ｎｍ程度となる。なお、この平均粒径（結晶粒の直径）は、透過型電子顕微鏡などを用いて測定した値である（以降の実施の形態２～３においても同様である）。また、熱処理温度は、１００℃以上３００℃以下である。また、酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）の結晶化温度は１５０℃程度である。
　このように、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前（アモルファス状態）の１／１００（１００分の１）程度に小さくなる。例えば、第１金属酸化物半導体膜（導電層ＣＬ）として、酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）を用いた場合には、アモルファス状態でのエッチングレートは、１２ｎｍ／ｍｉｎであるのに対し、多結晶化した後は、エッチングレートが、０．１ｎｍ／ｍｉｎ（１／１２０）となる（図１１参照）。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ－０７Ｎ）を用いた場合のデータである。
　次いで、図６に示すように、第２金属酸化物半導体膜（犠牲層ＳＬ）上に、導電性膜として金属膜ＭＦを形成する。金属膜ＭＦは、例えば、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、銀（Ａｇ）、亜鉛（Ｚｎ）などの金属の単層膜を用いることができる。また、上記複数の金属のうち、２種以上の金属を含有する合金膜を用いることができる。また、上記金属よりなる膜および合金膜のうち、２種以上の膜の積層膜を用いることができる。また、ＩＴＯ（酸化インジウムスズ、Ｉｎ－Ｓｎ－Ｏ、Indium Tin Oxide）などの金属酸化物よりなる導電性膜、窒化チタン（ＴｉＮ）などの金属窒化物よりなる導電性膜などの金属化合物よりなる導電性膜を用いてもよい。また、このような金属化合物よりなる導電性膜と、上記金属膜または合金膜との積層膜を用いてもよい。また、多結晶シリコン膜などの半導体膜に不純物を含有させ、キャリア（電子、ホール）を多くした半導体膜を用いてもよい。また、多結晶シリコン膜などの半導体膜と上記金属膜または合金膜との積層膜を用いてもよい。
　例えば、上記金属膜や合金膜は、例えば、スパッタリング法や蒸着法を用いて成膜することができる。また、上記半導体膜は、ＣＶＤ法などを用いて成膜することができる。
　次いで、図７に示すように、金属膜ＭＦを、パターニングすることによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。このパターニングは、フォトレジスト膜をフォトリソグラフィ技術を用いてソース電極ＳＥおよびドレイン電極ＤＥの形成領域に残存させ、当該フォトレジスト膜をマスクとしたドライエッチングにより行うことができる。
　このドライエッチングの際、ソース電極ＳＥとドレイン電極ＤＥとの間から露出する第２金属酸化物半導体膜（犠牲層ＳＬ）がプラズマや加速粒子にさらされるため、ダメージ領域ＤＲが形成される。
　このソース電極ＳＥおよびドレイン電極ＤＥの形状（上面から見た平面形状）は、例えば、図８に示すように、それぞれ略矩形状であり、上記重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
　よって、前述したダメージ領域ＤＲは、薄膜トランジスタの特性を左右するチャネル領域に形成される。
　そこで、図９に示すように、上記フォトレジスト膜をアッシングなどにより除去した後、その下層のソース電極ＳＥ、ドレイン電極ＤＥをマスクとして、下層の第２金属酸化物半導体膜（犠牲層ＳＬ）をウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液（関東化学株式会社製ＩＴＯ－０７Ｎ）を用いることができる。
　このウェットエッチングにより、第２金属酸化物半導体膜（犠牲層ＳＬ）のダメージ領域ＤＲが除去され、下層の第１金属酸化物半導体膜（導電層ＣＬｃ）がチャネル領域から露出する。この第１金属酸化物半導体膜（導電層ＣＬｃ）は、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第１金属酸化物半導体膜（導電層ＣＬｃ）の表面で自動的にほぼ停止する。また、ウェットエッチングによる導電層ＣＬｃの膜厚の減少は生じたとしても極微量である。また、この工程では、ドライエッチングではなく、ウェットエッチングを用いているため、ドライエッチングの際に生じるプラズマや加速粒子に第１金属酸化物半導体膜（導電層ＣＬｃ）がさらされることがなく、第１金属酸化物半導体膜（導電層ＣＬｃ）のチャネル領域にプラズマや加速粒子によるダメージが加わることを回避することができる。
　以上の工程により本実施の形態の薄膜トランジスタが略完成する。
　なお、上記工程においては、第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬのパターニング後、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させ、その後、金属膜ＭＦの形成および金属膜ＭＦのパターニングを行ったが、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化は、積層膜ＳＣＬのパターニング工程の後、ダメージ領域ＤＲ（第２金属酸化物半導体膜（犠牲層ＳＬ））の除去工程までの間に行えばよい。例えば、金属膜ＭＦの形成工程後や金属膜ＭＦのドライエッチング工程後に、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化を行ってもよい。
　このように、本実施の形態によれば、半導体膜を第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ダメージ領域ＤＲを除去することができる。よって、ダメージ領域ＤＲの除去により、薄膜トランジスタの特性を向上させることができる。
　また、ダメージ領域ＤＲの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第１金属酸化物半導体膜（導電層ＣＬｃ）のエッチングレートが結晶化により低下しているため、当該ウェットエッチングによる膜減りを低減することができる。また、上記ウェットエッチングの際、ダメージ領域ＤＲの残存を低減するためオーバーエッチングを施した場合においても、第１金属酸化物半導体膜（導電層ＣＬｃ）の膜減りを低減することができる。その結果、主たるチャネル領域となる下層の第１金属酸化物半導体膜（導電層ＣＬｃ）の膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。
　また、半導体膜を第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ソース電極ＳＥ、ドレイン電極ＤＥを構成する金属膜ＭＦの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、上層の犠牲層ＳＬ内に留まり、主たるチャネル層となる第１金属酸化物半導体膜（導電層ＣＬ）に加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。
　また、本実施の形態においては、ソース電極ＳＥ、ドレイン電極ＤＥと第１金属酸化物半導体膜（導電層ＣＬｃ）との間に第２金属酸化物半導体膜（犠牲層ＳＬ）が残存する構成となるが、第２金属酸化物半導体膜（犠牲層ＳＬ）も半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第２金属酸化物半導体膜（犠牲層ＳＬ）として例示した各種半導体は、例えば、Ｃｕ－Ｉｎ－Ｇａ－Ｚｎ－Ｏのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。
　さらに、第１金属酸化物半導体膜（導電層ＣＬｃ）の結晶化により、アモルファス状の場合に比べてキャリア移動度が向上するため、薄膜トランジスタのオン電流を向上させることができる。
　次いで、本発明者の検討事項に基づき本実施の形態の効果をさらに詳細に説明する。図１０は、第１金属酸化物半導体膜（導電層ＣＬｃ）と第２金属酸化物半導体膜（犠牲層ＳＬ）とのエッチレート比に対する第１金属酸化物半導体膜（導電層ＣＬｃ）のエッチング量のバラツキを示すグラフである。図１１は、各種酸化物材料の上記シュウ酸系エッチング液（具体的には、関東化学株式会社製ＩＴＯ－０７Ｎ）に対するエッチレートを示す表である。
　例えば、薄膜トランジスタの製造工程において、成膜工程における膜厚バラツキの許容範囲は±５％程度である。よって、例えば、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚を３０ｎｍ以上で成膜した場合、３ｎｍ以上のバラツキが存在することになる。
　よって、図１０に示すように、エッチングレート比(エッチレート比)が１、即ち、第２金属酸化物半導体膜（犠牲層ＳＬ）のエッチングレートＥｒ２と、第１金属酸化物半導体膜（導電層ＣＬｃ）のエッチングレートＥｒ１とが同じ（Ｅｒ２／Ｅｒ１が１の）場合、第１金属酸化物半導体膜（導電層ＣＬｃ）の膜厚には、３ｎｍ以上のバラツキが生じることになる。
　これに対し、エッチングレート比を１０、即ち、Ｅｒ２／Ｅｒ１が１０の場合は、バラツキ量は１／１０（１０分の１）の０．３ｎｍ以上となる。エッチングレート比を１００、即ち、Ｅｒ２／Ｅｒ１が１００の場合は、バラツキ量は１／１００（１００分の１）の０．０３ｎｍ以上となり、実質的にバラツキ量は、ほぼ０（ゼロ）に近い値となる。
　よって、例えば、図１１に示す、各種酸化物材料のうち、エッチングレート比（Ｅｒ２／Ｅｒ１）が１より大きい、より好ましくは、１０以上となる酸化物材料を第２金属酸化物半導体膜（犠牲層ＳＬ）として選択することにより、第１金属酸化物半導体膜（導電層ＣＬｃ、ここでは、多結晶Ｉｎ－Ｓｎ－Ｏ）の膜厚のバラツキ量を低減することができる。
　なお、図１０、図１１においては、第１金属酸化物半導体膜（導電層ＣＬｃ、ここでは、多結晶Ｉｎ－Ｓｎ－Ｏ）を例に説明したが、前述したとおり、第１金属酸化物半導体膜（導電層ＣＬｃ）として、酸化インジウム（Ｉｎ－Ｏ）を用いてもよい。この酸化インジウムも、アモルファス状態より多結晶状態でエッチングレートが低くなるため、第１金属酸化物半導体膜（導電層ＣＬ、ＣＬｃ）として用いて好適である。なお、酸化インジウム（Ｉｎ－Ｏ）の結晶化温度は、１５０℃程度である。
　また、図１２に示す第２金属酸化物半導体膜（犠牲層ＳＬ）、具体的には、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏは一例であり、そのエッチングレートＥｒ２が、Ｅｒ１より大きくなる（Ｅｒ２＞Ｅｒ１の）関係を満たす金属酸化物半導体膜であれば他の膜を用いてもよい。また、第１金属酸化物半導体膜（導電層ＣＬ）においても、アモルファス状態のエッチングレートをＥｒ１ａと、結晶化後のエッチングレートを上記Ｅｒ１とした場合、Ｅｒ１ａ＞Ｅｒ１の条件を満たす金属酸化物半導体膜であれば他の膜を用いてもよい。また、Ｅｒ１ａとＥｒ２の差は小さい方が好ましい。
　また、図１１においては、関東化学株式会社製ＩＴＯ－０７Ｎに対するエッチレートを例示したが、無機酸あるいは有機酸によるエッチングにおいても同様の傾向を示す。エッチング液としては、関東化学株式会社製ＩＴＯ－０７Ｎ以外にも、フッ酸、塩酸、硝酸、硫酸、酢酸、シュウ酸やそれらの混合液を用いることもできる。
　（実施の形態２）
　実施の形態１においては、半導体膜を、２種の半導体膜の積層膜（導電層ＣＬと犠牲層ＳＬ）としたが、この半導体膜を３種の半導体膜の積層膜としてもよい。
　以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１２～図１６は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、実施の形態１とは、積層膜ＳＣＬの構成が異なるため、積層膜ＳＣＬの構成およびその製造工程について特に詳細に説明する。
　[構造説明]
　まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図１６を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
　図１６に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、ボトムゲート／トップコンタクト構造のトランジスタである。
　具体的には、図１６に示すように、本実施の形態の薄膜トランジスタは、基板ＳＵＢの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板ＳＵＢ上に配置されたゲート電極ＧＥと、ゲート電極ＧＥ上にゲート絶縁膜ＧＩＦを介して配置された半導体膜である上記積層膜ＳＣＬと、この積層膜ＳＣＬ上に配置されたソース電極ＳＥおよびドレイン電極ＤＥとを有する。
　このソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥと積層膜ＳＣＬとの重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
　ここで、上記半導体膜は、金属酸化物半導体膜（導電層ＣＬ、半導体層、主たるチャネル層）と、その上部に配置された第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ、第１半導体膜）と、さらにその上部に配置された第２金属酸化物半導体膜（犠牲層ＳＬ、第２半導体膜）との３層の半導体膜の積層膜ＳＣＬよりなる。
　ここで、上記チャネル領域において、最上層の第２金属酸化物半導体膜（犠牲層ＳＬ）が除去された構成となっている。言い換えれば、上記チャネル領域においては、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）および金属酸化物半導体膜（導電層ＣＬ）の２層の積層膜が配置され、このチャネル領域の両側、即ち、ソース電極ＳＥおよびドレイン電極ＤＥの下層には、３層の金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）の積層膜が配置されている。
　このように、本実施の形態においては、半導体膜を３層の積層膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）ＳＣＬで構成するとともに、チャネル領域において最上層膜（ここでは、犠牲層ＳＬ）を除去しているので、トランジスタ特性が向上する。
　即ち、チャネル領域においては、ソース電極ＳＥおよびドレイン電極ＤＥの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち最上層膜（ここでは、犠牲層ＳＬ）を除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。
　また、半導体膜を構成する積層膜のうち、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）が、そのエッチングレートが最上層膜（ここでは、犠牲層ＳＬ）のエッチングレートより低くなるよう選択されている。
　また、半導体膜を構成する３層の積層膜ＳＣＬのうち、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）を結晶化（多結晶化）している。結晶の平均粒径は１ｎｍ以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜（ここでは、犠牲層ＳＬ）のウェットエッチングの際、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）をエッチングストッパとして機能させることができ、上層膜より下層の膜（ここでは、エッチングストッパ層ＥＳＬｃおよび導電層ＣＬ）の膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。
　また、主たるチャネル層を構成する最下層膜（ここでは、導電層ＣＬ）の選択性が向上し、例えば、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）より半導体特性の良好な膜、例えば、キャリア移動度が高い膜を適宜選択して最下層に配置することができる。これにより、キャリア（電子やホール）の移動度が向上し、トランジスタ特性を向上させることができる。
　なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の「製造方法説明」の欄において詳細に説明する。
　[製造方法説明]
　次いで、図１２～図１６を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。
　図１２に示すように、実施の形態１と同様に、基板ＳＵＢ上に、ゲート電極ＧＥを形成した後、ゲート電極ＧＥ上に、ゲート絶縁膜ＧＩＦを形成する。ゲート電極ＧＥおよびゲート絶縁膜ＧＩＦの形成方法および材料は実施の形態１と同様であるためその詳細な説明を省略する。
　次いで、ゲート絶縁膜ＧＩＦ上に、導電層（導電膜、半導体膜、半導体層）ＣＬとして、金属酸化物半導体膜を形成する。この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、金属酸化物半導体膜として、実施の形態１で説明した金属化合物半導体膜（実施の形態１において、導電層ＣＬ、犠牲層ＳＬとして例示した膜など）、即ち、酸化インジウム（Ｉｎ－Ｏ）、酸化インジウム亜鉛（Ｉｎ－Ｚｎ－Ｏ）、酸化亜鉛（Ｚｎ－Ｏ）、酸化ガリウム（Ｇａ－Ｏ）、酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）、酸化亜鉛スズ（Ｚｎ－Ｓｎ－Ｏ）、酸化ガリウム亜鉛（Ｇａ－Ｚｎ－Ｏ）、酸化インジウムガリウム（Ｉｎ－Ｇａ－Ｏ）、酸化アルミニウム亜鉛（Ａｌ－Ｚｎ－Ｏ）などの他、酸化スズ（Ｓｎ－Ｏ）など、から選択して用いることができる。これらの成膜方法は、実施の形態１で説明したとおりである。
　この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であるため、半導体特性の良好な金属酸化物半導体膜を適宜選択すればよい。例えば、少なくとも後述のエッチングストッパ（エッチストッパ）層ＥＳＬｃより半導体特性（例えば、キャリア移動度など）が、良好な膜を選択することによりトランジスタ特性を向上させることができる。また、成膜性の良好な膜を選択してもよい。この場合もトランジスタ特性を向上させることができる。また、低コストの膜を用いてもよい。この場合、薄膜トランジスタの製造コストを低減することができる。このように、積層膜ＳＣＬの最下層に配置される導電層ＣＬは、要求される性能や用途に応じて適宜選択することが可能である。
　次いで、導電層ＣＬ上に、エッチングストッパ層ＥＳＬとして、第１金属酸化物半導体膜を形成する。このエッチングストッパ層ＥＳＬは、半導体の性質を有する。ここでは、第１金属酸化物半導体膜として、酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ、ＩＴＯ：Indium Tin Oxide）膜を、例えば、ＲＦスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。第１金属酸化物半導体膜としては、上記酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）の他、酸化インジウム（Ｉｎ－Ｏ）を用いてもよい。このように、Ｉｎの酸化物を主体とした酸化物を用いることができる。
　また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第１金属酸化物半導体膜の成膜時の温度は、例えば、金属酸化物半導体膜（導電層ＣＬ）が結晶化しない温度（例えば、１５０℃以下）とする。即ち、上記金属酸化物半導体膜（導電層ＣＬ）は、成膜時において、非結晶（アモルファス）状態の膜である。
　次いで、エッチングストッパ層ＥＳＬ上に、犠牲層（導電膜、半導体膜、半導体層）ＳＬとして第２金属酸化物半導体膜を形成する。この犠牲層ＳＬも、半導体の性質を有する膜である。ここでは、第２金属酸化物半導体膜（犠牲層ＳＬ）として、例えば、酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）を、例えば、ＲＦスパッタリング法を用いて堆積する。この際、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚は、３０ｎｍ以上とすることが望ましい。これは、後述する、金属膜ＭＦをドライエッチングで加工する際のダメージの深さが約３０ｎｍであるためである。第２金属酸化物半導体膜としては、上記酸化亜鉛の他、酸化亜鉛（Ｚｎ－Ｏ）、酸化ガリウム（Ｇａ－Ｏ）、酸化亜鉛スズ（Ｚｎ－Ｓｎ－Ｏ）、酸化インジウム亜鉛（Ｉｎ－Ｚｎ－Ｏ）、酸化ガリウム亜鉛（Ｇａ－Ｚｎ－Ｏ）、酸化インジウムガリウム（Ｉｎ－Ｇａ－Ｏ）、酸化アルミニウム亜鉛（Ａｌ－Ｚｎ－Ｏ）などの、Ｚｎ又はＧａ系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第２金属酸化物半導体膜の成膜時の温度は、この時点で上記第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）が結晶化しないよう、上記第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）が結晶化しない上記温度（例えば、１５０℃以下）とすることが好ましい。
　第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）と第２金属酸化物半導体膜（犠牲層ＳＬ）との組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、エッチングストッパ層ＥＳＬがＩｎ－Ｓｎ－Ｏから成り、犠牲層ＳＬがＩｎ－Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｏ、Ａｌ－Ｚｎ－Ｏ、Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏの何れか一つからなるような組み合わせが好ましい。その理由は、実施の形態１で説明したとおりである（図１１等参照）。
　次いで、図１３に示すように、積層膜ＳＣＬを素子分離のため島状に加工する。例えば、金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬおよび犠牲層ＳＬ）の積層膜（積層半導体膜）ＳＣＬ上に図示しないフォトレジスト膜を形成した後、露光・現像処理（フォトリスグラフィ）を施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、エッチングストッパ層ＥＳＬは結晶化されておらず（アモルファス状態で）、そのエッチングレートは大きい。よって、エッチングしやすい。特に、上記犠牲層ＳＬの例示である、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｏ、Ａｌ－Ｚｎ－ＯおよびＧａ－Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏらは、アモルファスの酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）のエッチングレートとの差が小さく（いずれも１０倍以下であり）、犠牲層ＳＬとして用いて好適である（図１１参照）。
　この積層膜ＳＣＬの形状（上面から見た平面形状）は、実施の形態１と同様に（図５参照）、第１方向（図面縦方向）に短辺を有する略矩形状に形成する。上記積層膜ＳＣＬは、ゲート電極ＧＥと重なる領域を有する形状に形成される。
　次いで、図１４に示すように、基板ＳＵＢに熱処理を施し、上記積層膜ＳＣＬの下層の膜、即ち、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させる。結晶化後の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）をＥＳＬｃで示す。ここでの結晶化とは、平均粒径（結晶粒の直径）が少なくとも１ｎｍ以上となるよう多結晶化することをいう。平均粒径の下限は１ｎｍであるが、典型的な場合には、平均粒径は２０ｎｍ程度となる。また、熱処理温度は、１００℃以上３００℃以下である。
　このように、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前（アモルファス状態）の１／１００（１００分の１）程度に小さくなる。例えば、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）として、酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）を用いた場合には、アモルファス状態でのエッチングレートは、１２ｎｍ／ｍｉｎであるのに対し、多結晶化した後は、エッチングレートが、０．１ｎｍ／ｍｉｎ（１／１２０）となる（図１１参照）。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ－０７Ｎ）を用いた場合のデータである。
　次いで、第２金属酸化物半導体膜（犠牲層ＳＬ）上に、導電性膜として金属膜ＭＦを形成する。金属膜ＭＦは、例えば、実施の形態１で示した材料を用い、実施の形態１で説明した成膜方法で形成することができる。
　次いで、図１５に示すように、金属膜ＭＦを、実施の形態１と同様に、パターニングすることによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。このドライエッチングの際、ソース電極ＳＥとドレイン電極ＤＥとの間から露出する第２金属酸化物半導体膜（犠牲層ＳＬ）がプラズマや加速粒子にさらされるため、ダメージ領域ＤＲが形成される。
　このソース電極ＳＥおよびドレイン電極ＤＥの形状（上面から見た平面形状）は、実施の形態１と同様に（図８参照）、それぞれ略矩形状であり、上記重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
　よって、前述したダメージ領域ＤＲは、薄膜トランジスタの特性を左右するチャネル領域に形成される。
　そこで、図１６に示すように、ソース電極ＳＥ、ドレイン電極ＤＥをマスクとして、下層の第２金属酸化物半導体膜（犠牲層ＳＬ）をウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液（関東化学株式会社製ＩＴＯ－０７Ｎ）を用いることができる。
　このウェットエッチングにより、第２金属酸化物半導体膜（犠牲層ＳＬ）のダメージ領域ＤＲが除去され、下層の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）がチャネル領域から露出する。この第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）は、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）の表面で自動的にほぼ停止する。また、ウェットエッチングによるエッチングストッパ層ＥＳＬｃの膜厚の減少は生じたとしても極微量である。また、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）がエッチングストッパとしての役割を果たすため、さらに下層の金属酸化物半導体膜（導電層ＣＬ）まではエッチングの影響は及ばない。
　以上の工程により本実施の形態の薄膜トランジスタが略完成する。
　なお、上記工程においては、金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬおよび犠牲層ＳＬ）の積層膜ＳＣＬのパターニング後、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させ、その後、金属膜ＭＦの形成および金属膜ＭＦのパターニングを行ったが、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）の結晶化は、積層膜ＳＣＬのパターニング工程の後、ダメージ領域ＤＲ（第２金属酸化物半導体膜（犠牲層ＳＬ））の除去工程までの間に行えばよい。例えば、金属膜ＭＦの形成工程後や金属膜ＭＦのドライエッチング工程後に、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）の結晶化を行ってもよい。
　このように、本実施の形態によれば、半導体膜を金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ダメージ領域ＤＲを除去することができる。よって、ダメージ領域ＤＲの除去により、薄膜トランジスタの特性を向上させることができる。
　また、ダメージ領域ＤＲの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）のエッチングレートが結晶化により低下しており、エッチングストッパの役割を果たすため、自身の膜減りを低減するとともに、その下層の金属酸化物半導体膜（導電層ＣＬ）を保護する役割を果たす。また、上記ウェットエッチングの際、ダメージ領域ＤＲの残存を低減するためオーバーエッチングを施した場合においても、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）の膜減りを低減するとともに、その下層の金属酸化物半導体膜（導電層ＣＬ）を保護することができる。その結果、主たるチャネル領域となる下層の金属酸化物半導体膜（導電層ＣＬ）の膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。
　また、半導体膜を３層（導電層ＣＬ、エッチングストッパ層ＥＳＬｃ、犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ソース電極ＳＥ、ドレイン電極ＤＥを構成する金属膜ＭＦの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、最上層の犠牲層ＳＬ内に留まり、主たるチャネル層となる金属酸化物半導体膜（導電層ＣＬ）や第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）に加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。
　また、本実施の形態においては、ソース電極ＳＥ、ドレイン電極ＤＥと金属酸化物半導体膜（導電層ＣＬ）との間に第１および第２金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）が残存する構成となるが、これらの膜も半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第１および第２金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）として例示した各種半導体は、例えば、Ｃｕ－Ｉｎ－Ｇａ－Ｚｎ－Ｏのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。
　さらに、上記積層膜ＳＣＬを３層とすることで、最下層の金属酸化物半導体の選択の幅が増す。即ち、エッチングレートに係わらず、所望の半導体膜を選択することで、半導体特性を向上させたり、また、その生産性を向上させたりすることができる。
　（実施の形態３）
　実施の形態１においては、２層の半導体膜（導電層ＣＬと犠牲層ＳＬ）を、いわゆる、ボトムゲート／トップコンタクト構造のトランジスタを例に説明したが、２層の半導体膜（導電層ＣＬと犠牲層ＳＬ）を、トップゲート／トップコンタクト構造のトランジスタに適用してもよい。
　以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１７～図２０は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、実施の形態１と共通する構成および製造工程については、その詳細な説明を省略する。
　[構造説明]
　まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図２０を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
　図２０に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、トップゲート／トップコンタクト構造のトランジスタである。このトップゲート構造とは、チャネルを形成する半導体膜（チャネル層、ここでは、第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬ）よりも上層にゲート電極ＧＥが配置されている構造をいう。また、トップコンタクトとは、上記半導体膜（ここでは、導電層ＣＬｃと犠牲層ＳＬ）よりも上層にソース電極ＳＥおよびドレイン電極ＤＥが配置されている構造をいう。
　即ち、図２０に示すように、本実施の形態の薄膜トランジスタは、基板ＳＵＢの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板ＳＵＢ上に配置された半導体膜である上記積層膜ＳＣＬと、積層膜ＳＣＬ上に配置されたソース電極ＳＥおよびドレイン電極ＤＥと、ソース電極ＳＥおよびドレイン電極ＤＥ間上にゲート絶縁膜ＧＩＦを介して配置されたゲート電極ＧＥとを有する。
　このソース電極ＳＥおよびドレイン電極ＤＥは、積層膜ＳＣＬ上において、所定の間隔を置いて配置される。この所定の間隔部上にゲート絶縁膜ＧＩＦを介してゲート電極ＧＥが配置され、この所定の間隔の部分がチャネル領域となる。
　ここで、上記半導体膜は、第１金属酸化物半導体膜（導電層ＣＬｃ、第１半導体膜）と、その上部に配置された第２金属酸化物半導体膜（犠牲層ＳＬ、第２半導体膜）との積層膜ＳＣＬよりなるが、上記チャネル領域において、上層の第２金属酸化物半導体膜（犠牲層ＳＬ）が除去された構成となっている。言い換えれば、上記チャネル領域においては、第１金属酸化物半導体膜（導電層ＣＬｃ）が配置され、このチャネル領域の両側、即ち、ソース電極ＳＥおよびドレイン電極ＤＥの下層には、第１および第２金属酸化物半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）の積層膜が配置されている。
　このように、本実施の形態においては、半導体膜を積層膜（導電層ＣＬｃおよび犠牲層ＳＬ）で構成するとともに、チャネル領域において上層膜（ここでは、犠牲層ＳＬ）を除去しているので、トランジスタ特性が向上する。
　即ち、チャネル領域においては、ソース電極ＳＥおよびドレイン電極ＤＥの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち上層膜（ここでは、犠牲層ＳＬ）を除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。
　また、半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）を構成する積層膜のうち、下層膜（ここでは、導電層ＣＬｃ）が、そのエッチングレートが上層膜（ここでは、犠牲層ＳＬ）のエッチングレートより低くなるよう選択されている。
　また、半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）を構成する積層膜のうち、下層膜（ここでは、導電層ＣＬｃ）を結晶化（多結晶化）している。結晶の平均粒径は１ｎｍ以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜（ここでは、犠牲層ＳＬ）のウェットエッチングの際、下層膜（ここでは、導電層ＣＬｃ）の膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。
　また、主たるチャネル層を構成する下層膜（ここでは、導電層ＣＬｃ）を結晶化することにより、キャリア（電子やホール）の移動度が向上し、トランジスタ特性を向上させることができる。
　なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の「製造方法説明」の欄において詳細に説明する。
　[製造方法説明]
　次いで、図１７～図２０を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。
　図１７に示すように、実施の形態１と同様に、基板ＳＵＢを準備する。次いで、基板ＳＵＢ上に、導電層（導電膜、半導体膜、半導体層）ＣＬとして、第１金属酸化物半導体膜を形成する。この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、第１金属酸化物半導体膜として、酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ、ＩＴＯ：Indium Tin Oxide）膜を、例えば、ＲＦスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。第１金属酸化物半導体膜としては、上記酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）の他、酸化インジウム（Ｉｎ－Ｏ）を用いてもよい。このように、Ｉｎの酸化物を主体とした酸化物を用いることができる。
　また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第１金属酸化物半導体膜の成膜時の温度は、金属酸化物半導体膜（導電層ＣＬ）が結晶化しない温度（例えば、１５０℃以下）とする。即ち、上記金属酸化物半導体膜（導電層ＣＬ）は、成膜時において、非結晶（アモルファス）状態の膜である。
　次いで、導電層ＣＬ上に、犠牲層（導電膜、半導体膜、半導体層）ＳＬとして第２金属酸化物半導体膜を形成する。この犠牲層ＳＬも、半導体の性質を有する膜である。ここでは、第２金属酸化物半導体膜（犠牲層ＳＬ）として、例えば、酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）膜を、例えば、ＲＦスパッタリング法を用いて堆積する。この際、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚は、３０ｎｍ以上とすることが望ましい。これは、後述する、金属膜ＭＦをドライエッチングで加工する際のダメージの深さが約３０ｎｍであるためである。第２金属酸化物半導体膜としては、上記酸化インジウムガリウム亜鉛の他、酸化亜鉛（Ｚｎ－Ｏ）、酸化ガリウム（Ｇａ－Ｏ）、酸化亜鉛スズ（Ｚｎ－Ｓｎ－Ｏ）、酸化インジウム亜鉛（Ｉｎ－Ｚｎ－Ｏ）、酸化ガリウム亜鉛（Ｇａ－Ｚｎ－Ｏ）、酸化インジウムガリウム（Ｉｎ－Ｇａ－Ｏ）、酸化アルミニウム亜鉛（Ａｌ－Ｚｎ－Ｏ）などの、Ｚｎ又はＧａ系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第２金属酸化物半導体膜の成膜時の温度は、この時点で上記第１金属酸化物半導体膜（導電層ＣＬ）が結晶化しないよう、上記第１金属酸化物半導体膜（導電層ＣＬ）が結晶化しない上記温度（例えば、１５０℃以下）とすることが好ましい。
　第１金属酸化物半導体膜（導電層ＣＬ）と第２金属酸化物半導体膜（犠牲層ＳＬ）との組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、導電層ＣＬがＩｎ－Ｓｎ－Ｏから成り、犠牲層ＳＬがＩｎ－Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｏ、Ａｌ－Ｚｎ－Ｏ、Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏの何れか一つからなるような組み合わせが好ましい。その理由は、実施の形態１で説明したとおりである。
　次いで、積層膜ＳＣＬを素子分離のため島状に加工する。例えば、第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜（積層半導体膜）ＳＣＬ上に図示しないフォトレジスト膜を形成した後、露光・現像処理（フォトリスグラフィ）を施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、導電層ＣＬは結晶化されておらず（アモルファス状態で）、そのエッチングレートは大きい。よって、エッチングしやすい。特に、上記犠牲層ＳＬの例示である、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｏ、Ａｌ－Ｚｎ－ＯおよびＧａ－Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏらは、アモルファスの酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）のエッチングレートとの差が小さく（いずれも１０倍以下であり）、犠牲層ＳＬとして用いて好適である。
　この第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬの形状（上面から見た平面形状）は、例えば、実施の形態１と同様に、第１方向（図面縦方向）に短辺を有する略矩形状に形成する（図５参照）。
　次いで、基板ＳＵＢに熱処理を施し、上記積層膜ＳＣＬの下層の膜、即ち、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させる。結晶化後の第１金属酸化物半導体膜（導電層）をＣＬｃで示す。ここでの結晶化とは、平均粒径（結晶粒の直径）が少なくとも１ｎｍ以上となるよう多結晶化することをいう。平均粒径の下限は１ｎｍであるが、典型的な場合には、平均粒径は２０ｎｍ程度となる。また、熱処理温度は、１００℃以上３００℃以下である。
　このように、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前（アモルファス状態）の１／１００（１００分の１）程度に小さくなる。例えば、第１金属酸化物半導体膜（導電層ＣＬ）として、酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）を用いた場合には、アモルファス状態でのエッチングレートは、１２ｎｍ／ｍｉｎであるのに対し、多結晶化した後は、エッチングレートが、０．１ｎｍ／ｍｉｎ（１／１２０）となる。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ－０７Ｎ）を用いた場合のデータである。
　次いで、第２金属酸化物半導体膜（犠牲層ＳＬ）上に、導電性膜として金属膜ＭＦを形成する。金属膜ＭＦは、例えば、実施の形態１で詳細に説明した、金属膜および合金膜などの各種材料を用い、実施の形態１で詳細に説明した成膜方法を用いて形成することができる。
　次いで、図１８に示すように、金属膜ＭＦを、パターニングすることによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。このパターニングは、フォトレジスト膜をフォトリソグラフィ技術を用いてソース電極ＳＥおよびドレイン電極ＤＥの形成領域に残存させ、当該フォトレジスト膜をマスクとしたドライエッチングにより行うことができる。
　このドライエッチングの際、ソース電極ＳＥとドレイン電極ＤＥとの間から露出する第２金属酸化物半導体膜（犠牲層ＳＬ）がプラズマや加速粒子にさらされるため、ダメージ領域ＤＲが形成される。
　このソース電極ＳＥおよびドレイン電極ＤＥの形状（上面から見た平面形状）は、例えば、実施の形態１と同様に、それぞれ略矩形状（図８参照）とすることができ、積層膜ＳＣＬ上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
　よって、前述したダメージ領域ＤＲは、薄膜トランジスタの特性を左右するチャネル領域に形成される。
　そこで、図１９に示すように、上記フォトレジスト膜をアッシングなどにより除去した後、その下層のソース電極ＳＥ、ドレイン電極ＤＥをマスクとして、下層の第２金属酸化物半導体膜（犠牲層ＳＬ）をウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液（関東化学株式会社製ＩＴＯ－０７Ｎ）を用いることができる。
　このウェットエッチングにより、第２金属酸化物半導体膜（犠牲層ＳＬ）のダメージ領域ＤＲが除去され、下層の第１金属酸化物半導体膜（導電層ＣＬｃ）がチャネル領域から露出する。この第１金属酸化物半導体膜（導電層ＣＬｃ）は、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第１金属酸化物半導体膜（導電層ＣＬｃ）の表面で自動的にほぼ停止する。また、ウェットエッチングによる導電層ＣＬｃの膜厚の減少は生じたとしても極微量である。また、この工程では、ドライエッチングではなく、ウェットエッチングを用いているため、ドライエッチングの際に生じるプラズマや加速粒子に第１金属酸化物半導体膜（導電層ＣＬｃ）がさらされることがなく、第１金属酸化物半導体膜（導電層ＣＬｃ）のチャネル領域にプラズマや加速粒子によるダメージが加わることを回避することができる。
　次いで、図２０に示すように、ソース電極ＳＥ、ドレイン電極ＤＥおよびこれらの間（チャネル領域）上に、ゲート絶縁膜ＧＩＦとして、酸化シリコン膜（ＳｉＯｘ）を、ＣＶＤ法などにより、１００ｎｍ程度堆積する。ゲート絶縁膜ＧＩＦとしては、酸化シリコン膜の他、実施の形態１で説明した各種材料を実施の形態１で説明した成膜方法で形成することができる。
　次いで、ゲート絶縁膜ＧＩＦ上に、ゲート電極材料として、例えば、導電性膜をスパッタリング法などで堆積し、所定の形状（図２参照）にパターニングすることによりゲート電極ＧＥを形成する。ゲート電極材料としては、例えば、実施の形態１で詳細に説明した各種材料を、実施の形態１で詳細に説明した成膜方法を用いて形成することができる。
　このゲート電極ＧＥの形状（上面から見た平面形状）は、例えば、実施の形態１と同様に（図２参照）、上記チャネル領域上において、第１方向（図面縦方向）に長辺を有する略矩形状に形成する。
　以上の工程により本実施の形態の薄膜トランジスタが略完成する。
　なお、上記工程においては、第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬのパターニング後、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させ、その後、金属膜ＭＦの形成および金属膜ＭＦのパターニングを行ったが、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化は、積層膜ＳＣＬのパターニング工程の後、ダメージ領域ＤＲ（第２金属酸化物半導体膜（犠牲層ＳＬ））の除去工程までの間に行えばよい。例えば、金属膜ＭＦの形成工程後や金属膜ＭＦのドライエッチング工程後に、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化を行ってもよい。
　このように、本実施の形態によっても、実施の形態１と同様の効果を奏することができる。
　即ち、半導体膜を第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ダメージ領域ＤＲを除去することができる。よって、ダメージ領域ＤＲの除去により、薄膜トランジスタの特性を向上させることができる。
　また、ダメージ領域ＤＲの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第１金属酸化物半導体膜（導電層ＣＬｃ）のエッチングレートが結晶化により低下しているため、当該ウェットエッチングによる膜減りを低減することができる。また、上記ウェットエッチングの際、ダメージ領域ＤＲの残存を低減するためオーバーエッチングを施した場合においても、第１金属酸化物半導体膜（導電層ＣＬｃ）の膜減りを低減することができる。その結果、主たるチャネル領域となる下層の第１金属酸化物半導体膜（導電層ＣＬｃ）の膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。
　また、半導体膜を第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ソース電極ＳＥ、ドレイン電極ＤＥを構成する金属膜ＭＦの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、上層の犠牲層ＳＬ内に留まり、主たるチャネル層となる第１金属酸化物半導体膜（導電層ＣＬｃ）に加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。
　また、本実施の形態においては、ソース電極ＳＥ、ドレイン電極ＤＥと第１金属酸化物半導体膜（導電層ＣＬｃ）との間に第２金属酸化物半導体膜（犠牲層ＳＬ）が残存する構成となるが、第２金属酸化物半導体膜（犠牲層ＳＬ）も半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第２金属酸化物半導体膜（犠牲層ＳＬ）として例示した各種半導体は、例えば、Ｃｕ－Ｉｎ－Ｇａ－Ｚｎ－Ｏのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。
　さらに、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化により、アモルファス状の場合に比べてキャリア移動度が向上するため、薄膜トランジスタのオン電流を向上させることができる。
　（実施の形態４）
　実施の形態２においては、３層の半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）を、いわゆる、ボトムゲート／トップコンタクト構造のトランジスタを例に説明したが、３層の半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）を、トップゲート／トップコンタクト構造のトランジスタに適用してもよい。
　以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図２１～図２４は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、実施の形態１と共通する構成および製造工程については、その詳細な説明を省略する。
　[構造説明]
　まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図２４を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
　図２４に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、トップゲート／トップコンタクト構造のトランジスタである。
　即ち、図２４に示すように、本実施の形態の薄膜トランジスタは、基板ＳＵＢの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板ＳＵＢ上に配置された半導体膜である上記積層膜ＳＣＬと、積層膜ＳＣＬ上に配置されたソース電極ＳＥおよびドレイン電極ＤＥと、ソース電極ＳＥおよびドレイン電極ＤＥ間上にゲート絶縁膜ＧＩＦを介して配置されたゲート電極ＧＥとを有する。
　このソース電極ＳＥおよびドレイン電極ＤＥは、積層膜ＳＣＬ上において、所定の間隔を置いて配置される。この所定の間隔部上にゲート絶縁膜ＧＩＦを介してゲート電極ＧＥが配置され、この所定の間隔の部分がチャネル領域となる。
　ここで、上記半導体膜は、金属酸化物半導体膜（導電層ＣＬ、半導体層、主たるチャネル層）と、その上部に配置された第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ、第１半導体膜）と、さらにその上部に配置された第２金属酸化物半導体膜（犠牲層ＳＬ、第２半導体膜）との３層の半導体膜の積層膜ＳＣＬよりなる。
　ここで、上記チャネル領域において、最上層の第２金属酸化物半導体膜（犠牲層ＳＬ）が除去された構成となっている。言い換えれば、上記チャネル領域においては、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）および金属酸化物半導体膜（導電層ＣＬ）の２層の積層膜が配置され、このチャネル領域の両側、即ち、ソース電極ＳＥおよびドレイン電極ＤＥの下層には、３層の金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）の積層膜が配置されている。
　このように、本実施の形態においては、半導体膜を３層の積層膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）ＳＣＬで構成するとともに、チャネル領域において最上層膜（ここでは、犠牲層ＳＬ）を除去しているので、トランジスタ特性が向上する。
　即ち、チャネル領域においては、ソース電極ＳＥおよびドレイン電極ＤＥの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち最上層膜（ここでは、犠牲層ＳＬ）を除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。
　また、半導体膜を構成する積層膜のうち、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）が、そのエッチングレートが最上層膜（ここでは、犠牲層ＳＬ）のエッチングレートより低くなるよう選択されている。
　また、半導体膜を構成する３層の積層膜ＳＣＬのうち、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）を結晶化（多結晶化）している。結晶の平均粒径は１ｎｍ以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜（ここでは、犠牲層ＳＬ）のウェットエッチングの際、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）をエッチングストッパとして機能させることができ、上層膜より下層の膜（ここでは、エッチングストッパ層ＥＳＬおよび導電層ＣＬ）の膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。
　また、主たるチャネル層を構成する最下層膜（ここでは、導電層ＣＬ）の選択性が向上し、例えば、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）より半導体特性の良好な膜、例えば、キャリア移動度が高い膜を適宜選択して最下層に配置することができる。これにより、キャリア（電子やホール）の移動度が向上し、トランジスタ特性を向上させることができる。
　なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の「製造方法説明」の欄において詳細に説明する。
　[製造方法説明]
　次いで、図２１～図２４を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。
　図２１に示すように、実施の形態１と同様に、基板ＳＵＢを準備する。次いで、基板ＳＵＢ上に、導電層（導電膜、半導体膜、半導体層）ＣＬとして、金属酸化物半導体膜を形成する。この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、金属酸化物半導体膜として、実施の形態１で説明した金属化合物半導体膜（実施の形態１において、導電層ＣＬ、犠牲層ＳＬとして例示した膜など）、即ち、酸化インジウム（Ｉｎ－Ｏ）、酸化インジウム亜鉛（Ｉｎ－Ｚｎ－Ｏ）、酸化亜鉛（Ｚｎ－Ｏ）、酸化ガリウム（Ｇａ－Ｏ）、酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）、酸化亜鉛スズ（Ｚｎ－Ｓｎ－Ｏ）、酸化ガリウム亜鉛（Ｇａ－Ｚｎ－Ｏ）、酸化インジウムガリウム（Ｉｎ－Ｇａ－Ｏ）、酸化アルミニウム亜鉛（Ａｌ－Ｚｎ－Ｏ）などの他、酸化スズ（Ｓｎ－Ｏ）など、から選択して用いることができる。これらの成膜方法は、実施の形態１で説明したとおりである。
　この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であるため、半導体特性の良好な金属酸化物半導体膜を適宜選択すればよい。例えば、少なくとも後述のエッチングストッパ層ＥＳＬｃより半導体特性（例えば、キャリア移動度など）が、良好な膜を選択することによりトランジスタ特性を向上させることができる。また、成膜性の良好な膜を選択してもよい。この場合もトランジスタ特性を向上させることができる。また、低コストの膜を用いてもよい。この場合、薄膜トランジスタの製造コストを低減することができる。このように、積層膜ＳＣＬの最下層に配置される導電層ＣＬは、要求される性能や用途に応じて適宜選択することが可能である。
　次いで、導電層ＣＬ上に、エッチングストッパ層ＥＳＬとして、第１金属酸化物半導体膜を形成する。このエッチングストッパ層ＥＳＬは、半導体の性質を有する。ここでは、第１金属酸化物半導体膜として、酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ、ＩＴＯ：Indium Tin Oxide）膜を、例えば、ＲＦスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。第１金属酸化物半導体膜としては、上記酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）の他、酸化インジウム（Ｉｎ－Ｏ）を用いてもよい。このように、Ｉｎの酸化物を主体とした酸化物を用いることができる。
　また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第１金属酸化物半導体膜の成膜時の温度は、例えば、金属酸化物半導体膜（導電層ＣＬ）が結晶化しない温度（例えば、１５０℃以下）とする。即ち、上記金属酸化物半導体膜（導電層ＣＬ）は、成膜時において、非結晶（アモルファス）状態の膜である。
　次いで、エッチングストッパ層ＥＳＬ上に、犠牲層（導電膜、半導体膜、半導体層）ＳＬとして第２金属酸化物半導体膜を形成する。この犠牲層ＳＬも、半導体の性質を有する膜である。ここでは、第２金属酸化物半導体膜（犠牲層ＳＬ）として、例えば、酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）膜を、例えば、ＲＦスパッタリング法を用いて堆積する。この際、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚は、３０ｎｍ以上とすることが望ましい。これは、後述する、金属膜ＭＦをドライエッチングで加工する際のダメージの深さが約３０ｎｍであるためである。第２金属酸化物半導体膜としては、上記酸化亜鉛の他、酸化亜鉛（Ｚｎ－Ｏ）、酸化ガリウム（Ｇａ－Ｏ）、酸化亜鉛スズ（Ｚｎ－Ｓｎ－Ｏ）、酸化インジウム亜鉛（Ｉｎ－Ｚｎ－Ｏ）、酸化ガリウム亜鉛（Ｇａ－Ｚｎ－Ｏ）、酸化インジウムガリウム（Ｉｎ－Ｇａ－Ｏ）、酸化アルミニウム亜鉛（Ａｌ－Ｚｎ－Ｏ）などの、Ｚｎ又はＧａ系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第２金属酸化物半導体膜の成膜時の温度は、この時点で上記第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）が結晶化しないよう、上記第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）が結晶化しない上記温度（例えば、１５０℃以下）とすることが好ましい。
　第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）と第２金属酸化物半導体膜（犠牲層ＳＬ）との組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、エッチングストッパ層ＥＳＬがＩｎ－Ｓｎ－Ｏから成り、犠牲層ＳＬがＩｎ－Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｏ、Ａｌ－Ｚｎ－Ｏ、Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏの何れか一つからなるような組み合わせが好ましい。その理由は、実施の形態１で説明したとおりである（図１１等参照）。
　次いで、積層膜ＳＣＬを素子分離のため島状に加工する。例えば、金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬおよび犠牲層ＳＬ）の積層膜（積層半導体膜）ＳＣＬ上に図示しないフォトレジスト膜を形成した後、露光・現像処理（フォトリスグラフィ）を施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、エッチングストッパ層ＥＳＬは結晶化されておらず（アモルファス状態で）、そのエッチングレートは大きい。よって、エッチングしやすい。特に、上記犠牲層ＳＬの例示である、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｏ、Ａｌ－Ｚｎ－ＯおよびＧａ－Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏらは、アモルファスの酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）のエッチングレートとの差が小さく（いずれも１０倍以下であり）、犠牲層ＳＬとして用いて好適である（図１１参照）。
　この積層膜ＳＣＬの形状（上面から見た平面形状）は、実施の形態１と同様に（図５参照）、第１方向（図面縦方向）に短辺を有する略矩形状に形成する。上記積層膜ＳＣＬは、ゲート電極ＧＥと重なる領域を有する形状に形成される。
　次いで、基板ＳＵＢに熱処理を施し、上記積層膜ＳＣＬの中層の膜、即ち、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させる。結晶化後の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）をＥＳＬｃで示す。ここでの結晶化とは、平均粒径（結晶粒の直径）が少なくとも１ｎｍ以上となるよう多結晶化することをいう。平均粒径の下限は１ｎｍであるが、典型的な場合には、平均粒径は２０ｎｍ程度となる。また、熱処理温度は、１００℃以上３００℃以下である。
　このように、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前（アモルファス状態）の１／１００（１００分の１）程度に小さくなる。例えば、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）として、酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）を用いた場合には、アモルファス状態でのエッチングレートは、１２ｎｍ／ｍｉｎであるのに対し、多結晶化した後は、エッチングレートが、０．１ｎｍ／ｍｉｎ（１／１２０）となる（図１１参照）。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ－０７Ｎ）を用いた場合のデータである。
　次いで、第２金属酸化物半導体膜（犠牲層ＳＬ）上に、導電性膜として金属膜ＭＦを形成する。金属膜ＭＦは、例えば、実施の形態１で詳細に説明した、金属膜および合金膜などの各種材料を用い、実施の形態１で詳細に説明した成膜方法を用いて形成することができる。
　次いで、図２２に示すように、金属膜ＭＦを、パターニングすることによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。このパターニングは、フォトレジスト膜をフォトリソグラフィ技術を用いてソース電極ＳＥおよびドレイン電極ＤＥの形成領域に残存させ、当該フォトレジスト膜をマスクとしたドライエッチングにより行うことができる。
　このドライエッチングの際、ソース電極ＳＥとドレイン電極ＤＥとの間から露出する第２金属酸化物半導体膜（犠牲層ＳＬ）がプラズマや加速粒子にさらされるため、ダメージ領域ＤＲが形成される。
　このソース電極ＳＥおよびドレイン電極ＤＥの形状（上面から見た平面形状）は、例えば、実施の形態１と同様に、それぞれ略矩形状（図８参照）とすることができ、積層膜ＳＣＬ上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
　よって、前述したダメージ領域ＤＲは、薄膜トランジスタの特性を左右するチャネル領域に形成される。
　そこで、図２３に示すように、上記フォトレジスト膜をアッシングなどにより除去した後、その下層のソース電極ＳＥ、ドレイン電極ＤＥをマスクとして、下層の第２金属酸化物半導体膜（犠牲層ＳＬ）をウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液（関東化学株式会社製ＩＴＯ－０７Ｎ）を用いることができる。
　このウェットエッチングにより、第２金属酸化物半導体膜（犠牲層ＳＬ）のダメージ領域ＤＲが除去され、下層の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）がチャネル領域から露出する。この第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）は、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）の表面で自動的にほぼ停止する。また、ウェットエッチングによるエッチングストッパ層ＥＳＬｃの膜厚の減少は生じたとしても極微量である。また、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）がエッチングストッパとしての役割を果たすため、さらに下層の金属酸化物半導体膜（導電層ＣＬ）まではエッチングの影響は及ばない。
　以上の工程により本実施の形態の薄膜トランジスタが略完成する。
　なお、上記工程においては、金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬおよび犠牲層ＳＬ）の積層膜ＳＣＬのパターニング後、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させ、その後、金属膜ＭＦの形成および金属膜ＭＦのパターニングを行ったが、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）の結晶化は、積層膜ＳＣＬのパターニング工程の後、ダメージ領域ＤＲ（第２金属酸化物半導体膜（犠牲層ＳＬ））の除去工程までの間に行えばよい。例えば、金属膜ＭＦの形成工程後や金属膜ＭＦのドライエッチング工程後に、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）の結晶化を行ってもよい。
　このように、本実施の形態によっても、実施の形態１と同様の効果を奏することができる。
　即ち、本実施の形態によれば、半導体膜を金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ダメージ領域ＤＲを除去することができる。よって、ダメージ領域ＤＲの除去により、薄膜トランジスタの特性を向上させることができる。
　また、ダメージ領域ＤＲの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）のエッチングレートが結晶化により低下しており、エッチングストッパの役割を果たすため、自身の膜減りを低減するとともに、その下層の金属酸化物半導体膜（導電層ＣＬ）を保護する役割を果たす。また、上記ウェットエッチングの際、ダメージ領域ＤＲの残存を低減するためオーバーエッチングを施した場合においても、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）の膜減りを低減するとともに、その下層の金属酸化物半導体膜（導電層ＣＬ）を保護することができる。その結果、主たるチャネル領域となる下層の金属酸化物半導体膜（導電層ＣＬ）の膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。
　また、半導体膜を（導電層ＣＬ、エッチングストッパ層ＥＳＬｃ、犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ソース電極ＳＥ、ドレイン電極ＤＥを構成する金属膜ＭＦの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、最上層の犠牲層ＳＬ内に留まり、主たるチャネル層となる金属酸化物半導体膜（導電層ＣＬ）や第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）に加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。
　また、本実施の形態においては、ソース電極ＳＥ、ドレイン電極ＤＥと金属酸化物半導体膜（導電層ＣＬ）との間に第１および第２金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）が残存する構成となるが、これらの膜も半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第１および第２金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）として例示した各種半導体は、例えば、Ｃｕ－Ｉｎ－Ｇａ－Ｚｎ－Ｏのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。
　さらに、上記積層膜ＳＣＬを３層とすることで、最下層の金属酸化物半導体の選択の幅が増す。即ち、エッチングレートに係わらず、所望の半導体膜を選択することで、半導体特性を向上させたり、また、その生産性を向上させたりすることができる。
　上記実施の形態１～４で説明した薄膜トランジスタにおいて、実施の形態２の薄膜トランジスタのエッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬは、実施の形態１の薄膜トランジスタの導電層ＣＬｃおよび犠牲層ＳＬと対応し、実施の形態２の構成は、実施の形態１の導電層ＣＬｃの下層に他の半導体膜を有する構造であると言える。同様に、実施の形態４の薄膜トランジスタのエッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬは、実施の形態３の薄膜トランジスタの導電層ＣＬｃおよび犠牲層ＳＬと対応し、実施の形態４の構成は、実施の形態３の導電層ＣＬｃの下層に他の半導体膜を有する構造であると言える。
　（実施の形態５）
　上記実施の形態１～４で説明した薄膜トランジスタの適用例に制限はないが、例えば、液晶表示装置などの電気光学装置に用いられるアクティブマトリクス基板（アレイ基板）に適用することができる。
　図２５は、アクティブマトリクス基板の構成を示す回路図である。また、図２６は、アクティブマトリクス基板の構成を示す平面図である。
　図２５に示すように、アレイ基板は、表示部（表示領域）内にＹ方向に配置された複数のデータ線ＤＬ（ソース線）と、Ｘ方向に配置された複数のゲート線ＧＬとを有する。また、各画素は、データ線ＤＬとゲート線ＧＬとの交点に、マトリクス状に複数配置される。この画素は、画素電極ＰＥおよび薄膜トランジスタＴを有している。例えば、データ線ＤＬは、データ線駆動回路ＤＤＣ（Ｘドライバ）により駆動され、また、ゲート線ＧＬは、ゲート線駆動回路ＧＤＣ（Ｙドライバ）により駆動される。
　図２６に示すように、例えば、薄膜トランジスタＴのゲート電極部は、Ｘ方向に延在するゲート線ＧＬと接続される。ここでは、ゲート電極とゲート線ＧＬが一体となっている。このゲート電極部の上層には、ゲート絶縁膜を介して半導体膜が配置され、この半導体膜の図中左側にソース電極、図中右側にドレイン電極が配置されている。図２６においては、ボトムゲート構造の薄膜トランジスタＴとして表示してある。ソース電極は、Ｙ方向に延在するデータ線ＤＬと接続され、ドレイン電極は、画素電極ＰＥと接続されている。なお、データ線ＤＬとソース電極とを一体としてもよい。図２６においては、ボトムゲート構造の薄膜トランジスタの平面図として記載されているが、トップゲート構造の薄膜トランジスタとしてもよい。この場合、ゲート電極が、半導体膜の上層に位置する構成となる。
　このようなアレイ基板と対向電極が形成された対向基板との間に液晶を封止することにより、液晶表示装置が形成される。
　液晶表示装置においては、ゲート線ＧＬに走査信号が供給されると、薄膜トランジスタＴがオンし、このオンされた薄膜トランジスタＴを通して、図中Ｙ方向に延在するデータ線ＤＬからの映像信号が画素電極ＰＥに供給される。よって、ゲート線ＧＬとデータ線ＤＬによって選択された画素部が表示状態となる。
　なお、上記においては、画素を構成する薄膜トランジスタＴに上記実施の形態１～４の薄膜トランジスタを適用したが、前述のデータ線駆動回路ＤＤＣやゲート線駆動回路ＧＤＣ中の論理回路として、上記実施の形態１～４の薄膜トランジスタを用いてもよい。
　即ち、前述のデータ線駆動回路ＤＤＣやゲート線駆動回路ＧＤＣは、複数の論理回路を含み構成される。よって、これら論理回路（例えば、インバータ、ＮＯＲ回路、ＮＡＮＤ回路など）を、上記実施の形態１～４の薄膜トランジスタを用いて構成してもよい。また、上記アレイ基板は、上記液晶表示装置のみならず、有機ＥＬ（Electro-Luminescence）表示装置などの他の表示装置に広く適用可能である。また、上記アレイ基板の構成において画素電極ＰＥを記憶素子（例えば、キャパシタ）とし、実施の形態１～４の薄膜トランジスタを記憶装置の選択トランジスタとして用いてもよい。
　（実施の形態６）
　上記実施の形態１～４で説明した薄膜トランジスタの適用例に制限はないが、例えば、ＲＦＩＤ（Radio Frequency IDentification）タグに適用することができる。
　図２７は、ＲＦＩＤタグの構成を示すブロック図である。図２７に示すように、ＲＦＩＤタグは、アンテナ共振回路ＡＲ、整流器ＲＣＴ、変調器ＭＯＤおよびデジタル回路ＤＧＣを有している。このように構成されているＲＦＩＤタグは、リーダＲＤおよびライタＷＲとの間で、例えば、周波数が１３．５６ＭＨｚの送受信信号のやり取りを行なう。例えば、ライタＷＲから送信された送信信号は、ＲＦＩＤタグのアンテナ共振回路ＡＲで受信された後、整流器ＲＣＴでＤＣ信号に変換される。その後、整流器ＲＣＴで変換されたＤＣ信号は、デジタル回路ＤＧＣで処理され、デジタル回路ＤＧＣで処理された結果はメモリ回路（図示せず）などに保存される。このように、ライタＷＲによってＲＦＩＤタグに情報の書き込みを行なうことができる。一方、ＲＦＩＤタグに記憶されている情報を読み出すには、デジタル回路ＤＧＣがメモリ回路にアクセスしてメモリ回路に記憶されている情報を取り出した後、この情報に従い変調器ＭＯＤによりインピーダンスを変化させ、アンテナ共振回路ＡＲから信号を送信する。そして、送信された信号は、リーダＲＤによって受信されてＲＦＩＤタグに記憶されている情報が読み出される。
　このＲＦＩＤタグのアンテナ共振回路ＡＲ、整流器ＲＣＴ、変調器ＭＯＤ、デジタル回路ＤＧＣなどを上記実施の形態１～４で説明した薄膜トランジスタを用いて構成することができる。この結果、各構成部（アンテナ共振回路ＡＲ、整流器ＲＣＴ、変調器ＭＯＤ、デジタル回路ＤＧＣなど）に使用している薄膜トランジスタの特性が良好となり、ＲＦＩＤタグの特性向上を図ることができる。
　（実施の形態７）
　上記実施の形態５で説明した論理回路（例えば、インバータ、ＮＯＲ回路、ＮＡＮＤ回路など）や上記実施の形態６で説明したデジタル回路ＤＧＣに関しては、以下に説明する論理回路（論理ゲート）を用いて構成することができる。
　図２８は、論理回路を示す回路図であり、図２８（Ａ）は、インバータ回路である。図２８（Ａ）においては、電源端子（ＶＤＤ）と接地端子（ＶＳＳ）との間にトランジスタＴ１およびＴ２が直列に接続されている。トランジスタＴ１のゲート電極は、２つのトランジスタの接続ノードに接続され、この接続ノードが出力端子（ＯＵＴ）となる。一方、トランジスタＴ２のゲート電極は、入力端子（ＩＮ）と接続される。上記トランジスタＴ１およびＴ２は、ｎチャネル型トランジスタである。このように、上記トランジスタＴ１およびＴ２として、上記実施の形態１～４で説明した薄膜トランジスタを適用することができる。
　図２８（Ｂ）は、ＮＯＲ回路である。図２８（Ｂ）においては、電源端子（ＶＤＤ）と接地端子（ＶＳＳ）との間にトランジスタＴ３およびＴ４が直列に接続されている。トランジスタＴ３のゲート電極は、２つのトランジスタＴ３とＴ４の接続ノードに接続され、この接続ノードが出力端子（ＯＵＴ）となる。また、出力端子（ＯＵＴ）と接地端子（ＶＳＳ）との間にトランジスタＴ５が接続されている。トランジスタＴ４のゲート電極は、第１入力端子（ＩＮ１）と接続される。トランジスタＴ５のゲート電極は、第２入力端子（ＩＮ２）と接続される。上記トランジスタＴ３、Ｔ４およびＴ５は、ｎチャネル型トランジスタである。このように、上記トランジスタＴ３、Ｔ４およびＴ５として、上記実施の形態１～４で説明した薄膜トランジスタを適用することができる。
　図２８（Ｃ）は、ＮＡＮＤ回路である。図２８（Ｃ）においては、電源端子（ＶＤＤ）と接地端子（ＶＳＳ）との間にトランジスタＴ６、Ｔ７およびＴ８が直列に接続されている。トランジスタＴ６のゲート電極は、２つのトランジスタＴ６とＴ７の接続ノードに接続され、この接続ノードが出力端子（ＯＵＴ）となる。トランジスタＴ７のゲート電極は、第１入力端子（ＩＮ１）と接続される。トランジスタＴ８のゲート電極は、第２入力端子（ＩＮ２）と接続される。上記トランジスタＴ６、Ｔ７およびＴ８は、ｎチャネル型トランジスタである。このように、上記トランジスタＴ６、Ｔ７およびＴ８として、上記実施の形態１～４で説明した薄膜トランジスタを適用することができる。
　特に、実施の形態１～４で説明した金属化合物半導体膜は、ｎチャネル型トランジスタとして用いて特性が良好である。即ち、電子をキャリアとする場合に特性が良好となる。よって、上記のように、ｎチャネル型トランジスタのみを用いた論理回路に実施の形態１～４で説明した薄膜トランジスタを適用して好適である。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　本発明は、半導体装置の製造方法および半導体装置に関し、特に、金属酸化物よりなる半導体膜をチャネル層として用いた電界効果トランジスタを有する半導体装置に適用して有効である。
ＡＲ　　アンテナ共振回路
ＣＬ　　導電層
ＣＬｃ　　導電層
ＤＤＣ　　データ線駆動回路
ＤＥ　　ドレイン電極
ＤＧＣ　　デジタル回路
ＤＬ　　データ線
ＤＲ　　ダメージ領域
ＥＳＬ　　エッチングストッパ層
ＥＳＬｃ　　エッチングストッパ層
ＧＤＣ　　ゲート線駆動回路
ＧＥ　　ゲート電極
ＧＩＦ　　ゲート絶縁膜
ＧＬ　　ゲート線
ＭＦ　　金属膜
ＭＯＤ　　変調器
ＰＥ　　画素電極
ＲＣＴ　　整流器
ＲＤ　　リーダ
ＳＣＬ　　積層膜
ＳＥ　　ソース電極
ＳＬ　　犠牲層
ＳＵＢ　　基板
Ｔ　　薄膜トランジスタ
Ｔ１　　トランジスタ
Ｔ２　　トランジスタ
Ｔ３　　トランジスタ
Ｔ４　　トランジスタ
Ｔ５　　トランジスタ
Ｔ６　　トランジスタ
Ｔ７　　トランジスタ
Ｔ８　　トランジスタ
ＷＲ　　ライタ

Claims (20)

  1. 　（ａ）基板の上方に、第１金属酸化物を含有する半導体からなる第１半導体膜を形成する工程と、
    　（ｂ）前記第１半導体膜上に第２金属酸化物を含有する半導体からなる第２半導体膜を形成する工程と、
    　（ｃ）前記第１半導体膜と前記第２半導体膜との積層膜を加工する工程と、
    　（ｄ）前記（ｃ）工程の後、前記第２半導体膜上に、第１導電性膜を形成する工程と、
    　（ｅ）前記（ｄ）工程の後、前記第２半導体膜上の第１領域の前記第１導電性膜をエッチングにより除去する工程と、
    　（ｆ）前記（ｅ）工程の後、前記第１領域の前記第２半導体膜をエッチングにより除去する工程と、
    を有し、
    　前記（ｃ）工程と、前記（ｆ）工程との間に、
    　（ｇ）前記第１半導体膜に熱処理を施し、前記第１半導体膜を結晶化する工程を有することを特徴とする半導体装置の製造方法。
  2. 　前記（ｅ）工程のエッチングは、ドライエッチングであり、
    　前記（ｆ）工程のエッチングは、ウェットエッチングであることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 　前記（ｇ）工程により結晶化された前記第１半導体膜の前記（ｆ）工程のエッチングにおけるエッチングレートは、前記第２半導体膜の前記（ｆ）工程のエッチングにおけるエッチングレートより低いことを特徴とする請求項２記載の半導体装置の製造方法。
  4. 　前記（ｇ）工程により結晶化された前記第１半導体膜の結晶粒の平均粒径は、１ｎｍ以上であることを特徴とする請求項２記載の半導体装置の製造方法。
  5. 　前記第１金属酸化物は、インジウム（Ｉｎ）元素および酸素元素を含む膜（Ｉｎ－Ｏ）、または、インジウム（Ｉｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｉｎ－Ｓｎ－Ｏ）であることを特徴とする請求項２記載の半導体装置の製造方法。
  6. 　前記第２金属酸化物は、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｚｎ－Ｏ）、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｇａ－Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）、亜鉛（Ｚｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｚｎ－Ｓｎ－Ｏ）、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ－Ｚｎ－Ｏ）、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｇａ－Ｚｎ－Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｉｎ－Ｇａ－Ｏ）、および、アルミニウム（Ａｌ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ａｌ－Ｚｎ－Ｏ）から選択されるいずれかの膜であることを特徴とする請求項５記載の半導体装置の製造方法。
  7. 　前記（ａ）工程の前に、
    　（ｈ）前記基板上にトランジスタのゲート電極を形成した後、前記ゲート電極上にゲート絶縁膜を形成する工程を有し、
    　前記（ａ）工程は、前記ゲート絶縁膜上に、前記第１半導体膜を形成する工程であり、
    　前記（ｅ）工程は、前記第１領域の前記第１導電性膜を除去することにより、前記第１領域を介して離間して配置される前記トランジスタのソース電極およびドレイン電極を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
  8. 　前記（ｅ）工程は、前記第１領域の前記第１導電性膜を除去することにより、前記第１領域を介して離間して配置されるトランジスタのソース電極およびドレイン電極を形成する工程であり、
    　（ｉ）前記（ｆ）工程の後に、前記ソース電極および前記ドレイン電極上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上に前記トランジスタのゲート電極を形成する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
  9. 　（ａ）基板の上方に、半導体層を形成する工程と、
    　（ｂ）前記半導体層上に、第１金属酸化物を含有する半導体からなる第１半導体膜を形成する工程と、
    　（ｃ）前記第１半導体膜上に第２金属酸化物を含有する半導体からなる第２半導体膜を形成する工程と、
    　（ｄ）前記半導体層、前記第１半導体膜および前記第２半導体膜との積層膜を加工する工程と、
    　（ｅ）前記（ｄ）工程の後、前記第２半導体膜上に、第１導電性膜を形成する工程と、
    　（ｆ）前記（ｅ）工程の後、前記第２半導体膜上の第１領域の前記第１導電性膜をエッチングにより除去する工程と、
    　（ｇ）前記（ｆ）工程の後、前記第１領域の前記第２半導体膜をエッチングにより除去する工程と、
    を有し、
    　前記（ｄ）工程と、前記（ｇ）工程との間に、
    　（ｈ）前記第１半導体膜に熱処理を施し、前記第１半導体膜を結晶化する工程を有することを特徴とする半導体装置の製造方法。
  10. 　前記（ｆ）工程のエッチングは、ドライエッチングであり、
    　前記（ｇ）工程のエッチングは、ウェットエッチングであることを特徴とする請求項９記載の半導体装置の製造方法。
  11. 　前記（ｈ）工程により結晶化された前記第１半導体膜の前記（ｇ）工程のエッチングにおけるエッチングレートは、前記第２半導体膜の前記（ｇ）工程のエッチングにおけるエッチングレートより低いことを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 　前記（ｈ）工程により結晶化された前記第１半導体膜の結晶粒の平均粒径は、１ｎｍ以上であることを特徴とする請求項１０記載の半導体装置の製造方法。
  13. 　前記第１金属酸化物は、インジウム（Ｉｎ）元素および酸素元素を含む膜（Ｉｎ－Ｏ）、または、インジウム（Ｉｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｉｎ－Ｓｎ－Ｏ）であることを特徴とする請求項１０記載の半導体装置の製造方法。
  14. 　前記第２金属酸化物は、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｚｎ－Ｏ）、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｇａ－Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）、亜鉛（Ｚｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｚｎ－Ｓｎ－Ｏ）、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ－Ｚｎ－Ｏ）、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｇａ－Ｚｎ－Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｉｎ－Ｇａ－Ｏ）、および、アルミニウム（Ａｌ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ａｌ－Ｚｎ－Ｏ）から選択されるいずれかの膜であることを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 　（ａ）基板の上方に配置された第１金属酸化物を含有する多結晶の半導体からなる第１半導体膜と、
    　（ｂ）前記第１半導体膜の上方に配置され、前記第１半導体膜上の第１領域を挟んで離間して配置されたソース電極およびドレイン電極と、
    　（ｃ）ゲート電極と、
    　（ｄ）ゲート絶縁膜と、
    を有するトランジスタを有し、
    　（ｅ）第２金属酸化物を含有する半導体からなる第２半導体膜であって、前記第１半導体膜と前記ソース電極、および前記第１半導体膜と前記ドレイン電極との間に配置された第２半導体膜と、を有することを特徴とする半導体装置。
  16. 　前記第１半導体膜のエッチングレートは、前記第２半導体膜のエッチングレートより低いことを特徴とする請求項１５記載の半導体装置。
  17. 　前記第１半導体膜の平均粒径は、１ｎｍ以上であることを特徴とする請求項１５記載の半導体装置。
  18. 　（ｆ）前記第１半導体膜の下層に半導体層を有することを特徴とする請求項１５記載の半導体装置。
  19. 　前記第１金属酸化物は、インジウム（Ｉｎ）元素および酸素元素を含む膜（Ｉｎ－Ｏ）、または、インジウム（Ｉｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｉｎ－Ｓｎ－Ｏ）であることを特徴とする請求項１５記載の半導体装置。
  20. 　前記第２金属酸化物は、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｚｎ－Ｏ）、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｇａ－Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）、亜鉛（Ｚｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｚｎ－Ｓｎ－Ｏ）、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ－Ｚｎ－Ｏ）、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｇａ－Ｚｎ－Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｉｎ－Ｇａ－Ｏ）、および、アルミニウム（Ａｌ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ａｌ－Ｚｎ－Ｏ）から選択されるいずれかの膜であることを特徴とする請求項１９記載の半導体装置。
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