JP2008072011A

JP2008072011A - 薄膜トランジスタの製造方法

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Publication number: JP2008072011A
Application number: JP2006250704A
Authority: JP
Inventors: Mamoru Ishizaki; 守石▲崎▼; Masato Kon; 真人今; Manabu Ito; 学伊藤
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2006-09-15
Filing date: 2006-09-15
Publication date: 2008-03-27

Abstract

【課題】リフトオフ法を用いずエッチング法を用いても、チャネルの消失を防止できる薄膜トランジスタの製造方法を提供することを課題とする。
【解決方法】少なくとも、絶縁基板上にゲート電極パターンを形成する第１工程と、ゲート絶縁膜を前記ゲート電極パターン上に形成する第２工程と、酸化物半導体膜パターンを前記ゲート絶縁膜上に形成する第３工程と、ソース電極とドレイン電極を前記ゲート絶縁膜上に形成する第４工程からなる薄膜トランジスタの製造方法であって、前記ソース電極とドレイン電極をゲート絶縁膜上に形成する第４工程が、電極層を形成した後、（電極層の膜厚÷電極層のエッチングレート）が（酸化物半導体膜パターンの膜厚÷酸化物半導体膜パターンのエッチングレート）より小さいエッチャントによるエッチングによって、ソース電極とドレイン電極を形成する工程であることを特徴とする薄膜トランジスタの製造方法。
【選択図】図４

Description

本発明は、各種画像表示装置の駆動素子や各種論理回路の論理素子等に用いることができる、薄膜トランジスタの製造方法に関する。

薄膜トランジスタは、液晶ディスプレイや電界発光表示ディスプレイ、電気泳動ディスプレイ等の各種画像表示装置の駆動素子や、その周囲に配置される論理回路の論理素子等として用いられている。一般に、このような薄膜トランジスタの半導体材料としては単結晶シリコンやポリシリコン、アモルファスシリコン等のシリコンやシリコン化合物が広く用いられている。そしてこれらシリコン系化合物の成膜には２５０℃以上の高温処理を伴うため、使用する基板には耐熱性が必要であり、石英ガラスや耐熱ガラス等の絶縁基板が使われている。

このような薄膜トランジスタの一般的な構成としては、例えば、図１に示すような構成を挙げられる。この構成においては、石英ガラスや耐熱ガラス等の耐熱性の絶縁基板１上に、ゲート電極パターン２を形成した後、ゲート絶縁膜３を設け、このゲート絶縁膜３上にアモルファスシリコンパターン１６を形成してから、ソース電極４とドレイン電極５として金属Ａｌが設けられている。このとき一般には、アモルファスシリコンパターン１６とソース電極４の界面、およびアモルファスシリコンパターン１６とドレイン電極５の界面には、接触抵抗を下げるためにｎ^＋−シリコン層が設けられている。

一方、各種画像表示装置において、紙のように曲げることのできるフレキシブルディスプレイが期待されている。このようなフレキシブルディスプレイを実現するにはプラスチック基板を用いる必要があるが、プラスチック基板は一般に耐熱温度が低いため、シリコン系材料の適用は困難であった。

近年、室温成膜可能で電界効果移動度がアモルファスシリコンと同等以上の酸化物半導体ＩｎＧａＺｎＯ_４が提案され、酸化物半導体膜が薄膜トランジスタの半導体として使用できることが示された（非特許文献１参照）。

ＩｎＧａＺｎＯ_４は透明導電膜として知られていた材料であるが、成膜時に酸素分圧を制御することでキャリア源となっている酸素空孔を低減し、ｏｆｆ電流を低減させることに成功している。また容易にアモルファス状態が得られるため、フレキシブルディスプレイへの応用に適している。また透明であることから、ゲート絶縁膜、ゲート電極パターン、ソース電極、ドレイン電極に透明な材料を用いると透明な薄膜トランジスタが形成できる。

このＩｎＧａＺｎＯ_４のパターニングには、透明導電膜として広く用いられているＩＴＯ（酸化インジウムスズ）と同様のエッチング方法が使用できる。即ち、一般的な酸に可溶でアルカリに不溶である。従って、ＩＴＯで培われたエッチング技術が、基本的にはＩｎＧａＺｎＯ４のパターニングにも適用可能である。

一方、ソース電極とドレイン電極としては、Ａｌ等の金属や、ＩＴＯ等の透明導電膜を使用できるが、これらはＩｎＧａＺｎＯ_４と同様に酸に溶けやすい。そのため、酸化物半導体膜パターンを形成した後にソース電極とドレイン電極を形成する場合、ソース電極とドレイン電極をエッチングする際に酸化物半導体膜パターンもエッチングされ、チャネルが消失してしまうという問題があった。

この問題を避けるため、ソース電極とドレイン電極をリフトオフ法で形成する方法もあるが、リフトオフ法はリフトオフに処理時間がかかる上、ゴミが発生しやすく、歩留まりが悪くなるという問題もあった。

Ｋ．Ｎｏｍｕｒａ，Ｈ．Ｏｈｔａ，Ａ．Ｔａｋａｇｉ，Ｔ．Ｋａｍｉｙａｍａ，Ｍ．Ｈｉｒａｎｏ，Ｈ．Ｈｏｓｏｎｏ：Ｎａｔｕｒｅ４３２（２００４）４８８．

本発明は、上記問題を鑑みてなされたもので、リフトオフ法を用いずエッチング法を用いても、チャネルの消失を防止できる薄膜トランジスタの製造方法を提供することを課題とする。

請求項１にかかる発明は、少なくとも、絶縁基板上にゲート電極パターンを形成する第１工程と、ゲート絶縁膜を前記ゲート電極パターン上に形成する第２工程と、酸化物半導体膜パターンを前記ゲート絶縁膜上に形成する第３工程と、ソース電極とドレイン電極を前記ゲート絶縁膜上に形成する第４工程からなる薄膜トランジスタの製造方法であって、前記ソース電極とドレイン電極をゲート絶縁膜上に形成する第４工程が、電極層を形成した後、（電極層の膜厚÷電極層のエッチングレート）が（酸化物半導体膜パターンの膜厚÷酸化物半導体膜パターンのエッチングレート）より小さいエッチャントによるエッチングによって、ソース電極とドレイン電極を形成する工程であることを特徴とする薄膜トランジスタの製造方法である。

（電極層の膜厚÷電極層のエッチングレート）が（酸化物半導体膜パターンの膜厚÷酸化物半導体膜パターンのエッチングレート）より小さいエッチャントによるエッチングによって、ソース電極とドレイン電極を形成することで、ソース電極とドレイン電極形成時におけるチャネルの消失を防止することができる。

請求項２にかかる発明は、前記酸化物半導体膜パターンが、少なくともＳｎを含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法である。

酸化物半導体膜パターンが、少なくともＳｎを含むことで、酸化物半導体膜パターンの酸によるエッチングレートを小さくできる。

本発明によれば、ソース電極とドレイン電極を形成する工程が、（電極層の膜厚÷電極層のエッチングレート）が（酸化物半導体膜パターンの膜厚÷酸化物半導体膜パターンのエッチングレート）より小さいエッチャントによるエッチングによって、ソース電極とドレイン電極を形成することで、ソース電極とドレイン電極形成時におけるチャネルの消失を防止することができた。

さらには、酸化物半導体膜パターンが、少なくともＳｎを含むことで、酸化物半導体膜パターンの酸によるエッチングレートを小さくできた。

以下、本発明の実施の形態を、図面を用いて詳細に説明するが本発明はこれらに限定されるものではない。

本発明の薄膜トランジスタの製造方法の一例を、図２及び図３に示す。まず、絶縁基板１上にゲート電極パターン２を形成する（図２（ａ））。絶縁基板１としては、例えば、ガラス基板やシリコン基板の他、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン等のプラスチック基板が使用可能である。必要に応じ、密着性向上のためにＵＶやプラズマ等による表面処理を行うとよい。

ゲート電極パターン２の材料や形成法、パターニング法は問わない。例えば、金属や合金、透明導電膜材料を、全面にスパッタ法や蒸着法等によって成膜後、ノボラック系、アクリル系等のレジスト材料を用いたフォトリソグラフィ法やスクリーン印刷法で所望のレジストパターンを形成した後、酸等のエッチング液でエッチングすることにより所望のパターンを形成することができる。また、金属や合金、透明導電膜材料を使用し、マスクを用いてスパッタ法や蒸着法で直接所望のパターンを形成することもできる。これらスパッタ法や蒸着法に使用できる金属材料としては、Ａｌ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ等が、透明導電膜材料としてはＩＴＯ等が挙げられる。

次に、ゲート絶縁膜３を形成する（図２（ｂ））。ただし、ゲート電極パターンのゲート配線とのコンタクト部２ｃの上には形成しない。即ち、例えば、予めコンタクト部２ｃ上をメタルマスク等で覆った状態で、ゲート絶縁膜をスパッタ法、プラズマＣＶＤ法、または蒸着法で形成することが好適であるがこれに制限されるものではない。スパッタ法、プラズマＣＶＤ法、または蒸着法に使用できるゲート絶縁膜材料としては、例えば、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、Ａｌ_２Ｏ_３等の各種絶縁材料が挙げられる。

次に、酸化物半導体膜パターン６を形成する（図２（ｃ））。酸化物半導体膜パターンの形成方法は問わない。例えば、まず全面に酸化物半導体膜を形成した後、ノボラック系、アクリル系等のレジスト材料を用い、フォトリソグラフィ法やスクリーン印刷法で所望のレジストパターンを形成した後、酸等のエッチング液でエッチングすることにより所望のパターンを形成することができる。全面に酸化物半導体膜を形成する方法としてはスパッタ法や蒸着法等が挙げられるがこれらに制限されるものではない。また、マスクを用いてスパッタ法や蒸着法で直接所望のパターンを形成することもできる。酸化物半導体膜パターンの材料としては、公知の酸化物半導体材料を好適に使用することができる。例えば、ＩｎＧａＺｎＯｘ、ＩｎＧａＳｎＯｘ、ＩｎＺｎＯ、ＧａＺｎＯ、ＧａｘＳｎＯｘ、ＺｎＯ、ＳｎＯ_２等が挙げられる。これらの材料のうち、少なくともＳｎが含まれている材料が好ましい。酸化物半導体膜パターンにＳｎが含まれることで、酸化物半導体膜パターンがＯ−Ｓｎ−Ｏの構造を有し、酸に溶けにくくなる効果により酸化物半導体膜パターンの酸に対するエッチングレートが小さくなる。そして一般的に、Ｓｎ含有率が大きくなるほど、エッチングレートは小さくなる。Ｓｎ含有率としては、金属成分のうち１０ｗｔ％から６０ｗｔ％が好ましく、例えばＩｎＧａＳｎＯ_５やＧａ_２ＳｎＯ_５は、Ｓｎの含有率が金属成分のうち３０ｗｔ％〜５０ｗｔ％と、好ましい。Ｓｎ濃度が１０ｗｔ％より小さいとエッチングレートが十分に小さくならず好ましくない。また、Ｓｎ濃度が６０ｗｔ％より大きいと酸化物半導体膜パターンをエッチングで形成する場合、エッチングが困難となり好ましくない。

次に、ソース電極４とドレイン電極５を形成する（図３（ａ）から図３（ｄ））。まずほぼ全面にソース電極とドレイン電極の元となる電極層４５を形成する（図３（ａ））。材料や形成方法は問わない。例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ等の金属や、ＩＴＯ等の透明導電膜材料を用い、スパッタ法や蒸着法等によって成膜することができる。次に、ソース電極部分とドレイン電極部分を覆う形状のレジストパターン７を形成する（図３（ｂ））。例えば、ノボラック系、アクリル系等のレジスト材料を用いたフォトリソグラフィ法やスクリーン印刷法で所望のレジストパターンを形成することができる。そして、ソース電極とドレイン電極をエッチングにより形成する（図３（ｃ））。このとき、（電極層の膜厚÷電極層のエッチングレート）が（酸化物半導体膜パターンの膜厚÷酸化物半導体膜パターンのエッチングレート）より小さいエッチャントを用いてエッチングする。これにより、チャネル部の酸化物半導体膜パターン６が消失するのを防ぐことができる。ここで、エッチングレートとは単位時間当りのエッチング深さを指し、また、エッチャントとはエッチング液を指す。エッチング液としては、公知のものを好適に用いることができ、例えば、塩酸が挙げられる。

また、ソース電極とドレイン電極がＩＴＯの場合、金属成分中のＳｎの含有率が大きいほど、上記の酸化物半導体膜パターンと同様に、酸に対するエッチングレートが小さくなる。酸化物半導体膜パターンの金属成分中のＳｎ含有率がソース電極とドレイン電極の金属成分中のＳｎ含有率より大きければ、酸化物半導体膜パターンの酸に対するエッチングレートがソース電極及びドレイン電極のエッチングレートより小さくなり、好適に使用することができる。

そして、最後に、レジストパターン７を除去する（図３（ｄ））。例えば、レジスト材料にノボラック系を使用した場合には、アセトンで除去することができる。

なお、酸化物半導体膜パターン６やソース電極４及びドレイン電極５の形成時に、ゲート電極のコンタクト部２ｃ上には酸化物半導体膜材料及び電極材料を形成しないことや、酸化物半導体膜や電極膜のエッチング時にコンタクト部２ｃをエッチングしないようにすることはいうまでもない。例えば、コンタクト部２ｃ上に、酸化物半導体膜材料及び電極材料を形成しない為には、酸化物半導体膜材料及び電極材料形成時に、コンタクト部２ｃ上をメタルマスク等で覆っておけばよい。また、酸化物半導体膜や電極膜のエッチング時にコンタクト部２ｃをエッチングしない為には、エッチング時にレジストでコンタクト部２ｃを覆っておけばよい。

また、本発明は液晶ディスプレイや電気泳動ディスプレイの画素部の製造にも適用可能であり、例えば、ゲート電極パターン２と同じ層にキャパシタ電極パターン８を形成しても良い（図４）。キャパシタ電極パターン８の材料や形成方法、パターニング法は問わない。例えば、ゲート電極パターン２形成時に同一膜からキャパシタ電極パターン８を形成することができる。

また、薄膜トランジスタの上に、ドレイン電極５のコンタクト部に開口９ｏを有する層間絶縁膜９を形成し、その上に上部画素電極１０を形成することもできる。層間絶縁膜９及び画素電極１０の材料や形成方法、パターニング法は問わないが、層間絶縁膜９は、例えば、エポキシ、アクリル等の材料を、フォトリソグラフィ法やスクリーン印刷法によって形成することができる。また、画素電極１０は、例えば、ＡｇペーストやＩＴＯ等の材料を、スクリーン印刷法やスパッタ法、フォトリソグラフィ法、エッチング法等を好適に組み合わせることにより所望のパターンを形成することができる。また、半導体パターン６のチャネル部を封止パターン１１で覆ってもよい。

（実施例１）
絶縁基板１としてＰＥＮを用い、ＩＴＯを全面にＤＣ（直流）スパッタにて１００ｎｍ成膜した後、レジスト材料としてノボラック系レジストを使用し、フォトリソグラフィ法を用いてレジストパターンを形成した後、エッチング液に１Ｍの塩酸を使用し、エッチング法によって、ゲート電極パターン２を形成した（図２（ａ））。

次に、ＲＦ（ラジオ周波数）スパッタでＳｉＯＮを使用し、Ａｒと共に酸素を流しながら成膜し、厚さ３００ｎｍのゲート絶縁膜３とした（図２（ｂ））。そして、ＲＦスパッタでＩｎＧａＳｎＯｘを５０ｎｍ成膜し、レジストパターンを形成した後、２Ｍの塩酸によるウェットエッチングによって、酸化物半導体膜パターン６を形成した（図２（ｃ））。このとき、ＩｎＧａＳｎＯｘのＳｎ含有率は金属成分のうち４０ｗｔ％であった。

次に、ＤＣスパッタでＩＴＯを１００ｎｍ成膜してソース電極とドレイン電極の元となる電極層４５を形成した（図３（ａ））。ここで、使用したＩＴＯのＳｎ含有率は金属成分のうち約５ｗｔ％であった。次に、レジスト材料としてノボラック系を使用し、フォトリソグラフィ法でレジストパターン７を形成した後（図４（ｂ））、１Ｍの塩酸によって３分間エッチングした。１Ｍの塩酸によるエッチングレートは、ＩＴＯが５０ｎｍ／分、ＩｎＧａＳｎＯｘが２ｎｍ／分であった。従って、（電極層の膜厚÷電極層のエッチングレート）が（酸化物半導体膜パターンの膜厚÷酸化物半導体膜パターンのエッチングレート）より小さいエッチャントでエッチングしたことにより、ソース電極４とドレイン電極５のエッチング完了時、酸化物半導体膜パターン６は残っており、チャネル部の喪失は認められなかった。

（比較例１）
酸化物半導体膜パターン６としてＩｎＧａＺｎＯ（厚さ５０ｎｍ）を用いた以外は、実施例１と同様のプロセスによって薄膜トランジスタを作製した。１Ｍの塩酸によるエッチングレートはＩｎＧａＺｎＯが２００ｎｍ／分であったため、ソース電極４とドレイン電極５のエッチングによって酸化物半導体膜パターン６は完全に消失してしまった。

従来の薄膜トランジスタの一例を示す断面図本発明の薄膜トランジスタの製造方法の一例を示す断面図と平面図である。本発明の薄膜トランジスタの製造方法の一例を示す断面図と平面図である。本発明の薄膜トランジスタの一例を示す断面図と平面図である。本発明の薄膜トランジスタの一例を示す断面図と平面図である。

符号の説明

１・・・絶縁基板
２・・・ゲート電極パターン
２ｃ・・ゲート電極パターンコンタクト部
３・・・ゲート絶縁膜
４・・・ソース電極
５・・・ドレイン電極
６・・・酸化物半導体膜パターン
７・・・レジストパターン
８・・・キャパシタ電極パターン
８ｃ・・キャパシタ電極コンタクト部
９・・・層間絶縁膜
９ｏ・・層間絶縁膜の開口部
１０・・・画素電極
１１・・・封止パターン
１６・・・アモルファスシリコンパターン
４５・・・ソース電極とドレイン電極の元になる電極層

Claims

少なくとも、絶縁基板上にゲート電極パターンを形成する第１工程と、ゲート絶縁膜を前記ゲート電極パターン上に形成する第２工程と、酸化物半導体膜パターンを前記ゲート絶縁膜上に形成する第３工程と、ソース電極とドレイン電極を前記ゲート絶縁膜上に形成する第４工程からなる薄膜トランジスタの製造方法であって、前記ソース電極とドレイン電極をゲート絶縁膜上に形成する第４工程が、電極層を形成した後、（電極層の膜厚÷電極層のエッチングレート）が（酸化物半導体膜パターンの膜厚÷酸化物半導体膜パターンのエッチングレート）より小さいエッチャントによるエッチングによって、ソース電極とドレイン電極を形成する工程であることを特徴とする薄膜トランジスタの製造方法。
前記酸化物半導体膜パターンが、少なくともＳｎを含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。