JP5145676B2

JP5145676B2 - 薄膜トランジスタおよびその製造方法

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Publication number: JP5145676B2
Application number: JP2006250705A
Authority: JP
Inventors: 守石▲崎▼; 真人今; 学伊藤
Original assignee: Toppan Inc
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Priority date: 2006-09-15
Filing date: 2006-09-15
Publication date: 2013-02-20
Anticipated expiration: 2026-09-15
Also published as: JP2008072012A

Description

本発明は、各種画像表示装置の駆動素子や各種論理回路の論理素子等に用いることができる、薄膜トランジスタおよびその製造方法に関する。

薄膜トランジスタは、液晶ディスプレイや電界発光表示ディスプレイ、電気泳動ディスプレイ等の各種画像表示装置の駆動素子や、その周囲に配置される論理回路の論理素子等として用いられている。一般に、このような薄膜トランジスタの半導体材料としては単結晶シリコンやポリシリコン、アモルファスシリコン等のシリコンやシリコン化合物が広く用いられている。そしてこれらシリコン系化合物の成膜には２５０℃以上の高温処理を伴うため、使用する基板には耐熱性が必要であり、石英ガラスや耐熱ガラス等の絶縁基板が使われている。

このような薄膜トランジスタの一般的な構成としては、例えば、図１に示すような構成を挙げられる。この構成においては、石英ガラスや耐熱ガラス等の耐熱性の絶縁基板１上に、ゲート電極２を形成した後、ゲート絶縁膜３を設け、このゲート絶縁膜３上にアモルファスシリコンパターン１６を形成してから、ソース電極４とドレイン電極５として金属Ａｌが設けられている。このとき一般には、アモルファスシリコンパターン１６とソース電極４の界面、およびアモルファスシリコンパターン１６とドレイン電極５の界面には、接触抵抗を下げるためにｎ^＋−シリコン層が設けられている。

一方、各種画像表示装置において、紙のように曲げることのできるフレキシブルディスプレイが期待されている。このようなフレキシブルディスプレイを実現するにはプラスチック基板を用いる必要があるが、プラスチック基板は一般に耐熱温度が低いため、シリコン系材料の適用は困難であった。

近年、室温成膜可能で電界効果移動度がアモルファスシリコンと同等以上の酸化物半導体ＩｎＧａＺｎＯ_４が提案され、酸化物半導体膜が薄膜トランジスタの半導体として使用できることが示された（非特許文献１参照）。

ＩｎＧａＺｎＯ_４は透明導電膜として知られていた材料であるが、成膜時に酸素分圧を制御することでキャリア源となっている酸素空孔を低減し、ｏｆｆ電流を低減させることに成功している。また容易にアモルファス状態が得られるため、フレキシブルディスプレイへの応用に適している。また透明であることから、ゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極に透明な材料を用いると透明な薄膜トランジスタが形成できる。

このＩｎＧａＺｎＯ_４のパターニングには、透明導電膜として広く用いられているＩＴＯ（酸化インジウムスズ）と同様のエッチング方法が使用できる。即ち、一般的な酸に可溶でアルカリに不溶である。従って、ＩＴＯで培われたエッチング技術が、基本的にはＩｎＧａＺｎＯ_４のパターニングにも適用可能である。

しかしながら、絶縁基板上に、ゲート電極を形成した後、ゲート絶縁膜を設け、このゲート絶縁膜上にソース電極とドレイン電極を形成してから、ソース電極とドレイン電極の間にＩｎＧａＺｎＯ_４薄膜といった酸化物半導体膜パターンを設けた場合、ソース電極及びドレイン電極表面が封止等の後工程で、機械的接触や反応性ガスなどにより損傷を受けやすいという問題があった。また、従来の薄膜トランジスタにおいては、ソース電極及びドレイン電極と酸化物半導体間の接触抵抗が大きいという問題があった。接触抵抗は、薄膜トランジスタに直列に抵抗を入れたことになり、電気特性を悪化させる。

また、ソース電極及びドレイン電極には、Ａｌ等の金属やＩＴＯ等の透明導電膜を使用することができるが、これらは、ＩｎＧａＺｎＯ_４薄膜といった酸化物半導体膜同様に酸に溶けやすい。このため、ソース電極とドレイン電極を形成してから、所望のパターンの酸化物半導体膜をエッチング法で設けた場合、ソース電極とドレイン電極もエッチングされてしまい、配線抵抗の増大や断線を起しやすいという問題があった。

この問題を避けるため、酸化物半導体膜を所望のパターンにパターニングする別の方法としてリフトオフ法があるが、リフトオフ法は、リフトオフに処理時間がかかる上、ゴミが発生しやすく、歩留まりが悪くなるという問題もあった。

Ｋ．Ｎｏｍｕｒａ，Ｈ．Ｏｈｔａ，Ａ．Ｔａｋａｇｉ，Ｔ．Ｋａｍｉｙａｍａ，Ｍ．Ｈｉｒａｎｏ，Ｈ．Ｈｏｓｏｎｏ：Ｎａｔｕｒｅ４３２（２００４）４８８．

本発明は、上記問題を鑑みてなされたもので、ソース電極とドレイン電極の間にＩｎＧａＺｎＯ_４薄膜といった酸化物半導体膜を設けた場合の、ソース電極及びドレイン電極が損傷を受け易いという問題や接触抵抗が大きいという問題が改善された薄膜トランジスタを提供することを課題とする。また、ソース電極とドレイン電極を形成してから、酸化物半導体膜を所望のパターンにパターニングする際、リフトオフ法など量産に不向きな工程ではなく、エッチング法を用いても、配線抵抗の増大や断線が防止された薄膜トランジスタの製造方法を提供することを課題とする。

請求項１にかかる発明は、絶縁基板上に少なくともゲート電極、ゲート絶縁膜、ソース電極、ドレイン電極、酸化物半導体膜が設けられた薄膜トランジスタであって、前記絶縁基板上に、前記ゲート電極、前記ゲート絶縁膜が順次積層され、且つ前記ゲート絶縁膜上に前記ソース電極と前記ドレイン電極が設けられ、且つ前記酸化物半導体膜が前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の主要部及び前記ドレイン電極上の主要部に設けられていることを特徴とする薄膜トランジスタである。

酸化物半導体膜がソース電極とドレイン電極との間のゲート絶縁膜上及びソース電極上の主要部及びドレイン電極上の主要部に設けられていることで、ソース電極及びドレイン電極の損傷や接触抵抗の増大を防ぐことができる。

請求項２にかかる発明は、前記酸化物半導体膜が、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の長手部及び前記ドレイン電極上の外周部に設けられていることを特徴とする請求項１に記載の薄膜トランジスタである。

酸化物半導体膜が、ソース電極とドレイン電極との間のゲート絶縁膜上及びソース電極上の長手部及び前記ドレイン電極上の外周部に設けられていることにより、ソース電極及びドレイン電極の損傷や接触抵抗の増大を防ぐことができるとともに、ソース電極上の末端部に酸化物半導体膜が設けられていないことから、この末端部でソース配線と電気的に接続できる。また、ドレイン電極上の中央部に酸化物半導体膜が設けられていないことから、この中央部でドレイン配線と電気的に接続することができる。

請求項３にかかる発明は、前記酸化物半導体膜が、少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことを特徴とする請求項１または請求項２に記載の薄膜トランジスタである。

酸化物半導体膜が少なくとも、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことで、十分な電界効果移動度を得ることができる。

請求項４にかかる発明は、少なくとも、絶縁基板上にゲート電極を形成する第１工程と、ゲート絶縁膜を前記ゲート電極上に形成する第２工程と、ソース電極とドレイン電極を前記ゲート絶縁膜上に形成する第３工程と、酸化物半導体膜パターンを形成する第４工程からなる薄膜トランジスタの製造方法であって、前記酸化物半導体膜パターンを形成する第４工程が、前記ゲート絶縁膜及び前記ソース電極及び前記ドレイン電極の上部に酸化物半導体膜を形成した後、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の主要部及び前記ドレイン電極上の主要部にレジストパターンを形成してから、前記酸化物半導体膜をエッチングし、その後前記レジストパターンを剥離することを特徴とする薄膜トランジスタの製造方法である。

ゲート絶縁膜及びソース電極及びドレイン電極の上部に酸化物半導体膜を形成した後、ソース電極とドレイン電極との間のゲート絶縁膜上及びソース電極上の主要部及びドレイン電極上の主要部にレジストパターンを形成してから、酸化物半導体膜をエッチングし、その後レジストパターンを剥離することで、酸化物半導体膜のエッチング時にソース電極とドレイン電極の大部分がエッチャントにさらされることなく、配線抵抗の増大や断線が防止された薄膜トランジスタを製造方法することができる。

請求項５にかかる発明は、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の主要部及び前記ドレイン電極上の主要部に形成されるレジストパターンが、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の長手部及び前記ドレイン電極上の外周部に形成されることを特徴とする請求項４に記載の薄膜トランジスタの製造方法である。

レジストパターンを、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の長手部及び前記ドレイン電極上の外周部に形成することで、酸化物半導体膜のエッチング時にソース電極とドレイン電極の大部分がエッチャントにさらされることなく、配線抵抗の増大や断線を防止された薄膜トランジスタを製造方法することができると同時に、ソース電極上の末端部にソース配線とのコンタクト部が、ドレイン電極上の中央部にドレイン配線とのコンタクト部が設けられた薄膜トランジスタを製造方法することができる。

請求項６にかかる発明は、請求項４または請求項５に記載の薄膜トランジスタの製造方法であって、（酸化物半導体膜の膜厚÷酸化物半導体膜のエッチングレート）が、（ソース電極とドレイン電極の膜厚÷ソース電極とドレイン電極のエッチングレート）より小さいエッチャントによって、前記酸化物半導体膜をエッチングすることを特徴とする薄膜トランジスタの製造方法である。

（酸化物半導体膜の膜厚÷酸化物半導体膜のエッチングレート）が、（ソース電極とドレイン電極の膜厚÷ソース電極とドレイン電極のエッチングレート）より小さいエッチャントによって、酸化物半導体膜をエッチングすることで、酸化物半導体膜エッチング時のソース電極とドレイン電極のエッチングをより効果的に防ぐことができ、配線抵抗の増大や断線をより防止することができる。

請求項７にかかる発明は、前記酸化物半導体膜が、少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことを特徴とする請求項４乃至請求項６のいずれかに記載の薄膜トランジスタの製造方法である。

酸化物半導体膜が、少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことで、十分な電界効果移動度を有する薄膜トランジスタを製造することができる。

本発明によれば、酸化物半導体膜がソース電極とドレイン電極との間のゲート絶縁膜上及びソース電極上の主要部及びドレイン電極上の主要部とに設けられていることで、ソース電極及びドレイン電極表面の封止等の後工程での機械的接触や反応性ガスなどによる損傷や接触抵抗の増大を防ぐことができた。

さらには酸化物半導体膜が、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の長手部及び前記ドレイン電極上の外周部に設けられていることにより、ソース電極及びドレイン電極の損傷や接触抵抗の増大を防ぐことができるとともに、ソース電極とソース配線及びドレイン電極とドレイン配線とをそれぞれ電気的に接続することができた。

さらには、酸化物半導体膜が少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことで、十分な電界効果移動度を得ることができた。

また、ゲート絶縁膜及びソース電極及びドレイン電極の上部に酸化物半導体膜を成膜した後、ソース電極とドレイン電極との間のゲート絶縁膜上及びソース電極上の主要部及びドレイン電極上の主要部にレジストパターンを形成してから、酸化物半導体膜をエッチングし、その後レジストパターンを剥離することで、酸化物半導体膜のエッチング時にソース電極とドレイン電極の大部分がエッチャントにさらされることなく、配線抵抗の増大や断線を防止された薄膜トランジスタを製造方法することができた。

さらには、レジストパターンを、ソース電極とドレイン電極との間のゲート絶縁膜上及びソース電極上の長手部及びドレイン電極上の外周部に形成することで、酸化物半導体膜のエッチング時にソース電極とドレイン電極の大部分がエッチャントにさらされることなく、配線抵抗の増大や断線を防止された薄膜トランジスタを製造方法することができたと同時に、ソース電極とソース配線とのコンタクト部及びドレイン電極とドレイン配線とのコンタクト部が設けられた薄膜トランジスタの製造方法することができた。

さらには、（酸化物半導体膜の膜厚÷酸化物半導体膜のエッチングレート）が、（ソース電極とドレイン電極の膜厚÷ソース電極とドレイン電極のエッチングレート）より小さいエッチャントによって、酸化物半導体膜をエッチングすることで、酸化物半導体膜エッチング時のソース電極とドレイン電極のエッチングをより効果的に防ぐことができ、配線抵抗の増大や断線をより防止することができた。

さらには、酸化物半導体膜が少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことで、十分な電界効果移動度を有する薄膜トランジスタを製造することができた。

以下、本発明の実施の形態を、図面を用いて詳細に説明するが本発明はこれらに限定されるものではない。

図２に本発明の薄膜トランジスタの一例を示す。絶縁基板１上に、ゲート電極２、ゲート絶縁膜３、ソース電極４、ドレイン電極５、酸化物半導体膜６が形成されている。そして特徴的なのは、酸化物半導体膜６が、ソース電極４とドレイン電極５の間のゲート絶縁膜３上のみでなく、ソース電極４とドレイン電極５の主要部の上にも形成されている。ここで主要部とは、各電極において、各種配線とのコンタクト部等、トランジスタとしての機能を発現させるために設ける必要のある電極取り出し部を除いた大部分を指す。

図２の場合、酸化物半導体膜６は、ソース電極４とドレイン電極５との間のゲート絶縁膜３上と、これと連続したソース電極４上の長手部及びドレイン電極の外周部に設けられ、ソース電極４上のソース配線とのコンタクト部に相当する末端部４ｃ上と、ドレイン電極５上のドレイン配線とのコンタクト部に相当する中央部５ｃ上とには設けられていない。

ここでソース電極上の長手部とは、図３に示すように、複数の薄膜トランジスタをアレイ状に設けるために、アレイ内部側からアレイ外部側にかけて、ゲート絶縁膜３の上部に長く伸びる形状に設けられたソース電極を、アレイ内部側とアレイ外部側で二分（にぶん）した時のアレイ内部側の長い方４ｎを指す。末端部とはアレイ外部側の短い方を指す。図３においては、末端部はソース配線とのコンタクト部４ｃに相当する。

図２のように、ソース配線及びドレイン配線とのコンタクト部４ｃ及び５ｃ上には酸化物半導体膜は設けられていないが、その他の主要部には酸化物半導体膜６が設けられていることで、ソース電極及びドレイン電極の損傷や接触抵抗の増大を防ぐことができる。そして、ソース電極上の末端部に酸化物半導体膜が設けられていないことから、この末端部でソース配線と電気的に接続でき、ドレイン電極上の中央部に酸化物半導体が設けられていないことから、この中央部でドレイン配線と電気的に接続することができる。

ここで、薄膜トランジスタのソース電極とドレイン電極は対称構造であり、ソース電極とドレイン電極という呼称は逆でもよい。また、薄膜トランジスタがアレイを形成していない場合等、図４のようにソース電極４及びドレイン電極５とも長手部が酸化物半導体膜に覆われていてもよいし、図５のようにソース電極４及びドレイン電極５とも外周部が酸化物半導体膜に覆われていてもよい。以下の実施の形態においても同様である。

次に、本発明の薄膜トランジスタの製造方法の一例を、図６及び図７に示す。まず、絶縁基板１上にゲート電極２を形成する（図６（ａ））。絶縁基板１としては、ガラス基板やシリコン基板の他、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン等のプラスチック基板が使用可能である。必要に応じ、密着性向上のためにＵＶやプラズマ等による表面処理を行うとよい。

ゲート電極２の材料や作製法、パターニング法は問わない。例えば、金属や合金、透明導電膜材料を、全面にスパッタ法や蒸着法等によって成膜後、ノボラック系、アクリル系等のレジスト材料を用い、フォトリソグラフィ法やスクリーン印刷法で所望のレジストパターンを形成した後、酸等のエッチング液でエッチングすることにより所望のパターンを形成することができる。また、金属や合金、透明導電膜材料を、マスクを用いてスパッタ法や蒸着法で直接所望のパターンを形成することもできる。これらスパッタ法や蒸着法に使用できる金属材料としては、Ａｌ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ等が、透明導電膜材料としてはＩＴＯ等が挙げられる。

次に、ゲート絶縁膜３を形成する（図６（ｂ））。ただし、ゲート電極のゲート配線とのコンタクト部２ｃの上には形成しない。即ち、例えば、予めコンタクト部２ｃ上をメタルマスク等で覆った状態で、ゲート絶縁膜をスパッタ法、プラズマＣＶＤ法、または蒸着法で形成することが好適であるがこれに制限されるものではない。スパッタ法、プラズマＣＶＤ法、または蒸着法に使用できるゲート絶縁膜材料としては、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、Ａｌ_２Ｏ_３等の各種絶縁材料が挙げられる。

次に、ソース電極４とドレイン電極５を形成する（図６（ｃ））。ソース電極４及びドレイン電極５は、Ａｌ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ等の金属や、ＩＴＯ等の透明導電膜材料を用い、全面にスパッタ法や蒸着法等によって成膜後、レジストを設けてからエッチングすることにより所望のパターンを形成することが好適であるが、これに制限されるものではない。

次に、全面に酸化物半導体膜６´を成膜する（図６（ｄ））。酸化物半導体膜６´の材料としては、公知の酸化物半導体材料を好適に使用することができる。より好ましくは、十分な電界効果移動度を得られる、少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含む酸化物半導体膜が好ましく、例えば、ＩｎＧａＺｎＯｘ、ＩｎＧａＳｎＯｘ、ＩｎＺｎＯ、ＧａＺｎＯ、ＺｎＯ、ＳｎＯ_２等が挙げられる。そして、全面に酸化物半導体膜６´を成膜する方法としてはスパッタ法が好適であるがこれに制限されるものではない。

次に、ソース電極４とドレイン電極５の間のゲート絶縁膜上及びソース電極４の主要部及びドレイン電極５の主要部を覆う形状のレジストパターン７を形成する（図７（ａ））。レジスト材料としては、ノボラック系、アクリル系等が使用でき、フォトリソグラフィ法、スクリーン印刷法等で所望の形状のパターンを得ることができる。

レジストパターンの形状は好適に設定できるが、より好ましくは、レジストパターンをソース電極４とドレイン電極５との間のゲート絶縁膜３上及びソース電極４上の長手部及びドレイン電極の外周部に設け、ソース電極４上のソース配線とのコンタクト部に相当する末端部４ｃと、ドレイン電極５上のドレイン配線のコンタクト部に相当する中央部５ｃ上には、レジストパターンを形成しないことが好ましい。

レジストパターンをソース電極４とドレイン電極５との間のゲート絶縁膜３上及びソース電極４上の長手部及びドレイン電極５上の外周部に設けることで、エッチング時、ソース電極４のコンタクト部に相当する末端部４ｃと、ドレイン電極５のコンタクト部に相当する中央部５ｃの膜厚が減少した場合にも、配線抵抗の大幅な増大や断線を防止することができる。ソース電極４上の長手部にレジストパターンが設けられた場合、図８に示すように、エッチング時、レジストパターンの設けられていないコンタクト部に相当する末端部４ｃのみ、ソース電極の膜厚が減少する。このとき、ソース電極の配線抵抗は、式１で表され、抵抗の増大分はコンタクト部の面積に相当する部分にとどまり、配線抵抗の大幅な増大や断線を防止することができる。一方、長手部にレジストパターンが設けられていない場合、図９に示すように、エッチング時、ソース電極全体の膜厚が減少し、このときのソース電極の配線抵抗は式２で表され、値は著しく増大してしまう。そして、ドレイン電極５の外周部にレジストパターンが設けられた場合も同様の効果が得られる。

Ｒ＝｛ρ（Ｌ−ｌ）／ＤＷ｝＋ρｌ／ｄＷ・・・（式１）
Ｒ：抵抗
ρ：比抵抗
Ｌ：ソース電極の長さ
ｌ：ソース電極のレジストパターンで覆われていない部分（末端部）の長さ
Ｄ：エッチング前のソース電極の厚さ
ｄ：エッチング後のソース電極の厚さ
Ｗ：ソース電極の幅

Ｒ＝ ρＬ／ｄＷ・・・（式２）

次に、酸化物半導体膜６´をエッチングする（図７（ｂ））。その際、（酸化物半導体膜の膜厚÷酸化物半導体膜のエッチングレート）が、（ソース電極とドレイン電極の膜厚÷ソース電極とドレイン電極のエッチングレート）より小さいエッチャントを用いることが好ましい。ここで、エッチングレートとは単位時間当りのエッチング深さを指し、また、エッチャントとはエッチング液を指す。エッチング液としては、公知のものを好適に用いることができるが、例えば、０．１Ｍの塩酸が挙げられる。このようなエッチング液を用いることにより、ソース電極４及びドレイン電極５のうち、レジストパターン７に覆われていない部分の、酸化物半導体膜６´のエッチングの際の膜厚減少や膜消失による配線抵抗の増大や断線をより効果的に防止することができる。

そして、最後に、レジストパターン７を除去する（図７（ｃ））。例えば、レジスト材料にノボラック系を使用した場合には、アセトンで除去することができる。得られた薄膜トランジスタは、酸化物半導体膜がソース電極とドレイン電極との間のゲート絶縁膜上及びソース電極上の主要部及びドレイン電極上の主要部とに設けられていることで、ソース電極及びドレイン電極と酸化物半導体膜との重なりが大きく、ソース電極と酸化物半導体膜間及びドレイン電極と酸化物半導体膜間の接触抵抗の増大を防ぐことができる。また、ソース電極及びドレイン電極の主要部が酸化物半導体膜に覆われていることで、ソース電極及びドレイン電極表面の封止等の後工程での機械的接触や反応性ガスなどによる損傷を防ぐことができる。

ソース電極及びドレイン電極の損傷としては、例えば、ソース電極及びドレイン電極がＡｌの場合、後工程で封止層を形成する際、スクリーン印刷時に機械的損傷を受けることがある。また、層間絶縁膜を形成する際、形成時に現像液に侵されて配線抵抗が増大することがある。また、ソース電極及びドレイン電極がＩＴＯの場合、後工程で酸化物半導体膜上に封止層を形成した際、封止層形成後の酸素プラズマ処理によって配線抵抗が増大することがある。本発明ではこれらを防止することができる。

なお、ソース電極４及びドレイン電極５の形成時や酸化物半導体膜６の形成時に、ゲート電極のコンタクト部２ｃ上には電極材料及び酸化物半導体膜材料を形成しないことや、ソース電極４及びドレイン電極５のエッチング時や酸化物半導体膜６´のエッチング時にコンタクト部２ｃをエッチングしないようにすることはいうまでもない。例えば、コンタクト部２ｃ上に、電極材料及び酸化物半導体膜材料を形成しない為には、電極材料及び酸化物半導体膜材料形成時に、コンタクト部２ｃ上をメタルマスク等で覆っておけばよい。また、ソース電極４及びドレイン電極５のエッチング時や酸化物半導体膜６´のエッチング時にコンタクト部２ｃをエッチングしない為には、エッチング時にレジストでコンタクト部２ｃを覆っておけばよい。

また、本発明は液晶ディスプレイや電気泳動ディスプレイの画素部にも適用可能であり、例えば、ゲート電極２と同じ層にキャパシタ電極８を有していてもよい（図１０）。キャパシタ電極８の材料や作製法、パターニング法は問わない。例えば、ゲート電極２形成時に同一膜からキャパシタ電極８を形成することができる。また、ゲート絶縁膜３を形成する際、キャパシタ配線のコンタクト部８ｃの上にゲート絶縁膜を形成しないことはいうまでもない。そして通常、上記ディスプレイ等には、複数の薄膜トランジスタをマトリクス構造等のアレイ状にして用いる。

また、本発明は、薄膜トランジスタの上に、ドレイン電極５のコンタクト部５ｃに開口９ｏを有する層間絶縁膜９を設け、その上に上部画素電極１０を設けることで、液晶ディスプレイや電気泳動ディスプレイの高開口率化にも適用可能である（図１１）。層間絶縁膜９及び画素電極１０の材料や作製法、パターニング法は問わないが、層間絶縁膜９は、例えば、エポキシ、アクリル等の材料を、フォトリソ法やスクリーン印刷法によって形成することができる。また、画素電極１０は、例えば、ＡｇペーストやＩＴＯ等の材料を、スクリーン印刷法やスパッタ法、フォトリソグラフィ法、エッチング法等を好適に組み合わせることにより所望のパターンを形成することができる。

また、ソース電極４とドレイン電極５の間のゲート絶縁膜上の酸化物半導体膜（チャネル部）の上に、封止パターン１１を設けてもよい。封止パターンとしては、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、Ａｌ_２Ｏ_３等の無機物や、フッ素樹脂等の有機物を使用できる。

（実施例１）
絶縁基板１としてＰＥＮを用い、ターゲットにＩＴＯを使用し、ＩＴＯを全面にＤＣ（直流）スパッタにて１００ｎｍ成膜した後、レジスト材料としてノボラック系レジストを使用し、フォトリソグラフィ法を用いてレジストパターンを形成した後、エッチング液に塩酸を使用し、エッチング法によって、ゲート電極２を形成した（図６（ａ））。

次に、ＲＦ（ラジオ周波数）スパッタでターゲットにＳｉＮを使用し、Ａｒと共に酸素を流しながら成膜し、ＳｉＯＮを３００ｎｍ成膜してゲート絶縁膜３とした（図６（ｂ））。そして、ＤＣスパッタでターゲットにＩＴＯを使用し、ＩＴＯを５０ｎｍ成膜し、レジスト材料としてノボラック系を使用し、フォトリソグラフィ法を用いてレジストパターンを形成した後、エッチング液に１Ｍの塩酸を使用し、エッチング法によって、ソース電極４及びドレイン電極５を形成した（図６（ｃ））。

次に、ＲＦスパッタでターゲットにＩｎＧａＺｎＯ_４を使用し、ＩｎＧａＺｎＯｘを１００ｎｍ成膜して酸化物半導体膜６´とし（図６（ｄ））、ソース電極４とドレイン電極５との間のゲート絶縁膜３上及びソース電極４上の長手部及びドレイン電極５上の外周部にレジストパターン７を形成後（図７（ａ））、０．１Ｍの塩酸によって６分間エッチングした（図７（ｂ））。ここで、０．１Ｍの塩酸によるエッチレートは、ＩｎＧａＺｎＯ_４が２０ｎｍ／分、ＩＴＯが５ｎｍ／分であった。そして、レジストパターンをアセトンで除去した（図７（ｃ））。

得られた薄膜トランジスタのソース電極及びドレイン電極のＩＴＯは、レジストパターンが設けられていなかったソース電極のコンタクト部に相当する末端部及びドレイン電極のコンタクト部に相当する中央部にもＩＴＯが残っており、ソース電極の配線抵抗値は１２０ｋΩと、酸化物半導体膜エッチング処理前のソース電極の配線抵抗値、１１７ｋΩとほぼ同等の良好な値が得られ、配線抵抗の大幅な増大及び断線は認められなかった。これは、ソース電極の主要部及びドレイン電極の主要部にレジストパターンが設けられていた効果と、（酸化物半導体膜の膜厚÷酸化物半導体膜のエッチングレート）が、（ソース電極とドレイン電極の膜厚÷ソース電極とドレイン電極のエッチングレート）より小さいエッチャントによって酸化物半導体膜をエッチングした効果による。また、酸化物半導体膜にＩｎＧａＺｎＯｘを使用することにより、従来のアモルファスシリコン系半導体膜をうわまわる、１０ｃｍ２／Ｖｓの電界効果移動度が得られた。

（実施例２）
ゲート電極２を形成する際に、ゲート電極２と同時にキャパシタ電極８を形成したこと以外は、実施例１と同様の方法で薄膜トランジスタを作製した（図１０）。

こうして作製した薄膜トランジスタ上にポリイミド（ＪＳＲ社製オプトマーＡＬ）を塗布、ラビングを行い、周囲にシール部（積水化学社製フォトレックＳ）をディスペンスし、ＴＮ液晶を滴下後、減圧下で対向電極用のＩＴＯが成膜されたＰＥＴフィルムを重ね、シール部をＵＶ硬化した。このようにして作製した液晶ディスプレイの表示を行い、所望の表示ができることを確認した。

（実施例３）
実施例２と同様の方法で複数の薄膜トランジスタをアレイ状に作製した後、封止パターン１１としてフッ素化樹脂である旭硝子社製のサイトップをスクリーン印刷した後、酸素プラズマ処理を行い、感光性のアクリル膜を２０ｕｍ塗布し、露光、現像によって層間絶縁膜９を形成した。最後に、Ａｇペーストをスクリーン印刷し、１００°Ｃで焼成することにより、上部画素電極１０を形成した（図１１）。ソース電極の配線抵抗値は１２０ｋΩであった。

こうして作製した薄膜トランジスタアレイと、ＩＴＯが成膜されたＰＥＴ基材上に電気泳動層と接着剤層が設けられた表示材を貼合せることにより電子ペーパーを作製し、所望の表示ができることを確認した。

（実施例４）
ソース電極４及びドレイン電極５、酸化物半導体膜６を形成する為のエッチング液に６ＭのＨＣｌと０．２ＭのＦｅＣｌ_３を１：１で混合したものを用い、２分間エッチングすること以外は実施例１と同様な方法で薄膜トランジスタを得た。ここで、６ＭのＨＣｌと０．２ＭのＦｅＣｌ_３を１：１で混合したエッチング液によるエッチレートは、ＩｎＧａＺｎＯｘが７０ｎｍ／分、ＩＴＯが５０ｎｍ／分であった。

得られた薄膜トランジスタのソース電極及びドレイン電極のＩＴＯは、（酸化物半導体膜の膜厚÷酸化物半導体膜のエッチングレート）が、（ソース電極とドレイン電極の膜厚÷ソース電極とドレイン電極のエッチングレート）より大きいエッチャントによって、酸化物半導体膜をエッチングした為、レジストパターンが設けられていなかったソース配線とのコンタクト部に相当する末端部及びドレイン配線とのコンタクト部に相当する中央部のＩＴＯが若干に薄くなり、ソース電極の配線抵抗値は１４０ｋΩと実施例１と比較し、若干大きくなったものの大幅な配線抵抗の増大は認められなかった。

（比較例１）
ＲＦスパッタでターゲットにＩｎＧａＺｎＯ_４を使用し、ＩｎＧａＺｎＯｘを１００ｎｍ成膜して酸化物半導体層６´とした後、ソース電極４とドレイン電極５との間のゲート絶縁膜３上近傍にのみレジストパターン７を形成し、ソース電極４とドレイン電極５との間のゲート絶縁膜３上近傍にのみ酸化物半導体膜を形成する以外は、実施例１と同様の方法で薄膜トランジスタを作製した（図１２）。

得られた薄膜トランジスタのソース電極及びドレイン電極のＩＴＯは、ソース電極の主要部及びドレイン電極の主要部に、レジストが設けられていなかったために、大部分のＩＴＯの膜厚が薄くなり、ソース電極の配線抵抗値は２７０ｋΩと、実施例１に比較し大きく増大した。

（比較例２）
ＲＦスパッタでターゲットにＩｎＧａＺｎＯ_４を使用し、ＩｎＧａＺｎＯｘを１００ｎｍ成膜して酸化物半導体層６´とした後、ソース電極４とドレイン電極５との間のゲート絶縁膜３上近傍にのみレジストパターン７を形成し、ソース電極４とドレイン電極５との間のゲート絶縁膜３上近傍にのみ酸化物半導体膜を形成する以外は、実施例３と同様の方法で薄膜トランジスタを作製した。得られた薄膜トランジスタのソース電極及びドレイン電極のＩＴＯは、ソース電極の主要部及びドレイン電極の主要部に、レジストが設けられていなかったために、大部分のＩＴＯの膜厚が薄くなった上に、封止パターン形成後の酸素プラズマ処理により、ＩＴＯの酸素空孔が減少し、ソース電極の配線抵抗は３５０ｋΩと実施例３に比べて著しく増大した。

従来の薄膜トランジスタの一例を示す断面図本発明の薄膜トランジスタの一例を示す断面図と平面図酸化物半導体膜が設けられる部分の説明図酸化物半導体膜が設けられる部分の説明図酸化物半導体膜が設けられる部分の説明図本発明の薄膜トランジスタの製造方法の一例を示す断面図と平面図本発明の薄膜トランジスタの製造方法の一例を示す断面図と平面図配線抵抗の説明図配線抵抗の説明図本発明の薄膜トランジスタの一例を示す断面図と平面図本発明の薄膜トランジスタの一例を示す断面図と平面図比較例の薄膜トランジスタの断面図と平面図

符号の説明

１・・・絶縁基板
２・・・ゲート電極
２ｃ・・ゲート電極のコンタクト部
３・・・ゲート絶縁膜
４・・・ソース電極
４ｃ・・ソース電極のコンタクト部
４ｎ・・ソース電極の長手部
５・・・ドレイン電極
５ｃ・・ドレイン電極のコンタクト部
６・・・酸化物半導体パターン
６´・・・酸化物半導体膜
７・・・レジストパターン
８・・・キャパシタ電極
８ｃ・・キャパシタ電極のコンタクト部
９・・・層間絶縁膜
９ｏ・・層間絶縁膜の開口部
１０・・上部画素電極
１１・・封止パターン
１６・・シリコン系半導体膜

Claims

絶縁基板上に少なくともゲート電極、ゲート絶縁膜、ソース電極、ドレイン電極、酸化物半導体膜が設けられた薄膜トランジスタであって、前記絶縁基板上に、前記ゲート電極、前記ゲート絶縁膜が順次積層され、且つ前記ゲート絶縁膜上に前記ソース電極と前記ドレイン電極が設けられ、且つ前記酸化物半導体膜が前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の長手部及び前記ドレイン電極上の外周部に設けられていることを特徴とする薄膜トランジスタ。
前記酸化物半導体膜が、少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことを特徴とする請求項１に記載の薄膜トランジスタ。
少なくとも、絶縁基板上にゲート電極を形成する第１工程と、ゲート絶縁膜を前記ゲート電極上に形成する第２工程と、ソース電極とドレイン電極を前記ゲート絶縁膜上に形成する第３工程と、酸化物半導体膜パターンを形成する第４工程からなる薄膜トランジスタの製造方法であって、前記酸化物半導体膜パターンを形成する第４工程が、
前記ゲート絶縁膜及び前記ソース電極及び前記ドレイン電極の上部に酸化物半導体膜を形成した後、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の主要部及び前記ドレイン電極上の主要部にレジストパターンを形成してから、前記酸化物半導体膜をエッチングし、その後前記レジストパターンを剥離する工程を含み、
前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の主要部及び前記ドレイン電極上の主要部に形成されるレジストパターンが、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の長手部及び前記ドレイン電極上の外周部に形成されることを特徴とする薄膜トランジスタの製造方法。
請求項３に記載の薄膜トランジスタの製造方法であって、（酸化物半導体膜の膜厚÷酸化物半導体膜のエッチングレート）が、（ソース電極とドレイン電極の膜厚÷ソース電極とドレイン電極のエッチングレート）より小さいエッチャントによって、前記酸化物半導体膜をエッチングすることを特徴とする薄膜トランジスタの製造方法。
前記酸化物半導体膜が、少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことを特徴とする請求項３又は請求項４に記載の薄膜トランジスタの製造方法。