CN105702740A - 具有改善的电气特性的薄膜晶体管 - Google Patents

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Abstract

本发明涉及具有改善的电气特性的薄膜晶体管。提出了具有均匀的电气特性和降低的功耗的薄膜晶体管。该薄膜晶体管包括：半导体层；第一金属氧化物层，与半导体层接触并且具有比半导体层的导热率低的导热率；以及第二金属氧化物层，与第一金属氧化物层接触并且具有比第一金属氧化物层的导热率高的导热率。

Description

具有改善的电气特性的薄膜晶体管
相关申请的交叉引用
本申请要求于2014年12月10日向韩国知识产权局提交的韩国专利申请第10-2014-0177373号的优先权，通过引用将其全部内容结合于本文中。
技术领域
本发明涉及薄膜晶体管。
背景技术
通常，诸如液晶显示器或者有机发光显示器的平板显示器包括多对电场生成电极以及设置在多对电场生成电极之间的电光活性层。液晶显示器包括作为电光活性层的液晶层，并且有机发光显示器包括作为电光活性层的有机发光层。
一对电场生成电极连接至典型的开关元件以接收电信号，并且电光活性层将电信号转换为光信号以显示图像。
在平板显示器中，薄膜晶体管(TFT)用作开关元件，并且在平板显示器中设置信号线，诸如传输用于控制薄膜晶体管的扫描信号的栅极线和传输要施加至像素电极的信号的数据线。
发明内容
在一个方面中，本文所公开的薄膜晶体管具有均匀的电气特性。
在另一方面中，本文所公开的薄膜晶体管具有降低的功耗。
本发明构思的另外的方面以及特征将在以下描述中阐述，并且基于本公开内容对于本领域中的普通技术人员将变得显而易见。
根据实施方式，薄膜晶体管包括：半导体层；第一金属氧化物层，与半导体层接触并且具有比半导体层的导热率低的导热率；以及第二金属氧化物层，与第一金属氧化物层接触并且具有比第一金属氧化物层的导热率高的导热率。
根据另一实施方式，薄膜晶体管包括：半导体层；第一金属氧化物层，与半导体层接触并且具有比半导体层的导热率低的导热率；以及金属层，与第一金属氧化物层接触。
第二金属氧化物层可具有比半导体层的导热率高的导热率。
薄膜晶体管可包括接触第二金属氧化物层的金属层。
薄膜晶体管可进一步包括第三金属氧化物层，第三金属氧化物层具有比第一金属氧化物层的导热率高的导热率。金属层可布置在第二金属氧化物层与第三金属氧化物层之间。金属层可布置在第一金属氧化物层与第三金属氧化物层之间。
第一金属氧化物层可具有比半导体层的蚀刻率高的蚀刻率。
第二金属氧化物层可具有比第一金属氧化物层的蚀刻率高的蚀刻率。
金属层可具有比第三金属氧化物层的蚀刻率高的蚀刻率。
第三金属氧化物层可具有比第二金属氧化物层的蚀刻率高的蚀刻率。
第一金属氧化物层可由第一材料制成，半导体层由第二材料制成，并且薄膜晶体管包括其中第一材料和第二材料混合的混合层。混合层可具有比半导体层的导热率低的导热率。
混合层可布置在半导体层与第一金属氧化物层之间。
半导体层可包括沟道部分和布置在沟道部分周围的外围部分，并且第一金属氧化物层接触外围部分而不接触沟道部分。
薄膜晶体管可包括接触沟道部分的第一金属氧化物层。
接触沟道部分的第一金属氧化物层可比接触外围部分的第一金属氧化物层薄。
本公开的薄膜晶体管可通过改善电气特性的散布性(dispersion)而呈现均匀的电气特性。
本公开的薄膜晶体管可降低功耗。
根据本发明构思的实施方式的薄膜晶体管可解决显示装置的褪色劣势的问题。
根据本发明构思的效果不限于本文明确公开的内容。
附图说明
通过以下结合附图进行的详细描述，本发明的以上及其他目标、特征和优点将变得更加显而易见，其中：
图1是根据本公开的实施方式的薄膜晶体管基板的示意性布局图；
图2是沿着图1的线II-II’截取的示意性截面图；以及
图3、图4、图5、图6、图7、图8、图9、图10和图11是根据本公开的另一实施方式的薄膜晶体管基板的示意性截面图。
具体实施方式
在下文中，现将参考附图更全面地描述示例性实施方式；然而，它们可体现为不同的形式并且不应被解释为限于本文中阐述的实施方式。更确切地说，提供这些实施方式使得本公开将是彻底和完整的，并且将向本领域的技术人员充分地传达示例性实施。
在附图中，为了说明的简洁起见，可夸大元件和区域的尺寸。还应当理解的是，当层或元件被称为“在”另一元件或基板“上”时，其可直接在另一其他元件或基板上，或者可存在中间元件。此外，应当理解，当元件被称为“连接”或“耦接”至另一个元件时，其可直接连接或耦接至另一个元件，或者也可存在一个或多个中间元件。此外，还应当理解的是，当层被称为“在”两个层“之间”时，其可以是两个层之间的唯一层，或者也可存在一个或多个中间层。相反，当元件被称为例如“直接在”另一元件或层“上”、“直接连接至”或者“直接耦接至”另一元件或层时，则不存在中间元件或中间层。如本文中所使用的，连接可指元件彼此物理地、电气地和/或流动地连接。
贯穿全文，相似的参考标号指代相似的元件。如本文中所使用的，术语“和/或”包括一个或多个相关列出项的任何组合和所有组合。
应当理解，尽管在本文中可使用术语第一、第二、第三等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，在不背离本实施方式的教导的前提下，下面所讨论的第一元件、第一部件、第一区域、第一层或第一部分可被称为第二元件、第二部件、第二区域、第二层或第二部分。
为了便于描述，本文中可使用诸如“下方”、“下部”、“下面”、“上方”、“上部”等的空间相对术语来描述如在图中所示的一个元件或特征相对其他元件或特征的关系。应当理解，空间相对术语旨在包含除了图中描绘的方位之外的在使用或操作中的装置的不同方位。例如，如果图中的装置被翻转，则被描述为相对于其他元件或特征在“下方”或“下面”的元件将被定位为相对于其他元件或特征在“上方”。因此，示例性术语“下方”可包括上方和下方两个方位。装置可被另外地被定位(旋转90度或者处于其他方位)并且相应地解释本文所用的空间相对描述符。
本文中使用的术语只是为了描述具体实施方式的目的，并非旨在限制。如本文中使用的，除非在上下文中另有明确表示，否则单数形式“一”、“一个”和“该”旨在也包括复数形式。应进一步理解，当在本说明书中使用术语“包括(comprise)”、“包括(comprising)”、“包含(include)”和/或“包含(including)”时，规定指定特征、整体、操作、元件和/或部件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。
在下文中，将参照附图详细地描述本发明的实施方式。
图1是根据本发明的实施方式的薄膜晶体管基板的示意性布局图，以及图2是沿着图1的线II-II’截取的示意性截面图。
参照图1和图2，根据实施方式的薄膜晶体管基板可包括绝缘基板110、栅极线GL、栅电极124、栅极绝缘层140、半导体层154、数据线DL、第一阻挡层NPL、源电极173、漏电极175、钝化层180以及像素电极191。源电极173和漏电极175中的每一个可包括接触第一阻挡层NPL的第二阻挡层173p或175p、金属层173q或175q以及封盖层173r或175r。
在描述中，第一阻挡层NPL包括第一金属氧化物，并且可被称为“第一金属氧化物层”。在描述中，第二阻挡层173p或175p包括第二金属氧化物，并且可被称为“第二金属氧化物层”。在描述中，封盖层173r或175r包括第三金属氧化物，并且可被称为“第三金属氧化物层”。
薄膜晶体管基板可具有其中栅极线GL、栅电极124、栅极绝缘层140、半导体层154、第一阻挡层NPL、数据线DL、源电极173、漏电极175、钝化层180以及像素电极191依次层压在绝缘基板110上的结构。源电极173和漏电极175中的每一个可具有其中第二阻挡层173p或175p、金属层173q或175q以及封盖层173r或175r依次层压在第一阻挡层NPL上的结构。
绝缘基板110可由透明玻璃或者合成树脂形成。
栅极线GL可传输栅极信号，并且可沿着水平方向D1在绝缘基板110上延伸。栅电极124可从栅极线GL朝向像素电极191突出。在未限制的实例中，栅极线GL和栅电极124可由诸如铝(Al)或铝合金的铝类金属、诸如银(Ag)或银合金的银类金属、诸如铜(Cu)或铜合金的铜类金属、诸如钼(Mo)或钼合金的钼类金属、铬(Cr)、钛(Ti)或钽(Ta)制成。
栅极绝缘层140可布置在绝缘基板110与栅电极124上。栅极绝缘层140可覆盖栅极线GL和栅电极124的整个表面。栅极绝缘层140可包括第一绝缘层140a和第二绝缘层140b。在未限制的实例中，第一绝缘层140a可比第二绝缘层140b厚。第一绝缘层140a可由具有约的厚度的氮化硅(SiNx)形成，并且第二绝缘层140b可由具有约的厚度的氧化硅(SiO2)形成。在另一个未限制的实例中，第一绝缘层140a可由氮氧化硅(SiON)制成，并且第二绝缘层140b可由氧化硅(SiO2)制成。另一方面，与示出的不同，栅极绝缘层140可由单层组成。
半导体层154可布置在栅极绝缘层140上。半导体层154可布置在栅电极124的上部分上。半导体层154可布置在源电极173和漏电极175的下部分下。半导体层154可布置在与栅电极124重叠的区域中。
半导体层154可包括沟道部分CH以及布置在沟道部分CH周围的外围部分SU。源电极173和漏电极175可布置为在相同平面上彼此间隔开。沟道部分CH是在源电极173和漏电极175之间暴露的区域，并且外围部分SU是与源电极173和漏电极175重叠的区域。沟道部分CH可与钝化层180接触。
第一阻挡层NPL可布置在半导体层154的外围部分SU上。第一阻挡层NPL可与半导体层154的外围部分SU接触。第一阻挡层NPL可由具有比半导体层154的导热率低的导热率的第一材料制成。第一阻挡层NPL可阻挡在制造薄膜晶体管的过程中生成的热传递至半导体层154，并且因此可防止或者最小化薄膜晶体管的电气特性的劣化。
具体地，在制造薄膜晶体管的过程中生成的热传递至半导体层154的情况下，薄膜晶体管的阈值电压可从预定值改变。例如，薄膜晶体管的阈值电压可从预定值变为负值。在这种情况下，作为开关元件的薄膜晶体管的作用被劣化。
第一阻挡层NPL可阻挡在制造薄膜晶体管的过程中生成的热传递至半导体层154以维持薄膜晶体管的阈值电压的预定值。因此，薄膜晶体管的电气特性可以是均匀的。
第一材料可以是具有比第二材料的导热率低的导热率的金属氧化物。在未限制的实例中，第一材料可包括锌(Zn)、铟(In)、锡(Sn)、钛(Ti)和镓(Ga)中的至少一种。在未限制的实例中，第一材料可以是铟镓氧化锌(IGZO)。在未限制的实例中，第一材料可以是铟钛氧化锌(ITZO)。
第二材料可包括锌(Zn)、铟(In)、锡(Sn)、镓(Ga)和钛(Ti)中的至少一种。在未限制的实例中，第二材料可以是铟钛氧化锌(ITZO)。
另一方面，第一材料具有比第二材料的蚀刻率高的蚀刻率。如果第一材料具有比第二材料的蚀刻率低的蚀刻率，则用于形成配线和沟道部分CH的蚀刻工艺的工艺能力可能劣化。
在第一材料和第二材料均由铟钛氧化锌(ITZO)制成的情况下，第一材料可具有比第二材料的钛(Ti)含量低的钛(Ti)含量。在这种情况下，在未限制的实例中，第一材料和第二材料之间的钛(Ti)的差异可等于或者高于3wt％。在第一材料和第二材料之间的钛(Ti)的差异等于或者高于3wt％的情况下，第一材料具有比第二材料的蚀刻率高的蚀刻率。
数据线DL可传输数据信号，并且可沿着垂直方向D2在绝缘基板110上延伸。源电极173可从数据线DL突出，并且其一部分可与栅电极124重叠。在未限制的实例中，源电极173可以是如示出的“U”形。
漏电极175与源电极173分开。漏电极175的一部分可与栅电极124重叠。在未限制的实例中，漏电极175可布置在“U”形源电极173的谷部中。漏电极175可通过接触孔185与像素电极191接触。
源电极173和漏电极175中的每一个可具有其中第二阻挡层173p或175p、金属层173q或175q以及封盖层173r或175r依次层压在第一阻挡层NPL上的结构。金属层173q或175q可布置在封盖层173r或175r与第二阻挡层173p或175p之间。
第二阻挡层173p或175p可用作防止金属层173q或175q的金属成分扩散至半导体层154的防扩散层。此外，第二阻挡层173p或175p可用作欧姆接触层。第二阻挡层173p或175p可与第一阻挡层NPL接触。
第二阻挡层173p或175p可由具有比第二材料的导热率高的导热率的第三材料制成。第三材料可具有比第一材料的导热率高的导热率。换言之，第二阻挡层173p或175p可具有比第一阻挡层NPL或者半导体层154的导热率高的导热率。
另一方面，第三材料具有比第一材料的蚀刻率高的蚀刻率。如果第三材料具有比第一材料的蚀刻率低的蚀刻率，则用于形成配线和沟道部分CH的蚀刻工艺的工艺能力可能劣化。
在未限制的实例中，第三材料可以是裸氧化锌(ZnO)、镓锌氧化物(GZO)、铝锌氧化物(AZO)和铟锌氧化物(IZO)中的一种。
镓锌氧化物(GZO)层可包括77.2wt％至94.4wt％的氧化锌(ZnO)以及5.6wt％至22.8wt％的镓(Ga)。在上述的含量范围中的镓(Ga)或者氧化镓(Ga2O3)可防止底切(undercut)以使第二阻挡层173p或175p用作防扩散层，可防止在蚀刻工艺期间在第二阻挡层173p或175p中可能生成的残渣(tailing)，并且可防止在半导体层154的沟道部分CH的边界上形成短路。
铝锌氧化物(AZO)层可包括50mol％至97.5mol％的氧化锌(ZnO)以及2.5mol％至50mol％的铝(Al)。在上述含量范围中的铝(Al)或者氧化铝(Al2O3)可防止底切以使第二阻挡层173p或175p用作防扩散层，可防止在蚀刻工艺期间在第二阻挡层173p或175p中可能生成的残渣，并且可防止在半导体层154的沟道部分CH的边界上形成短路。
铟锌氧化物(IZO)层可包括10wt％至97.5wt％的氧化锌(ZnO)以及2.5wt％至90wt％的铟(In)。铟锌氧化物(IZO)层可包括60wt％至80wt％的氧化锌(ZnO)以及20wt％至40wt％的铟(In)。在上述含量范围中的铟(In)或者氧化铟(In2O3)可防止底切以使第二阻挡层173p或175p用作防扩散层，可防止在蚀刻工艺期间在第二阻挡层173p或175p中可能生成的残渣，并且可防止在半导体层154的沟道部分CH的边界上形成短路。金属层173q或175q用作用于传送数据信号的主配线层。金属层173q或175q可与第二阻挡层173p或175p接触。在未限制的实例中，金属层173q和175q可由镍(Ni)、钴(Co)、钛(Ti)、银(Ag)、铜(Cu)、钼(Mo)、铝(Al)、铍(Be)、铌(Nb)、金(Au)或者铁(Fe)制成。
另一方面，金属层173q或175q具有比第二阻挡层173p或175p的蚀刻率高的蚀刻率。如果第二阻挡层173p或175p具有比金属层173q或175q的蚀刻率高的蚀刻率，则第二阻挡层173p或175p可能被过度蚀刻，并且用作防止金属层173q或175q的金属成分扩散至半导体层154的防扩散层的第二阻挡层173p或175p的作用可能劣化。
封盖层173r或175r可防止金属层173q或175q的氧化。封盖层173r或175r可与金属层173q或175q接触。封盖层173r或175r可以是镓锌氧化物(GZO)层、铝锌氧化物(AZO)层以及铟锌氧化物(IZO)层中的一个。
另一方面，封盖层173r或175r的蚀刻率低于金属层173q或175q的蚀刻率，并且高于第二阻挡层173p或175p的蚀刻率。如果封盖层173r或175r的蚀刻率高于金属层173q或175q的蚀刻率，则防止金属层173q或175q的氧化的封盖层173r或175r的作用可能被劣化。
镓锌氧化物(GZO)层可包括70wt％至85wt％的氧化锌(ZnO)以及15wt％至30wt％的镓(Ga)。铝锌氧化物(AZO)层可包括70wt％至85wt％的氧化锌(ZnO)以及15wt％至30wt％的铝(Al)。铟锌氧化物(IZO)层可包括70wt％至85wt％的氧化锌(ZnO)以及15wt％至30wt％的铟(In)。上述成分含量范围内的镓锌氧化物(GZO)层、铝锌氧化物(AZO)层以及铟锌氧化物(IZO)层可分别防止金属层173q或175q的氧化。
钝化层180可由诸如氮化硅或氧化硅的无机绝缘体、有机绝缘体或者低k绝缘体制成。钝化层180可包括第一钝化层180a和第二钝化层180b。在未限制的实例中，第一钝化层180a可由氧化硅制成，并且第二钝化层180b可由氮化硅制成。像素电极191可布置在钝化层180上。
像素电极191可布置在其中栅极线GL和数据线DL彼此交叉的区域中。在未限制的实例中，像素电极191可以是由铟锡氧化物(ITO)或者铟锌氧化物(IZO)制成的透明电极。像素电极191通过接触孔185从漏电极175接收数据电压。
图3至图11是根据另一实施方式的薄膜晶体管基板的示意性截面图。
参照图3，图3的薄膜晶体管与图2的薄膜晶体管的不同在于第一阻挡层NPL形成在沟道部分CH中。根据图2的薄膜晶体管，第一阻挡层NPL仅形成在外围部分SU上，并且因此第一阻挡层NPL仅形成在半导体层154和源电极173之间以及半导体层154和漏电极175之间。相反，根据图3的薄膜晶体管，第一阻挡层NPL1和NPL2形成在沟道部分CH和外围部分SU上，并且与沟道部分CH接触的第一阻挡层NPL1连接至与外围部分SU接触的第一阻挡层NPL2。
与沟道部分CH接触的第一阻挡层NPL1防止半导体层154的厚度变得不均匀，并且因此可保证薄膜晶体管电气特性的均匀性。
与沟道部分CH接触的第一阻挡层NPL1的厚度W1比与外围部分SU接触的第一阻挡层NPL2的厚度W2薄。与沟道部分CH接触的第一阻挡层NPL1可与钝化层180一起覆盖沟道部分CH。图3的薄膜晶体管与图2的薄膜晶体管(其中，钝化层180与半导体层154的沟道部分CH接触)的不同在于，第一阻挡层NPL1与沟道部分CH接触并且钝化层180与第一阻挡层NPL1接触。
参照图4，图4的薄膜晶体管与图2的薄膜晶体管(其中，第二阻挡层173p或175p与金属层173q或175q接触)的不同在于，第一阻挡层NPL与金属层173q或175q接触。
图4的薄膜晶体管可具有其中从图2的薄膜晶体管省去第二阻挡层173p或175p的结构，或者其中第一阻挡层NPL与第二阻挡层173p或175p彼此合并的结构。
在第一阻挡层NPL与第二阻挡层173p或175p彼此合并的情况下，第一阻挡层NPL的厚度可比图2的第一阻挡层NPL的厚度厚。第一阻挡层NPL的厚度可不超过通过将图2的第一阻挡层NPL的厚度加到第二阻挡层173p或175p的厚度而获得的值。
参照图5，图5的薄膜晶体管与图4的薄膜晶体管的不同在于第一阻挡层NPL1形成在沟道部分CH上。根据图4的薄膜晶体管，第一阻挡层NPL仅形成在外围部分SU上，并且因此第一阻挡层NPL仅形成在半导体层154和源电极173之间以及半导体层154和漏电极175之间。相反，根据图5的薄膜晶体管，第一阻挡层NPL1甚至形成在沟道部分CH上。与沟道部分CH接触的第一阻挡层NPL1连接至与外围部分SU接触的第一阻挡层NPL2。
与沟道部分CH接触的第一阻挡层NPL1的厚度W1比与外围部分SU接触的第一阻挡层NPL2的厚度W2薄。与沟道部分CH接触的第一阻挡层NPL1可与钝化层180一起覆盖沟道部分CH。图5的薄膜晶体管与图4的薄膜晶体管(其中，钝化层180与半导体层154的沟道部分CH接触)的不同在于，第一阻挡层NPL1与沟道部分CH接触并且钝化层180与第一阻挡层NPL1接触。
参照图6，图6的薄膜晶体管与图2的薄膜晶体管(其不包括防蚀刻层ES)的不同在于，图6的薄膜晶体管包括防蚀刻层ES。
防蚀刻层ES布置在与沟道部分CH重叠的区域中，并且与沟道部分CH接触。图6的薄膜晶体管与图2的薄膜晶体管(其中，钝化层180与半导体层154的沟道部分CH接触)的不同在于，钝化层180与防蚀刻层ES接触。
防蚀刻层ES可用来防止蚀刻半导体层154的沟道部分CH。防蚀刻层ES可由具有比第一阻挡层NPL、第二阻挡层173p或175p、金属层173q或175q或者封盖层173r或175r的蚀刻率低的蚀刻率的材料形成。
第一阻挡层NPL的第一区域R1可布置在防蚀刻层ES与第二阻挡层173p或175p之间。第一阻挡层NPL的第二区域R2可布置在第二阻挡层173p或175p与半导体层154的外围部分SU之间。在第二区域R2中，防蚀刻层ES不插入在半导体层154的外围部分SU与第二阻挡层173p或175p之间。
参照图7，图7的薄膜晶体管与图6的薄膜晶体管的不同在于第一阻挡层NPL形成在沟道部分CH上。根据图6的薄膜晶体管，第一阻挡层NPL仅形成在外围部分SU上，并且因此第一阻挡层NPL仅形成在半导体层154和源电极173之间以及半导体层154和漏电极175之间。相反，根据图7的薄膜晶体管，第一阻挡层NPL1甚至形成在沟道部分CH上。与沟道部分CH接触的第一阻挡层NPL1连接至与外围部分SU接触的第一阻挡层NPL2。
与沟道部分CH接触的第一阻挡层NPL1的厚度W1比与外围部分SU接触的第一阻挡层NPL2的厚度W2薄。与沟道部分CH接触的第一阻挡层NPL1可与钝化层180一起覆盖沟道部分CH。图7的薄膜晶体管与图6的薄膜晶体管(其中，钝化层180与半导体层154的沟道部分CH接触)的不同在于，第一阻挡层NPL1与沟道部分CH接触并且钝化层180与第一阻挡层NPL1接触。
参照图8，图8的薄膜晶体管与图4的薄膜晶体管(其不包括防蚀刻层ES)的不同在于，图8的薄膜晶体管包括防蚀刻层ES。
防蚀刻层ES布置在与沟道部分CH重叠的区域中，并且与沟道部分CH接触。图8的薄膜晶体管与图4的薄膜晶体管(其中，钝化层180与半导体层154的沟道部分CH接触)的不同在于，钝化层180与防蚀刻层ES接触。
第一阻挡层NPL的第一区域R1可布置在防蚀刻层ES与金属层173q或175q之间。第一阻挡层NPL的第二区域R2可布置在金属层173q或175q与半导体层154的外围部分SU之间。在第二区域R2中，防蚀刻层ES不插入在半导体层154的外围部分SU与金属层173q或175q之间。
参照图9，图9的薄膜晶体管与图8的薄膜晶体管的不同在于第一阻挡层NPL形成在沟道部分CH上。根据图5的薄膜晶体管，第一阻挡层NPL仅形成在外围部分SU上，并且因此第一阻挡层NPL仅形成在半导体层154和源电极173之间以及半导体层154和漏电极175之间。相反，根据图9的薄膜晶体管，第一阻挡层NPL1甚至形成在沟道部分CH上。与沟道部分CH接触的第一阻挡层NPL1连接至与外围部分SU接触的第一阻挡层NPL2。
与防蚀刻层ES接触的第一阻挡层NPL1的厚度W1比与外围部分SU接触的第一阻挡层NPL2的厚度W2薄。与防蚀刻层ES接触的第一阻挡层NPL1可与钝化层180一起覆盖防蚀刻层ES。图9的薄膜晶体管与图8的薄膜晶体管(其中，钝化层180与防蚀刻层ES接触)的不同在于，第一阻挡层NPL1与防蚀刻层ES接触并且钝化层180与第一阻挡层NPL1接触。
参照图10，图10的薄膜晶体管与图2的薄膜晶体管(其不包括混合层IL)的不同在于，图10的薄膜晶体管包括其中第一材料和第二材料混合的混合层IL。
参照图11，图11的薄膜晶体管与图4的薄膜晶体管(其不包括混合层IL)的不同在于，图11的薄膜晶体管包括混合层IL。
混合层IL可形成在第一材料的第一阻挡层NPL和第二材料的半导体层154之间。混合层IL具有比半导体层154的导热率低的导热率。为了便于说明，如果假设第一材料是铟镓氧化锌(IGZO)并且第二材料是铟钛氧化锌(ITZO)，则混合层IL可由铟镓氧化锌(IGZO)和铟钛氧化锌(ITZO)的混合物制成。如上所述，第一材料的导热率低于第二材料的导热率。其中第一材料和第二材料混合的混合层IL的导热率具有比第二材料的导热率低的导热率。换言之，半导体层154的导热率高于混合层IL的导热率。
混合层IL的导热率低于第二阻挡层173p或175p的导热率。如上所述，第三材料具有比第一材料的导热率高的导热率。
尽管已经为了说明的目的描述了优选的实施方式，但是本领域技术人员应当理解，在不背离如在所附权利要求中所公开的本发明的范围和精神的情况下，可以进行各种修改、增加和替换。

Claims (10)

1.一种薄膜晶体管，包括：
半导体层；
第一金属氧化物层，与所述半导体层接触并且具有比所述半导体层的导热率低的导热率；以及
第二金属氧化物层，与所述第一金属氧化物接触并且具有比所述第一金属氧化物层的导热率高的导热率。
2.根据权利要求1所述的薄膜晶体管，其中，所述第二金属氧化物层的导热率高于所述半导体层的导热率。
3.根据权利要求1所述的薄膜晶体管，进一步包括与所述第二金属氧化物层接触的金属层。
4.根据权利要求3所述的薄膜晶体管，进一步包括第三金属氧化物层，所述第三金属氧化物层具有比所述第一金属氧化物层的导热率高的导热率。
其中，所述金属层布置在所述第二金属氧化物层与所述第三金属氧化物层之间。
5.根据权利要求1所述的薄膜晶体管，其中，所述第一金属氧化物层具有比所述半导体层的蚀刻率高的蚀刻率。
6.根据权利要求1所述的薄膜晶体管，其中，所述第二金属氧化物层具有比所述第一金属氧化物层的蚀刻率高的蚀刻率。
7.根据权利要求4所述的薄膜晶体管，其中，所述金属层具有比所述第三金属氧化物层的蚀刻率高的蚀刻率。
8.根据权利要求4所述的薄膜晶体管，其中，所述第三金属氧化物层具有比所述第二金属氧化物层的蚀刻率高的蚀刻率。
9.根据权利要求1所述的薄膜晶体管，其中，所述半导体层包括沟道部分和布置在所述沟道部分周围的外围部分，并且所述第一金属氧化物层接触所述外围部分而不接触所述沟道部分。
10.根据权利要求9所述的薄膜晶体管，进一步包括接触所述沟道部分的第一金属氧化物层，其中，接触所述沟道部分的所述第一金属氧化物层比接触所述外围部分的所述第一金属氧化物层薄。
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