KR102260886B1 - 박막 트랜지스터 - Google Patents

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Abstract

박막 트랜지스터가 제공된다. 일 실시예 따른 박막 트랜지스터는, 게이트 전극; 반도체층; 및 상기 반도체층과 접촉되어 있고, 상기 반도체층에 비해 열 전도도가 낮은 금속 산화물층;을 포함한다.

Description

박막 트랜지스터{THIN FILM TRANSISTOR}
본 발명은 박막 트래지스터에 관한 것이다.
일반적으로 액정표시장치나 유기발광표시장치 등의 평판표시장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기광학(electro-optical) 활성층을 포함한다. 액정표시장치의 경우 전기광학 활성층으로 액정층을 포함하고, 유기발광표시장치의 경우 전기광학 활성층으로 유기 발광층을 포함한다.
한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기광학 활성층은 이 전기 신호를 광학 신호를 변환함으로써 영상이 표시된다.
평판표시장치에서는 스위칭 소자로서 박막 트랜지스터(thin film transistor, TFT)를 사용하며, 이 박막 트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 신호를 전달하는 데이터선(data line) 등의 신호선이 평판표시장치에 구비된다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 균일한 박막 트랜지스터를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 소비전력이 감소된 박막 트랜지스터를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터는, 반도체층; 상기 반도체층과 접촉되어 있고, 상기 반도체층에 비해 열 전도도가 낮은 제1 금속 산화물층; 및 상기 제1 금속 산화물층과 접촉되어 있고, 상기 제1 금속 산화물층에 비해 열 전도도가 높은 제2 금속 산화물층; 을 포함한다.
상기 제2 금속 산화물층은 상기 반도체층에 비해 열 전도도가 높다.
상기 박막 트랜지스터는 상기 제2 금속 산화물층과 접촉되어 있는 금속층;을 더 포함한다.
상기 박막 트랜지스터는 상기 제1 금속 산화물층에 비해 열 전도도가 높은 제3 금속 산화물층을 더 포함할 수 있다. 상기 금속층은 상기 제2 금속 산화물층과 상기 제3 금속 산화물층의 사이에 배치될 수 있다.
상기 제1 금속 산화물층은 상기 반도체층에 비해 식각률이 높을 수 있다.
상기 제2 금속 산화물층은 상기 제1 금속 산화물층에 비해 식각률이 높을 수 있다.
상기 금속층은 상기 제3 금속 산화물층에 비해 식각률이 높을 수 있다.
상기 제3 금속 산화물층은 상기 제2 금속 산화물층에 비해 식각률이 높을 수 있다.
상기 제1 금속 산화물층은 제1 물질로 구성될 수 있고, 상기 반도체층은 제2 물질로 구성될 수 있다.
상기 박막 트랜지스터는 상기 제1 물질과 상기 제2 물질이 혼합된 혼합층(intermixing layer)을 더 포함할 수 있다. 상기 혼합층은 상기 반도체층에 비해 열 전도도가 낮다. 상기 혼합층은 상기 반도체층과 상기 제1 금속 산화물층의 사이에 배치될 수 있다.
상기 반도체층은 채널부와 상기 채널부의 외측에 배치된 주변부를 포함한다. 상기 제1 금속 산화물층은 상기 주변부에만 접촉되어 있을 수 있다.
상기 박막 트랜지스터는 상기 채널부에 접촉되어 있는 제1 금속 산화물층을 더 포함할 수 있다.
상기 채널부에 접촉된 제1 금속 산화물층은 상기 주변부에 접촉된 제1 금속 산화물층에 비해 두께가 얇을 수 있다.
상기한 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 박막 트랜지스터는 반도체층; 상기 반도체층과 접촉되어 있고, 상기 반도체층에 비해 열 전도도가 낮은 제1 금속 산화물층; 및 상기 제1 금속 산화물층과 접촉되어 있는 금속층; 을 포함한다.
상기 박막 트랜지스터는 상기 제1 금속 산화물층에 비해 열 전도도가 높은 제3 금속 산화물층을 더 포함할 수 있다. 상기 금속층은 상기 제1 금속 산화물층과 상기 제3 금속 산화물층의 사이에 배치될 수 있다.
상기 반도체층은 채널부와 상기 채널부의 외측에 배치된 주변부를 포함한다. 상기 제1 금속 산화물층은 상기 주변부에만 접촉되어 있을 수 있다.
상기 박막 트랜지스터는 상기 채널부에 접촉되어 있는 제1 금속 산화물층을 더 포함할 수 있다.
상기 채널부에 접촉된 제1 금속 산화물층은 상기 주변부에 접촉된 제1 금속 산화물층에 비해 두께가 얇을 수 있다.
상기 박막 트랜지스터는 혼합층(intermixing layer)을 더 포함할 수 있고, 상기 혼합층은 상기 반도체층에 비해 열 전도도가 낮다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들은 다음과 같은 효과들을 포함할 수 있다.
본 발명의 실시예들에 따른 박막트랜지스터는 전기적 특성의 산포를 개선하여 균일한 전기적 특성을 발휘할 수 있다.
본 발명의 실시예들에 따른 박막트랜지스터는 소비 전력을 감소시킬 수 있다.
본 발명의 실시예들에 따른 박막트랜지스터는 표시 장치의 색빠짐 불량을 개선할 수 있다
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 배치도(layout)도이다.
도 2는 도 1의 II-II'에 따른 개략적인 단면도이다.
도 3 내지 도 11은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
이하, 도면을 참고하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 배치도(layout)도이다. 도 2는 도 1의 II-II'에 따른 개략적인 단면도이다.
도 1 및 도 2를 참고하면, 본 발명의 일 실시예에 따른 박막트랜지스터 기판은 절연기판(110), 게이트선(GL), 게이트 전극(124), 게이트 절연막(140), 반도체층(154), 데이터선(DL), 제1 배리어(barrier)층(NPL), 소오스 전극(173), 드레인 전극(175), 패시베이션(passivation) 막(180), 화소 전극(191) 등을 포함할 수 있다. 소오스 전극(173)과 드레인 전극(175)은 제1 배리어층(NPL)과 접촉하는 제2 배리어층(173p, 173r), 금속층(173q, 175q) 및 캡핑층(173r, 175r)을 각각 포함할 수 있다.
본 명세서에서, 제1 배리어층(NPL)은 제1 금속 산화물층과 혼용되어 사용될 수 있다. 본 명세서에서, 제2 배리어층(173p, 175p)은 제2 금속 산화물층과 혼용되어 사용될 수 있다. 본 명세서에서, 캡핑층(173q, 175q)은 제3 금속 산화물층과 혼용되어 사용될 수 있다.
박막트랜지스터 기판은 게이트선(GL), 게이트 전극(124), 게이트 절연막(140), 반도체층(154), 제1 배리어층(NPL), 데이터선(DL), 소오스 전극(173), 드레인 전극(175), 패시베이션(passivation) 막(180), 화소 전극(191)이 절연기판(110) 상에 순차적으로 적층된 구조일 수 있다. 소오스 전극(173)과 드레인 전극(175)은 각각 제2 배리어층(173p, 173r), 금속층(173q, 175q) 및 캡핑층(173r, 175r)이 제1 배리어층(NPL) 상에 순차적으로 적층된 구조일 수 있다.
절연기판(110)은 투명한 유리 또는 합성수지 등으로 구성될 수 있다.
게이트선(GL)은 게이트 신호를 전달할 수 있고, 절연기판(110) 상에서 가로 방향(D1)으로 뻗어있을 수 있다. 게이트 전극(124)은 게이트선(GL)으로부터 화소 전극(191)을 향해 돌출되어 있을 수 있다. 비제한적인 일례에서, 게이트 선(GL)과 게이트 전극(124)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
절연기판(110)과 게이트 전극(124)의 사이에는 게이트 절연막(140)이 배치될 수 있다. 게이트 절연막(140)은 게이트선(GL)과 게이트 전극(124)의 전체 면을 덮고 있을 수 있다. 게이트 절연막(140)은 제1 절연막(140a)과 제2 절연막(140b)을 포함할 수 있다. 비제한적인 일례에서, 제1 절연막(140a)은 제2 절연막(140b)에 비해 두꺼울 수 있다. 제1 절연막(140a)은 대략 4000 Å 두께의 질화 규소(SiNx)로 형성될 수 있고, 제2 절연막(140b)은 대략 500 Å 두께의 산화 규소(SiO2)로 형성될 수 있다. 다른 비제한적인 일례에서, 제1 절연막(140a)은 산질화 규소(SiON)로 이루어질 수 있고, 제2 절연막(140b)은 산화 규소(SiO2)로 이루어질 수 있다. 한편, 게이트 절연막(140)은 도시된 바와 달리 단일막으로 구성될 수도 있다.
게이트 절연막(140) 상에는 반도체층(154)이 배치될 수 있다. 반도체층(154)은 게이트 전극(124)의 상부에 배치될 수 있다. 반도체층(154)는 소오스 전극(173) 및 드레인 전극(175)의 하부에 배치될 수 있다. 반도체층(154)은 게이트 전극(124)과 중첩되는 영역에 배치될 수 있다.
반도체층(154)은 채널부(CH)와 채널부(CH)의 외측에 배치되는 주변부(SU)를 포함할 수 있다. 소오스 전극(173)과 드레인 전극(175)은 동일 평면 상에서 서로 이격된 상태로 배치되어 있을 수 있다. 채널부(CH)는 소오스 전극(173)과 드레인 전극(175)의 사이에서 노출된 영역이고, 주변부(SU)는 소오스 전극(173) 및 드레인 전극(175)과 중첩되는 영역이다. 채널부(CH)는 패시베이션 막(180)과 접촉될 수 있다.
제1 배리어층(NPL)은 반도체층(154)의 주변부(SU)에 배치될 수 있다. 제1 배리어층(NPL)은 반도체층(154)의 주변부(SU)와 접촉되어 있다. 제1 배리어층(NPL)은 반도체층(154)에 비해 열 전도도가 낮은 제1 물질로 구성될 수 있다. 제1 배리어층(NPL)은 박막 트랜지스터의 제조 공정 상에서 발생한 열이 반도체층(154)으로 전달되는 것을 차단할 수 있으므로, 박막 트랜지스터의 전기적 특성의 저하를 방지 내지 최소화할 수 있다.
구체적으로, 박막 트랜지스터의 제조 공정 상에서 발생한 열이 반도체층(154)으로 전달되는 경우, 박막 트랜지스터의 문턱 전압이 기 설정된 값에서 변동될 수 있다. 예를 들어, 박막 트랜지스터의 문턱 전압이 기 설정된 값에서 음의 방향으로 변동될 수 있다. 이 경우, 박막 트랜지스터는 스위칭 소자로서의 기능이 저하된다.
제1 배리어층(NPL)은 박막 트랜지스터의 제조 공정 상에서 발생한 열이 반도체층(154)으로 전달되는 것을 차단하여 박막 트랜지스터의 문턱 전압이 기 설정된 값을 유지하도록 할 수 있다. 이에, 박막 트랜지스터의 전기적 특성이 균일해질 수 있다.
제1 물질은 반도체층(154)의 제2 물질에 비해 열 전도도가 낮은 금속 산화물일 수 있다. 비제한적인 일례에서, 제1 물질은 아연(Zn), 인듐(In), 주석(Sn), 티타늄(Ti) 및 갈륨(Ga) 중에서 적어도 하나를 포함할 수 있다. 비제한적인 일례에서 제1 물질은 인듐-갈륨-아연 산화물(IGZO)일 수 있다. 비제한적인 일례에서, 제1 물질은 인듐-티타늄-아연 산화물(ITZO)일 수 있다.
제2 물질은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다. 비제한적인 일례에서, 제2 물질은 인듐-티타늄-아연 산화물(ITZO)일 수 있다.
한편, 제1 물질은 제2 물질에 비해 식각률이 높다. 제1 물질이 제2 물질에 비해 식각률이 낮은 경우, 배선 형성 및 채널부(CH) 형성을 위한 식각 공정의 공정성이 저하될 수 있다.
제1 물질과 제2 물질이 모두 인듐-티타늄-아연 산화물(ITZO)인 경우, 제1 물질은 제2 물질에 비해 티타늄(Ti)의 함량이 낮을 수 있다. 또한, 이 경우, 비제한적인 일례에서, 제1 물질과 제2 물질의 티타늄(Ti)의 차이는 3 중량% 이상일 수 있다. 제1 물질과 제2 물질의 티타늄(Ti)의 차이가 3 중량% 이상인 때, 제1 물질은 제2 물질에 비해 식각률이 높다.
데이터선(DL)은 데이터 신호를 전달할 수 있고, 절연기판(110) 상에서 세로 방향(D2)으로 뻗어있을 수 있다. 소오스 전극(173)은 데이터 선(DL)으로부터 돌출되어 있을 수 있고, 일부가 게이트 전극(124)과 중첩될 수 있다. 비제한적인 일례에서, 소오스 전극(173)은 도시된 바와 같이 "U"자 형상을 가질 수 있다.
드레인 전극(175)은 소오스 전극(173)과 분리되어 있다. 드레인 전극(175)은 일부가 게이트 전극(124)과 중첩될 수 있다. 비제한적인 일례에서, 드레인 전극(175)은 "U"자 형상의 소오스 전극(173)의 골(valley) 내에 배치될 수 있다. 드레인 전극(175)은 콘택홀(185)을 통해 화소 전극(191)과 접촉할 수 있다.
소오스 전극(173)과 드레인 전극(175)은 각각 제2 배리어층(173p, 173p), 금속층(173q, 175q), 캡핑층(173r, 175r)이 제1 배리어층(NPL) 상에 순차적으로 적층된 구조일 수 있다. 금속층(173q, 175q)은 캡핑층(173r, 175r)과 제2 배리어층(173p, 175p)의 사이에 배치될 수 있다.
제2 배리어층(173p, 175p)은 금속층(173q, 175q)의 금속 성분이 반도체층(154)에 확산되는 것을 방지하는 확산 방지막으로서 역할을 할 수 있다. 또한, 제2 배리어층(173q, 175q)은 오믹 콘택층으로서의 역할을 할 수 있다. 제2 배리어층(173p, 175p)은 제1 배리어층(NPL)과 접촉되어 있을 수 있다.
제2 배리어층(173p, 175p)은 제2 물질에 비해 열 전도도가 높은 제3 물질로 구성될 수 있다. 제3 물질은 제1 물질에 비해 열 전도도가 높을 수 있다. 다시 말하면, 제2 배리어층(173q, 175q)은 제1 배리어층(NPL) 및 반도체층(154)에 비해 열 전도도가 높을 수 있다.
한편, 제3 물질은 제1 물질에 비해 식각률이 높다. 제3 물질이 제1 물질에 비해 식각률이 낮은 경우, 배선 형성 및 채널부(CH) 형성을 위한 식각 공정의 공정성이 저하될 수 있다.
비제한적인 일례에서, 제3 물질은 순수 아연 산화물(bare ZnO), 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층, 인듐-아연 산화물(IZO)층 중 하나일 수 있다.
갈륨-아연 산화물(GZO)층은 77.2 중량% 이상 내지 94.4 중량% 이하의 아연 산화물(ZnO)과 5.6 중량% 이상 내지 22.8 중량% 이하의 갈륨(Ga)을 포함할 수 있다. 상기한 함량 범위의 갈륨(Ga) 또는 갈륨 산화물(Ga2O3)은 언더컷을 방지하여 제2 배리어층(173p, 175p)이 확산 방지막으로 기능할 수 있도록 할 수 있고, 식각 공정 시 제2 배리어층(173p, 175p)에서 발생할 수 있는 테일링(tailing) 을 방지할 수 있으며, 반도체층(154)의 채널부(CH)의 경계에서 쇼트(short)를 방지할 수 있다.
알루미늄-아연 산화물(AZO)층은 50 mol% 이상 내지 97.5 mol% 이하의 아연 산화물(ZnO)과 2.5 mol% 이상 내지 50 mol% 이하의 알루미늄(Al)을 포함할 수 있다. 상기한 함량 범위의 알루미늄(Al) 또는 알루미늄 산화물(Al2O-3)은 언더컷을 방지하여 제2 배리어층(173p, 175p)이 확산 방지막으로 기능할 수 있도록 할 수 있고, 식각 공정 시 제2 배리어층(173p, 175p)에서 발생할 수 있는 테일링(tailing) 을 방지할 수 있으며, 반도체층(154)의 채널부(CH)의 경계에서 쇼트(short)를 방지할 수 있다.
인듐-아연 산화물(IZO)층은 10 중량% 이상 내지 97.5 중량% 이하의 아연 산화물(ZnO)과 2.5 중량% 이상 내지 90 중량% 이하의 인듐(In)을 포함할 수 있다. 상기 인듐-아연 산화물(IZO)층은 60 중량% 이상 내지 80 중량% 이하의 아연 산화물(ZnO)과 20 중량% 이상 내지 40 중량% 이하의 인듐(In)을 포함할 수 있다. 상기한 함량 범위의 인듐(In) 또는 인듐 산화물(In2O3)은 언더컷을 방지하여 제2 배리어층(173p, 175p)이 확산 방지막으로 기능할 수 있도록 할 수 있고, 식각 공정 시 제2 배리어층(173p, 175p)에서 발생할 수 있는 테일링(tailing) 을 방지할 수 있으며, 반도체층(154)의 채널부(CH)의 경계에서 쇼트(short)를 방지할 수 있다.
금속층(173q, 175q)은 데이터 신호를 전달하는 주 배선층으로서의 역할을 한다. 금속층(173q, 175q)은 제2 배리어층(173p, 175p)와 접촉되어 있을 수 있다. 비제한적인 일례에서, 금속층(173q, 175q)은 니켈(Ni), 코발트(Co), 티타늄(Ti), 은(Ag), 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 베릴륨(Be), 니오븀(Nb), 금(Au), 철(Fe) 등으로 이루어질 수 있다.
한편, 금속층(173q, 175q)은 제2 배리어층(173p, 175p)에 비해 식각률이 높다. 제2 배리어층(173p, 175p)의 식각률이 금속층(173q, 175q)에 비해 높은 경우, 제2 배리어층(173p, 175p)이 과 식각되어 금속층(173q, 175q)의 금속 성분이 반도체층(154)에 확산되는 것을 방지하는 확산 방지막으로서 기능이 저하될 수 있다.
캡핑층(173r, 175r)은 금속층(173q, 175q)의 산화를 방지할 수 있다. 캡핑층(173r, 175r)은 금속층(173q, 175q)와 접촉되어 있을 수 있다. 캡핑층(173r, 175r)은 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층, 인듐-아연 산화물(IZO)층 중 하나일 수 있다.
한편, 캡핑층(173r, 175r)은 금속층(173q, 175q)에 비해 식각률이 낮고, 제2 배리어층(173p, 175p)에 비해 식각률이 높다. 캡핑층(173r, 175r)은 금속층(173q, 175q)에 비해 식각률이 높을 경우, 금속층(173q, 175q)의 산화를 방지하는 캡핑층(173r, 175r)의 기능이 저하될 수 있다.
갈륨-아연 산화물(GZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 갈륨(Ga)을 포함할 수 있다. 알루미늄-아연 산화물(AZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 알루미늄(Al)을 포함할 수 있다. 인듐-아연 산화물(IZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 인듐(In)을 포함할 수 있다. 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층 및 인듐-아연 산화물(IZO)층은 각각 상기한 구성 성분의 함량 범위 내에서 금속층(173r, 175r)의 산화를 방지할 수 있다.
패시베이션 막(180)은 질화 규소나 산화 규소 등의 무기 절연물, 유기 절연물, 저유전율 절연물 등으로 이루어질 수 있다. 패시베이션 막(180)은 제1 패시베이션 막(180a)과 제2 패시베이션 막(180b)을 포함할 수 있다. 비제한적인 일례에서, 제1 패시베이션 막(180a)은 산화 규소로 이루어질 수 있고, 제2 패시베이션 막(180b)은 질화 규소로 이루어질 수 있다. 패시베이션 막(180) 상에는 화소 전극(191)이 배치될 수 있다.
화소 전극(191)은 게이트선(GL)과 데이터선(DL)이 서로 교차하는 영역 내에 배치될 수 있다. 비제한적인 일례에서, 화소 전극(191)은 인듐-티탄 산화물(ITO) 또는 인듐-아연 산화물(IZO) 등으로 이루어진 투명 전극일 수 있다. 화소 전극(191)은 콘택홀(185)을 통해 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
도 3 내지 도 11은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도들이다.
도 3을 참고하면, 도 3의 박막 트랜지스터는 채널부(CH)에 제1 배리어층(NPL)이 형성된 점에서 도 2의 박막 트랜지스터와 차이가 있다. 도 2의 박막 트랜지스터는 주변부(SU)에만 제1 배리어층(NPL)이 형성되어 반도체층(154)과 소오스 전극(173)의 사이, 반도체층(154)과 드레인 전극(175)의 사이에만 제1 배리어층(NPL)이 형성된 반면에, 도 3의 박막 트랜지스터는 채널부(CH)와 주변부(SU)에 각각 제1 배리어층(NPL1, NPL2)이 형성되고, 채널부(CH)에 접촉된 제1 배리어층(NPL1)은 주변부(SU)에 접촉된 제2 배리어층(NPL2)을 서로 연결하고 있다.
채널부(CH)에 접촉된 제1 배리어층(NPL1)은 반도체층(154)의 두께가 불균일해지는 것을 방지함으로써, 박막 트랜지스터의 전기적 특성의 균일성을 확보할 수 있다.
채널부(CH)에 접촉된 제1 배리어층(NPL1)의 두께(W1)는 주변부(SU)에 접촉된 제1 배리어층(NPL2)의 두께(W2)에 비해 얇다. 채널부(CH)에 접촉된 제1 배리어층(NPL1)은 패시베이션 막(180)과 함께 채널부(CH)를 커버할 수 있다. 도 3의 박막 트랜지스터는 제1 배리어층(NPL1)은 채널부(CH)에 접촉되어 있고, 패이베이션 막(180)은 제1 배리어층(NPL1)에 접촉되어 있는 점에서, 패시베이션 막(180)이 반도체층(154)의 채널부(CH)에 접촉되어 있는 도 2의 박막 트랜지스터와 상이하다.
도 4를 참고하면, 도 4의 박막 트랜지스터는 제1 배리어층(NPL)이 금속층(173q, 175q)에 접촉되어 있는 점에서 제2 배리어층(173p, 175p)이 금속층(173q, 175q)에 접촉되어 있는 도 2의 박막 트랜지스터와 상이하다.
도 4의 박막 트랜지스터는 도 2의 박막 트랜지스터에서 제2 배리어층(173q, 175q)이 생략된 구조이거나 또는 제1 배리어층(NPL)과 제2 배리어층(173q, 175q)이 결합된 구조일 수 있다.
제1 배리어층(NPL)과 제2 배리어층(173q, 175q)이 결합된 경우, 제1 배리어층(NPL)의 두께는 도 2의 제1 배리어층(NPL)의 두께에 비해 두꺼울 수 있다. 제1 배리어층(NPL)의 두께는 도 2의 제1 배리어층(NPL)의 두께와 제2 배리어층(173q, 175q)의 두께를 더한 값을 넘지 않을 수 있다.
도 5를 참고하면, 도 5의 박막 트랜지스터는 채널부(CH)에 제1 배리어층(NPL1)이 형성된 점에서 도 4의 박막 트랜지스터와 차이가 있다. 도 4의 박막 트랜지스터는 주변부(SU)에만 제1 배리어층(NPL)이 형성되어 반도체층(154)과 소오스 전극(173)의 사이, 반도체층(154)과 드레인 전극(175)의 사이에만 제1 배리어층(NPL)이 형성된 반면에, 도 5의 박막 트랜지스터는 채널부(CH)에도 제1 배리어층(NPL1)이 형성된다. 채널부(CH)에 접촉된 제1 배리어층(NPL1)은 주변부(SU)에 접촉된 제1 배리어층(NPL2)을 서로 연결하고 있다.
채널부(CH)에 접촉된 제1 배리어층(NPL1)의 두께(W1)는 주변부(SU)에 접촉된 제1 배리어층(NPL2)의 두께(W2)에 비해 얇다. 채널부(CH)에 접촉된 제1 배리어층(NPL1)은 패시베이션 막(180)과 함께 채널부(CH)를 커버할 수 있다. 도 5의 박막 트랜지스터는 제1 배리어층(NPL1)은 채널부(CH)에 접촉되어 있고, 패이베이션 막(180)은 제1 배리어층(NPL1)에 접촉되어 있는 점에서, 패시베이션 막(180)이 반도체층(154)의 채널부(CH)에 접촉되어 있는 도 4의 박막 트랜지스터와 상이하다.
도 6을 참고하면, 도 6의 박막 트랜지스터는 식각 방지층(ES)을 포함하는 점에서 식각 방지층(ES)을 포함하지 않는 도 2의 박막 트랜지스터와 차이가 있다.
식각 방지층(ES)은 채널부(CH)와 중첩되는 영역에 배치되고, 채널부(CH)에 접촉되어 있다. 패시베이션 막(180)이 식각 방지층(ES)과 접촉되어 있는 점에서, 패시베이션 막(180)이 반도체층(154)의 채널부(CH)에 접촉되어 있는 도 2의 박막 트랜지스터와 상이하다.
식각 방지층(ES)은 반도체층(154)의 채널부(CH)의 식각을 방지하는 역할을 할 수 있다. 식각 방지층(ES)은 제1 배리어층(NPL), 제2 배리어층(173p, 175p), 금속층(173q, 175q), 캡핑층(173r, 175r)에 비해 식각률이 낮은 물질로 구성될 수 있다.
제1 배리어층(NPL)의 제1 영역(R1)은 식각 방지층(ES)와 제2 배리어층(173p, 175p)의 사이에 배치될 수 있다. 제1 배리어층(NPL)의 제2 영역(R2)은 제2 배리어층(173p, 175p)와 반도체층(154)의 주변부(SU)의 사이에 배치될 수 있다. 제2 영역(R2)에는 식각 방지층(ES)이 반도체층(154)의 주변부(SU)와 제2 배리어층(173p, 175p)의 사이에 개재되지 않는다.
도 7을 참고하면, 도 7의 박막 트랜지스터는 채널부(CH)에 제1 배리어층(NPL)이 형성된 점에서 도 6의 박막 트랜지스터와 차이가 있다. 도 7의 박막 트랜지스터는 주변부(SU)에만 제1 배리어층(NPL)이 형성되어 반도체층(154)과 소오스 전극(173)의 사이, 반도체층(154)과 드레인 전극(175)의 사이에만 제1 배리어층(NPL)이 형성된 반면에, 도 7의 박막 트랜지스터는 채널부(CH)에도 제1 배리어층(NPL1)이 형성된다. 채널부(CH)에 접촉된 제1 배리어층(NPL1)은 주변부(SU)에 접촉된 제1 배리어층(NPL2)을 서로 연결하고 있다.
채널부(CH)에 접촉된 제1 배리어층(NPL1)의 두께(W1)는 주변부(SU)에 접촉된 제1 배리어층(NPL2)의 두께(W2)에 비해 얇다. 채널부(CH)에 접촉된 제1 배리어층(NPL1)은 패시베이션 막(180)과 함께 채널부(CH)를 커버할 수 있다. 도 7의 박막 트랜지스터는 제1 배리어층(NPL1)은 채널부(CH)에 접촉되어 있고, 패이베이션 막(180)은 제1 배리어층(NPL1)에 접촉되어 있는 점에서, 패시베이션 막(180)이 반도체층(154)의 채널부(CH)에 접촉되어 있는 도 6의 박막 트랜지스터와 상이하다.
도 8을 참고하면, 도 8의 박막 트랜지스터는 식각 방지층(ES)을 포함하는 점에서 식각 방지층(ES)을 포함하지 않는 도 4의 박막 트랜지스터와 차이가 있다.
식각 방지층(ES)은 채널부(CH)와 중첩되는 영역에 배치되고, 채널부(CH)에 접촉되어 있다. 도 8의 박막 트랜지스터는 패시베이션 막(180)이 식각 방지층(ES)과 접촉되어 있는 점에서, 패시베이션 막(180)이 반도체층(154)의 채널부(CH)에 접촉되어 있는 도 4의 박막 트랜지스터와 상이하다.
제1 배리어층(NPL)의 제1 영역(R1)은 식각 방지층(ES)와 금속층(173q, 175q)의 사이에 배치될 수 있다. 제1 배리어층(NPL)의 제2 영역(R2)은 금속층(173q, 175q)과 반도체층(154)의 주변부(SU)의 사이에 배치될 수 있다. 제2 영역(R2)은 식각 방지층(ES)이 반도체층(154)의 주변부(SU)와 금속층(173q, 175q)의 사이에 개재되지 않는다.
도 9를 참고하면, 도 9의 박막 트랜지스터는 채널부(CH)에 제1 배리어층(NPL)이 형성된 점에서 도 5의 박막 트랜지스터와 차이가 있다. 도 9의 박막 트랜지스터는 주변부(SU)에만 제1 배리어층(NPL)이 형성되어 반도체층(154)과 소오스 전극(173)의 사이, 반도체층(154)과 드레인 전극(175)의 사이에만 제1 배리어층(NPL)이 형성된 반면에, 도 9의 박막 트랜지스터는 채널부(CH)에도 제1 배리어층(NPL1)이 형성된다. 채널부(CH)에 접촉된 제1 배리어층(NPL1)은 주변부(SU)에 접촉된 제1 배리어층(NPL2)을 서로 연결하고 있다.
채널부(CH)에 접촉된 제1 배리어층(NPL1)의 두께(W1)는 주변부(SU)에 접촉된 제1 배리어층(NPL2)의 두께(W2)에 비해 얇다. 채널부(CH)에 접촉된 제1 배리어층(NPL1)은 패시베이션 막(180)과 함께 채널부(CH)를 커버할 수 있다. 도 9의 박막 트랜지스터는 제1 배리어층(NPL1)은 채널부(CH)에 접촉되어 있고, 패이베이션 막(180)은 제1 배리어층(NPL1)에 접촉되어 있는 점에서, 패시베이션 막(180)이 반도체층(154)의 채널부(CH)에 접촉되어 있는 도 5의 박막 트랜지스터와 상이하다.
도 10을 참고하면, 도 10의 박막 트랜지스터는 제1 물질과 제2 물질이 혼합된 혼합층(intermixing layer, IL)을 포함하는 점에서 혼합층(IL)을 포함하지 않는 도 2의 박막 트랜지스터와 차이가 있다.
도 11을 참고하면, 도 11의 박막 트랜지스터는 혼합층(IL)을 포함하는 점에서 혼합층(IL)을 포함하지 않는 도 4의 박막 트랜지스터와 차이가 있다.
혼합층(IL)은 제1 물질의 제1 배리어층(NPL)과 제2 물질의 반도체층(154)의 사이에서 형성될 수 있다. 혼합층(IL)은 반도체층(154)에 비해 열 전도도가 낮다. 설명의 편의를 위해서, 제1 물질을 인듐-갈륨-아연 산화물(IGZO)로 가정하고, 제2 물질을 인듐-티타늄-아연 산화물(ITZO)로 가정하면, 혼합층(IL)은 인듐-갈륨-아연 산화물(IGZO)과 인듐-티타늄-아연 산화물(ITZO)의 혼합물로 구성될 수 있다. 제1 물질이 제2 물질에 비해 열 전도도가 낮은 물질이라는 것은 전술한 바 있다. 제1 물질과 제2 물질이 혼합된 혼합층(IL)은 제2 물질에 비해 열 전도도가 낮다. 다시 말하면, 반도체층(154)은 혼합층(IL)에 비해 열 전도도가 낮다.
혼합층(IL)은 제2 배리어층(173p, 175p)에 비해 열 전도도가 낮다. 제3 물질이 제1 물질에 비해 열 전도도가 높은 물질이라는 것은 전술한 바 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
GL: 게이트선 DL: 데이터선
124: 게이트 전극
154: 반도체층
173: 소오스 전극 175: 드레인 전극
191: 화소 전극

Claims (20)

  1. 채널부 및 상기 채널부 주변의 주변부를 포함하는 반도체층;
    상기 반도체층 상에 위치하고 상기 반도체층의 상기 주변부와 접촉하고, 상기 반도체층에 비해 열 전도도가 낮은 제1 금속 산화물층; 및
    상기 제1 금속 산화물층 상에 위치하고 상기 제1 금속 산화물층과 접촉하고, 상기 제1 금속 산화물층에 비해 열 전도도가 높은 제2 금속 산화물층;
    을 포함하고,
    상기 제1 금속 산화물층 및 상기 제2 금속 산화물층은 상기 반도체층의 상기 채널부와 비중첩하고,
    상기 제1 금속 산화물층과 상기 반도체층은 서로 다른 물질로 이루어진 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 제2 금속 산화물층은 상기 반도체층에 비해 열 전도도가 높은 박막 트랜지스터.
  3. 제1 항에 있어서,
    상기 제2 금속 산화물층과 접촉되어 있는 금속층;을 더 포함하는 박막 트랜지스터.
  4. 제3 항에 있어서,
    상기 제1 금속 산화물층에 비해 열 전도도가 높은 제3 금속 산화물층을 더 포함하고,
    상기 금속층은 상기 제2 금속 산화물층과 상기 제3 금속 산화물층의 사이에 배치된 박막 트랜지스터.
  5. 제1 항에 있어서,
    상기 제1 금속 산화물층은 상기 반도체층에 비해 식각률이 높은 박막 트랜지스터.
  6. 제1 항에 있어서,
    상기 제2 금속 산화물층은 상기 제1 금속 산화물층에 비해 식각률이 높은 박막 트랜지스터.
  7. 제4 항에 있어서,
    상기 금속층은 상기 제3 금속 산화물층에 비해 식각률이 높은 박막 트랜지스터.
  8. 제4 항에 있어서,
    상기 제3 금속 산화물층은 상기 제2 금속 산화물층에 비해 식각률이 높은 박막 트랜지스터.
  9. 제1 항에 있어서,
    상기 제1 금속 산화물층은 제1 물질로 구성되고,
    상기 반도체층은 상기 제1 물질과 다른 제2 물질로 구성되며,
    상기 제1 물질과 상기 제2 물질이 혼합된 혼합층(intermixing layer)을 더 포함하는 박막 트랜지스터.
  10. 제9 항에 있어서,
    상기 혼합층은 상기 반도체층에 비해 열 전도도가 낮은 박막 트랜지스터.
  11. 제9 항에 있어서,
    상기 혼합층은 상기 반도체층과 상기 제1 금속 산화물층의 사이에 배치되는 박막 트랜지스터.
  12. 삭제
  13. 삭제
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  18. 삭제
  19. 삭제
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