KR102245730B1 - 박막트랜지스터 기판 - Google Patents

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Abstract

박막트랜지스터 기판 및 이의 제조방법이 제공된다. 본 발명의 일 실시예는, 게이트 전극; 반도체층; 및 상기 반도체층과 접촉되어 있고, c 축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물을 포함하는 소오스/드레인 전극;을 포함하는 박막트랜지스터 기판을 제공한다.

Description

박막트랜지스터 기판{THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 박막트래지스터 기판에 관한 것이다.
일반적으로 액정표시장치나 유기발광표시장치 등의 평판표시장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기광학(electro-optical) 활성층을 포함한다. 액정표시장치의 경우 전기광학 활성층으로 액정층을 포함하고, 유기발광표시장치의 경우 전기광학 활성층으로 유기 발광층을 포함한다.
한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기광학 활성층은 이 전기 신호를 광학 신호를 변환함으로써 영상이 표시된다.
평판표시장치에서는 스위칭 소자로서 삼단자 소자인 박막 트랜지스터(thin film transistor, TFT)를 사용하며, 이 박막트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 신호를 전달하는 데이터선(data line) 등의 신호선이 평판표시장치에 구비된다.
본 발명이 해결하고자 하는 과제는 양품률이 향상된 박막트랜지스터 기판을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막트랜지스터 기판은, 게이트 전극; 반도체층; 및 상기 반도체층과 접촉되어 있고, c 축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물을 포함하는 소오스/드레인 전극;을 포함한다.
상기 소오스/드레인 전극은 제1 층과 제2 층을 포함한다. 상기 제1 층은 금속층이고, 상기 제2 층은 c 축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물을 포함한다.
상기 제2 층은 도펀트(dopant)를 더 포함할 수 있고, 상기 금속산화물의 함량은 70 중량% 이상 내지 85 중량% 이하일 수 있고, 상기 도펀트(dopant)의 함량은 15 중량% 이상 내지 30 중량% 이하일 수 있다.
비제한적인 일례에서, 상기 금속산화물은 순수 아연 산화물(bare ZnO)이고, 상기 도펀트는 갈륨(Ga), 알루미늄(Al), 인듐(In) 등일 수 있다.
비제한적인 일례에서, 상기 반도체층은 인듐-갈륨-아연 산화물(IGZO)층일 수 있고, 상기 제1 층은 구리층일 수 있다.
상기한 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 박막트랜지스터 기판은, 게이트 전극; 반도체층; 및 c축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 제1 금속산화물을 포함하는 캡핑(capping)층; c 축 방향의 결정크기 Lc(002)가 67 Å 미만인 제2 금속산화물을 포함하는 배리어(barrier)층, 및 상기 캡핑층과 상기 배리어층의 사이에 배치된 금속층을 포함하는 소오스/드레인 전극;을 포함한다.
상기 캡핑층과 상기 배리어층은 각각 순수 아연 산화물(bare ZnO)층, 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층, 인듐-아연 산화물(IZO)층 등일 수 있다.
비제한적인 일례에서, 상기 캡핑층은 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층, 인듐-아연 산화물(IZO)층 중 하나일 수 있다.
상기 갈륨-아연 산화물(GZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 갈륨(Ga)을 포함할 수 있다.
상기 알루미늄-아연 산화물(AZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 알루미늄(Al)을 포함할 수 있다.
상기 인듐-아연 산화물(IZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 인듐(In)을 포함할 수 있다.
비제한적인 일례에서, 상기 배리어층은 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층, 인듐-아연 산화물(IZO)층 중 하나일 수 있다.
상기 갈륨-아연 산화물(GZO)층은 77.2 중량% 이상 내지 94.4 중량% 이하의 아연 산화물(ZnO)과 5.6 중량% 이상 내지 22.8 중량% 이하의 갈륨(Ga)을 포함할 수 있다.
상기 알루미늄-아연 산화물(AZO)층은 50 mol% 이상 내지 97.5 mol% 이하의 아연 산화물(ZnO)과 2.5 mol% 이상 내지 50 mol% 이하의 알루미늄(Al)을 포함할 수 있다.
상기 인듐-아연 산화물(IZO)층은 10 중량% 이상 내지 97.5 중량% 이하의 아연 산화물(ZnO)과 2.5 중량% 이상 내지 90 중량% 이하의 인듐(In)을 포함할 수 있다. 상기 인듐-아연 산화물(IZO)층은 60 중량% 이상 내지 80 중량% 이하의 아연 산화물(ZnO)과 20 중량% 이상 내지 40 중량% 이하의 인듐(In)을 포함할 수 있다.
상기한 과제를 달성하기 위한 본 발명의 또 다른 일 실시예에 따른 박막트랜지스터 기판은, 게이트 전극; 반도체층; 및 금속층과 배리어층을 포함하고, 상기 배리어층은 상기 금속층과 상기 반도체층의 사이에 개재되고, c축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물을 포함하는 소오스/드레인 전극; 을 포함한다.
상기 소오스/드레인 전극은 c축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물을 포함하는 캡핑층;을 더 포함한다. 상기 캡핑층은 상기 금속층 상에 배치된다.
상기 캡핑층과 상기 배리어층은 각각 순수 아연 산화물(bare ZnO)층, 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층, 인듐-아연 산화물(IZO)층 등일 수 있다.
비제한적인 일례에서, 상기 캡핑층은 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층, 인듐-아연 산화물(IZO)층 중 하나일 수 있다.
상기 갈륨-아연 산화물(GZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 갈륨(Ga)을 포함할 수 있다.
상기 알루미늄-아연 산화물(AZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 알루미늄(Al)을 포함할 수 있다.
상기 인듐-아연 산화물(IZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 인듐(In)을 포함할 수 있다.
비제한적인 일례에서, 상기 배리어층은 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층, 인듐-아연 산화물(IZO)층 중 하나일 수 있다.
상기 갈륨-아연 산화물(GZO)층은 77.2 중량% 이상 내지 94.4 중량% 이하의 아연 산화물(ZnO)과 5.6 중량% 이상 내지 22.8 중량% 이하의 갈륨(Ga)을 포함할 수 있다. 상기 인듐-아연 산화물(IZO)층은 60 중량% 이상 내지 80 중량% 이하의 아연 산화물(ZnO)과 20 중량% 이상 내지 40 중량% 이하의 인듐(In)을 포함할 수 있다.
상기 알루미늄-아연 산화물(AZO)층은 50 mol% 이상 내지 97.5 mol% 이하의 아연 산화물(ZnO)과 2.5 mol% 이상 내지 50 mol% 이하의 알루미늄(Al)을 포함할 수 있다.
상기 인듐-아연 산화물(IZO)층은 10 중량% 이상 내지 97.5 중량% 이하의 아연 산화물(ZnO)과 2.5 중량% 이상 내지 90 중량% 이하의 인듐(In)을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
본 발명의 실시예들에 따른 박막트랜지스터 기판은 소오스/드레인 전극으로부터 발생하는 불순물의 유입을 최소화할 수 있다.
본 발명의 실시예들에 따른 박막트랜지스터 기판은 패시베이션(passivation)막 내의 크랙(crack) 발생을 억제할 수 있다.
본 발명의 실시예들에 따른 박막트랜지스터 기판은 배리어층의 언더컷(undercut)을 최소화할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 박막트랜지스터 기판의 개략적인 배치도(layout)도이다.
도 2는 도 1의 II-II'에 따른 개략적인 단면도이다.
도 3은 도 1의 캡핑층의 c 축 방향의 결정크기 Lc(002)에 따른 첨단(tip)의 관계 그래프이다.
도 4 내지 도 8은 도 1의 소오스/드레인 전극의 시차 주시현미경(Scanning Electronic Microscope; SEM) 사진들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
이하, 도면을 참고하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 실시예들에 따른 박막트랜지스터 기판의 개략적인 배치도(layout)도이다. 도 2는 도 1의 II-II'에 따른 개략적인 단면도이다.
도 1 및 도 2를 참고하면, 본 발명의 실시예들에 따른 박막트랜지스터 기판은 절연기판(110), 게이트선(GL), 게이트 전극(124), 데이터선(DL), 소스 전극(173), 드레인 전극(175), 반도체층(151), 화소 전극(191)등을 포함하여 구성될 수 있다.
박막트랜지스터 기판은 게이트선(GL), 게이트 전극(124), 반도체층(151), 소스 전극(173), 드레인 전극(175) 및 화소 전극(191)이 절연기판(110) 상에 순차적으로 적층된 구조일 수 있다.
절연기판(110)은 투명한 유리 또는 합성수지 등으로 구성될 수 있다.
게이트선(GL)은 게이트 신호를 전달할 수 있고, 절연기판(110) 상에서 가로 방향으로 뻗어있을 수 있다. 게이트 전극(124)은 게이트선(GL)으로부터 화소 전극(191)을 향해 돌출되어 있을 수 있다. 비제한적인 일례에서, 게이트 선(GL)과 게이트 전극(124)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
데이터선(DL)은 데이터 신호를 전달할 수 있고, 절연기판(110) 상에서 세로 방향으로 뻗어있을 수 있다. 소스 전극(173)은 데이터 선(DL)으로부터 돌출되어 있을 수 있고, 일부가 게이트 전극(124)과 중첩될 수 있다. 비제한적인 일례에서, 소스 전극(173)은 도시된 바와 같이 "U"자 형상을 가질 수 있다. 드레인 전극(175)은 소스 전극(173)과 분리되어 있다. 드레인 전극(175)은 일부가 게이트 전극(124)과 중첩될 수 있다. 비제한적인 일례에서, 드레인 전극(175)은 "U"자 형상의 소스 전극(173)의 골(valley) 내에 배치될 수 있다. 드레인 전극은 콘택홀(185)을 통해 화소 전극(191)과 접촉할 수 있다.
소스 전극(173)과 드레인 전극(175)은 각각 캡핑층(173r, 175r), 금속층(173q, 175q), 배리어층(173p, 173p)의 적층구조를 가질 수 있다. 금속층(173q, 175q)은 캡핑층(173r, 175r)과 배리어층(173p, 175p)의 사이에 배치될 수 있다.
금속층(173q, 175q)은 데이터 신호를 전달하는 주배선층으로서의 역할을 한다. 비제한적인 일례에서, 금속층(173q, 175q)은 니켈(Ni), 코발트(Co), 티타늄(Ti), 은(Ag), 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 베릴륨(Be), 니오븀(Nb), 금(Au), 철(Fe) 등으로 이루어질 수 있다.
캡핑층(173r, 175r)은 금속층(173q, 175q)의 산화를 방지할 수 있고, 배리어층(173p, 175p)은 금속층(173q, 175q)을 구성하는 금속원소의 확산을 방지할 수 있다. 한편, 배리어층(173p, 175p)은 오믹 콘택층으로서의 역할을 할 수 있다.
캡핑층(173r, 175r)과 배리어층(173p, 175p)에 대해서는 하기에서 도 3 내지 도 8을 참고하여 상세히 설명하기로 한다.
화소 전극(191)은 게이트선(GL)과 데이터선(DL)이 서로 교차하는 영역 내에 배치될 수 있다. 비제한적인 일례에서, 화소 전극(191)은 인듐-티탄 산화물(ITO) 또는 인듐-아연 산화물(IZO) 등으로 이루어진 투명 전극일 수 있다. 화소 전극(191)은 콘택홀(185)을 통해 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
반도체층(151)은 게이트 전극(124)의 상부에 배치될 수 있고, 소스 전극(173) 및 드레인 전극(175)의 하부에 배치될 수 있다. 반도체층(151)은 산화물 반도체층일 수 있다. 반도체층(151)은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함할 수 있다. 비제한적인 일례에서, 반도체층(151)은 인듐-갈륨-아연 산화물(IGZO)로 이루어질 수 있다. 반도체층(151)은 돌출부(154)를 포함할 수 있고, 돌출부(154)는 소스 전극(173)과 드레인 전극(175)의 사이로 일부가 노출될 수 있다.
도 2를 참고하면, 절연기판(110)과 게이트 전극(124)의 사이에는 게이트 절연막(140)이 배치될 수 있다. 게이트 절연막(140)은 게이트 전극(124)의 전면을 덮고 있을 수 있다. 게이트 절연막(140)은 제1 절연막(140a)과 제2 절연막(140b)을 포함할 수 있다. 비제한적인 일례에서, 제1 절연막(140a)은 대략 4000 Å 두께의 질화 규소(SiNx)로 형성될 수 있고, 제2 절연막은 대략 500 Å 두께의 산화 규소(SiO2)로 형성될 수 있다. 다른 비제한적인 일례에서, 제1 절연막(140a)은 산질화 규소(SiON)로 이루어질 수 있고, 제2 절연막(140b)은 산화 규소(SiO2)로 이루어질 수 있다. 한편, 게이트 절연막(140)은 도시된 바와 달리 단일막으로 구성될 수도 있다.
게이트 절연막(140) 상에는 반도체층(151)이 배치될 수 있다. 반도체층(151)은 게이트 전극(124)과 중첩되는 영역에 형성될 수 있다. 반도체층(151)은 소스 전극(173)과 드레인 전극(175)으로 일부가 덮혀있을 수 있다. 돌출부(1540는 패시베이션(passivation) 막과 접촉될 수 있다. 소스 전극(173)과 드레인 전극(175)은 동일 평면 상에서 서로 이격된 상태로 배치되어 있을 수 있다. 소스 전극(173)과 드레인 전극(175) 상에는 패시베이션 막(180)이 형성될 수 있다.
패시베이션 막(180)은 질화 규소나 산화 규소 등의 무기 절연물, 유기 절연물, 저유전율 절연물 등으로 이루어질 수 있다. 패시베이션 막(180)은 제1 패시베이션 막(180a)과 제2 패시베이션 막(180b)을 포함할 수 있다. 비제한적인 일례에서, 제1 패시베이션 막(180a)은 산화 규소로 이루어질 수 있고, 제2 패시베이션 막(180b)은 질화 규소로 이루어질 수 있다. 패시베이션 막(180) 상에는 화소 전극(191)이 배치될 수 있다.
이하, 캡핑층(173r, 175r)과 배리어층(173p, 175p)에 대해서 상세히 설명하기로 한다.
캡핑층(173r, 175r)은 c 축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물을 포함하여 이루어진다. 캡핑층(173r, 175r)은 금속층(173q, 175q)의 산화 내지 부식을 방지할 수 있다.
구체적으로, 산화 규소로 형성된 보호막 증착시 구리로 형성된 금속층(173q, 175q)이 보호막(180)과 직접 접촉하여 생성되는 구리 산화물(CuOx)로 인해 리프팅(lifting)이 발생하거나, 보호막(180)에 콘택홀(185)을 형성할 때 부식이 일어날 수 있다. 하지만, 본 실시예에 따르면, 보호막(180) 하부에 캡핑층(173r, 175r)이 위치함으로써 데이터선(DL)과 드레인 전극(175)의 리프팅(lifting) 및 부식을 방지할 수 있다.
캡핑층(173r, 175r)은 c 축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물과 도펀트(dopant)를 포함하여 구성될 수 있다. 캡핑층(173r, 175r)이 도펀트를 포함하여 구성되는 경우, 금속산화물의 함량은 캡핑층(173r, 175r)의 전체 중량을 기준으로 70 중량% 이상 내지 85 중량% 이하일 수 있고, 상기 도펀트의 함량은 캡핑층(173r, 175r)의 전체 중량을 기준으로 15 중량% 이상 내지 30 중량% 이하일 수 있다.
c 축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하이고, 금속산화물의 함량이 캡핑층(173r, 175r)의 전체 중량을 기준으로 70 중량% 이상 내지 85 중량% 이하인 경우, 캡핑층(173r, 175r)에서 첨단(tip)이 발생하는 것을 억제할 수 있고, 이와 동시에 캡핑층(173r, 175r)의 침식을 억제할 수 있다.
캡핑층(173r, 175r)의 첨단(tip)은 캡핑층(173r, 175r)의 표면으로부터 돌출된 뾰족한 끝이다. 캡핑층(173r, 175r)의 첨단(tip)은 소오스/드레인 전극(173, 175)의 패터닝(patterning) 과정에서 발생될 수 있다. 캡핑층(173r, 175r)의 첨단(tip)은 물리적 압력에 의해 캡핑층(173r, 175r)으로부터 분리될 수 있고, 분리된 첨단(tip)은 박막트랜지스터 기판의 내부에 유입되어 반도체층(151)의 채널(channel)부 형성 시 또는 스트립(stip) 시에 불량을 유발할 수 있다. 또한, 캡핑층(173r, 175r)의 첨단(tip)은 패시베이션 막(180)에 크랙(crack)을 발생시킬 수 있다.
비제한적인 일례에서, c 축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물은 아연 산화물(ZnO)일 수 있고, 상기 도펀트는 갈륨(Ga), 인듐(In), 알루미늄(Al) 등일 수 있다.
구체적으로, 캡핑층(173r, 175r)은 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층, 인듐-아연 산화물(IZO)층 중 하나일 수 있다.
갈륨-아연 산화물(GZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 갈륨(Ga)을 포함할 수 있다. 알루미늄-아연 산화물(AZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 알루미늄(Al)을 포함할 수 있다. 인듐-아연 산화물(IZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 인듐(In)을 포함할 수 있다.
c 축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물은 금속층(173q, 175q) 상에 캡핑층(173r, 175r)을 증착하는 과정에서, 증착 파워(power)를 조절하거나, 비활성 기체, 예를 들어, 아르곤(Ar)의 유향을 상향시키거나, 증착 온도를 상향시키는 등의 방법으로 제조할 수 있다. 한편, c 축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물은 금속층(173q, 175q) 상에 캡핑층(173r, 175r)을 증착한 후 열처리를 하는 방법을 통해서도 제조할 수 있다.
하기 표 1은 증착 파워의 조절을 통해 아연 산화물(ZnO)의 (002)면의 결정 크기가 증가할 수 있음을 보여준다.
증착파워(kW) FWHM 2 θ(degree) ZnO 의 (002)면 결정크기(Å)
중앙부(center) 25 0.8884 33.790 103.9
38 0.8544 33.700 108.0
50 1.0484 33.668 88.03
에지부(edge) 25 0.8855 33.668 104.2
38 0.9821 33.73 93.99
50 1.0132 33.674 91.09
표 1을 참고하면, 중앙부에서는 증착 파워가 38kW인 때 결정크기가 증가하다가 증착 파워가 50kW인 때 결정크기가 감소하였다. 반면에, 에지부에서는 증착 파워가 25kW, 38kW, 50kW 로 커짐에 따라 결정크기가 작아지는 경향을 보였다.
캡핑층(173r, 175r)에서 첨단이 주로 발생하는 영역은 에지부이므로, 에지부에서는 증착파워를 중앙부에 비해 하향 조절하여 아연 산화(ZnO)의 결정크기를 증가시킬 수 있다.
한편, 하기 표 2는 아르곤(Ar)의 유량 조절을 통해 아연 산화물(ZnO)의 (002)면의 결정 크기가 증가할 수 있음을 보여준다.
증착파워(kW) Ar(sccm) Ar(Pa) FWHM 2 θ(degree) ZnO 의 (002)면 결정크기(Å)
50 100 0.33 0.8747 32.791 105.27
50 300 0.98 0.6397 32.824 143.96
표 2를 참고하면, 동일한 증착파워 하에서 아르곤(Ar)의 유량 증가에 비례하여 아연 산화물(ZnO)의 (002)면의 결정크기가 증가하였음을 확인할 수 있었다.
도 3은 캡핑층(173r, 175r)의 c 축 방향의 결정크기 Lc(002)에 따른 캡핑층(173r)의 첨단(tip)의 길이에 관한 그래프이다. 도 3을 참고하면, 가로축은 c 축 방향의 결정크기 Lc(002)를 나타내고, 세로축은 캡핑층(173r, 175r)의 첨단(tip)의 길이를 나타낸다. 실험에 사용된 박막트랜지스터 기판들은, 반도체층에는 인듐-갈륨-아연 산화물(IGZO)이 사용되었고, 소오스/드레인 전극의 금속층에는 구리가 사용되었으며, 베리어층과 캡핑층에는 각각 아연 산화물(ZnO)과 인듐 산화물(In2O3)의 중량비가 8:2인 인듐-아연 산화물(IZO)이 사용되었다. 베리어층과 달리 캡핑층은 증착 온도, 증착 파워 등을 조절하여 아연 산화물의 (002)면의 결정크기를 성장시켰다. 박막트랜지스터 기판의 제조방법은 널리 알려져 있으므로, 구체적인 설명은 생략하기로 한다.
도 3 내지 도 8 및 하기 표 3을 참고하면, c축 방향의 결정크기 Lc(002)가 64.5 Å인 경우, 첨단(tip)의 길이가 900 Å 이었다(도 4 참고). 반면에, c축 방향의 결정크기 Lc(002)가 67.5 Å인 경우, 첨단(tip)의 길이가 861 Å 이었고(도 5 참고), c축 방향의 결정크기 Lc(002)가 76.6 Å인 경우(도 6 참고), 첨단(tip)의 길이가 603 Å 이었으며, c축 방향의 결정크기 Lc(002)가 76.9 Å인 경우, 첨단(tip)의 길이가 667 Å 이었고(도 7 참고), c축 방향의 결정크기 Lc(002)가 108.0 Å인 경우, 첨단(tip)의 길이가 0 Å 이었다(도 8 참고). 실험결과로부터 c축 방향의 결정크기 Lc(002)가 커질수록 첨단(tip)의 길이가 감소됨을 확인할 수 있었다.
c 축 방향의 결정크기 Lc(002) (Å) 첨단(tip)의 길이(Å) GZO층과 Cu층의 경계면을 넘어 돌출되는 첨단(tip) 유무
64.5 900 있음(439 Å)
67.5 861 없음
76.6 603 없음
76.9 667 없음
108.0 0 없음
또한, c축 방향의 결정크기 Lc(002)가 64.5 Å인 경우, GZO층과 Cu층과의 경계면을 넘어 돌출되는 첨단의 길이가 439 Å 이었다(도 4 참고). 반면에, c축 방향의 결정크기 Lc(002)가 67.5 Å, 76.6 Å, 76.9 Å, 108.0 Å 인 경우, GZO층과 Cu층과의 경계면을 넘어 돌출되는 첨단(tip)이 관찰되지 않았다(도 5, 도 6, 도 7, 도 8 참고).
아연 산화물(ZnO)의 c축 방향 (002)면의 결정크기는, 하기 수학식 (1)의 셰러 방정식(Scherrer Equation)을 이용하여 측정할 수 있다.
<수학식 (1) >
Figure 112014111546580-pat00001
상기 수학식 (1)에서, Т 는 정렬된 결정 영역들의 평균 크기이고, K 는 무차원 형상 계수(dimensionless shape factor)이며, λ 는 X-선 파장이고, β는 반치폭(FWHM)이며, θ 브래그(Bragg)각이다.
배리어층(173p, 175p)은 c 축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물을 포함할 수 있다. c 축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물은 반도체층(151) 상에 배리어층(173p, 175p)을 증착하는 과정에서, 증착 파워(power)를 상향시키거나, 비활성 기체, 예를 들어, 아르곤(Ar)의 유향을 상향시키거나, 증착 온도를 상향시키는 등의 방법으로 제조할 수 있다. 한편, c 축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물은 반도체층(151) 상에 배리어층(173p, 175p)을 증착한 후 열처리를 하는 방법을 통해서도 제조할 수 있다.
배리어층(173p, 175p)은 c 축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물과 도펀트(dopant)를 포함하여 구성될 수 있다.
비제한적인 일례에서, 상기 배리어층은 순수 아연 산화물(bare ZnO), 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층, 인듐-아연 산화물(IZO)층 중 하나일 수 있다.
상기 갈륨-아연 산화물(GZO)층은 77.2 중량% 이상 내지 94.4 중량% 이하의 아연 산화물(ZnO)과 5.6 중량% 이상 내지 22.8 중량% 이하의 갈륨(Ga)을 포함할 수 있다. 상기한 함량 범위의 갈륨(Ga) 또는 갈륨 산화물(Ga2O3)은 언더컷을 방지하여 배리어층이 확산 방지막으로 기능할 수 있도록 할 수 있고, 식각 공정 시 배리어층에서 발생할 수 있는 테일링(tailing) 을 방지할 수 있으며, 반도체층(151)의 채널부의 경계에서 쇼트(short)를 방지할 수 있다.
상기 알루미늄-아연 산화물(AZO)층은 50 mol% 이상 내지 97.5 mol% 이하의 아연 산화물(ZnO)과 2.5 mol% 이상 내지 50 mol% 이하의 알루미늄(Al)을 포함할 수 있다. 상기한 함량 범위의 알루미늄(Al) 또는 알루미늄 산화물(Al2O-3)은 언더컷을 방지하여 배리어층이 확산 방지막으로 기능할 수 있도록 할 수 있고, 식각 공정 시 배리어층에서 발생할 수 있는 테일링(tailing) 을 방지할 수 있으며, 반도체층(151)의 채널부의 경계에서 쇼트(short)를 방지할 수 있다.
상기 인듐-아연 산화물(IZO)층은 10 중량% 이상 내지 97.5 중량% 이하의 아연 산화물(ZnO)과 2.5 중량% 이상 내지 90 중량% 이하의 인듐(In)을 포함할 수 있다. 상기 인듐-아연 산화물(IZO)층은 60 중량% 이상 내지 80 중량% 이하의 아연 산화물(ZnO)과 20 중량% 이상 내지 40 중량% 이하의 인듐(In)을 포함할 수 있다. 상기한 함량 범위의 인듐(In) 또는 인듐 산화물(In2O3)은 언더컷을 방지하여 배리어층이 확산 방지막으로 기능할 수 있도록 할 수 있고, 식각 공정 시 배리어층에서 발생할 수 있는 테일링(tailing) 을 방지할 수 있으며, 반도체층(151)의 채널부의 경계에서 쇼트(short)를 방지할 수 있다.
배리어층(173p, 175p)은 c 축 방향의 결정크기 Lc(002)가 67 Å 미만인 금속산화물을 포함할 수 있다. c 축 방향의 결정크기 Lc(002)가 67 Å 이상 내지 144 Å 이하인 금속산화물은 반도체층(151) 상에 배리어층(173p, 175p)을 증착하는 과정에서, 증착 파워(power)를 상향시키거나, 비활성 기체, 예를 들어, 아르곤(Ar)의 유향을 상향시키거나, 증착 온도를 상향시키는 등의 방법으로 제조할 수 있다. 반면에, c 축 방향의 결정크기 Lc(002)가 67 Å 미만인 금속산화물은 증착 파워를 하향시키거나, 비활성 기체의 유량을 하향시키거나, 증착 온도를 실온 조건으로 조절하는 등의 방법을 통해서 제조할 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
게이트선: GL
게이트 전극: 124
반도체층: 151, 154
데이터선: DL
소스 전극: 173
드레인 전극: 175
화소 전극: 191

Claims (17)

  1. 반도체층; 및
    상기 반도체층과 접촉하는 소오스/드레인 전극을 포함하되,
    상기 소오스/드레인 전극은 제1 층 및 상기 제1 층 상에 배치된 제2 층을 포함하고,
    상기 제1 층은 금속층을 포함하고,
    상기 제2 층은 c 축 방향의 결정크기 Lc(002)가 67.5 Å 이상 108 Å 이하인 금속산화물을 포함하는 박막트랜지스터 기판.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제2 층은 도펀트(dopant)를 더 포함하되,
    상기 금속산화물의 함량은 70 중량% 이상 내지 85 중량% 이하이고,
    상기 도펀트(dopant)의 함량은 15 중량% 이상 내지 30 중량% 이하인 박막트랜지스터 기판.
  4. 제3 항에 있어서,
    상기 제2 층의 상기 금속산화물은 순수 아연 산화물(bare ZnO)이고,
    상기 제2 층의 상기 도펀트는 갈륨(Ga), 알루미늄(Al) 및 인듐(In)으로 구성된 군에서 선택된 하나 이상인 박막트랜지스터 기판.
  5. 제1 항에 있어서,
    상기 반도체층은 인듐-갈륨-아연 산화물(IGZO)층인 박막트랜지스터 기판.
  6. 제1 항에 있어서,
    상기 제1 층은 구리층인 박막트랜지스터 기판.
  7. 반도체층;
    상기 반도체층 상에 배치되고 c 축 방향의 결정크기 Lc(002)가 67 Å 미만인 제2 금속산화물을 포함하는 배리어(barrier)층;
    상기 배리어층 상에 배치되고, c축 방향의 결정크기 Lc(002)가 67.5 Å 이상 108 Å 이하인 제1 금속산화물을 포함하는 캡핑(capping)층; 및
    상기 캡핑층과 상기 배리어층의 사이에 배치되며 금속층을 포함하는 소오스/드레인 전극;
    을 포함하는 박막트랜지스터 기판.
  8. 제7 항에 있어서,
    상기 제1 금속 산화물과 상기 제2 금속 산화물은 각각 순수 아연 산화물(bare ZnO)층, 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층 및 인듐-아연 산화물(IZO)층으로 구성된 군에서 선택된 하나인 박막트랜지스터 기판.
  9. 제8 항에 있어서,
    상기 제1 금속 산화물은 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층 및 인듐-아연 산화물(IZO)층으로 구성된 군에서 선택된 하나이고,
    상기 갈륨-아연 산화물(GZO)층은 70 중량% 이상 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 30 중량% 이하의 갈륨(Ga)을 포함하고,
    상기 알루미늄-아연 산화물(AZO)층은 70 중량% 이상 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 30 중량% 이하의 알루미늄(Al)을 포함하며,
    상기 인듐-아연 산화물(IZO)층은 70 중량% 이상 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 30 중량% 이하의 인듐(In)을 포함하는 박막트랜지스터 기판.
  10. 제8 항에 있어서,
    상기 제2 금속 산화물은 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층 및 인듐-아연 산화물(IZO)층으로 구성된 군에서 선택된 하나이고,
    상기 갈륨-아연 산화물(GZO)층은 77.2 중량% 이상 94.4 중량% 이하의 아연 산화물(ZnO)과 5.6 중량% 이상 22.8 중량% 이하의 갈륨(Ga)을 포함하고,
    상기 알루미늄-아연 산화물(AZO)층은 50 mol% 이상 97.5 mol% 이하의 아연 산화물(ZnO)과 2.5 mol% 이상 50 mol% 이하의 알루미늄(Al)을 포함하며,
    상기 인듐-아연 산화물(IZO)층은 10 중량% 이상 97.5 중량% 이하의 아연 산화물(ZnO)과 2.5 중량% 이상 90 중량% 이하의 인듐(In)을 포함하는 박막트랜지스터 기판.
  11. 제10 항에 있어서,
    상기 제2 금속 산화물은 인듐-아연 산화물(IZO)층이고,
    상기 인듐-아연 산화물(IZO)층은 60 중량% 이상 80 중량% 이하의 아연 산화물(ZnO)과 20 중량% 이상 40 중량% 이하의 인듐(In)을 포함하는 박막트랜지스터 기판.
  12. 반도체층; 및
    금속층과 배리어층을 포함하는 소오스/드레인 전극으로서, 상기 배리어층은 상기 금속층과 상기 반도체층의 사이에 개재되고, c축 방향의 결정크기 Lc(002)가 67.5 Å 이상 108 Å 이하인 금속산화물을 포함하는 소오스/드레인 전극;
    을 포함하는 박막트랜지스터 기판.
  13. 제12 항에 있어서,
    상기 소오스/드레인 전극은 c축 방향의 결정크기 Lc(002)가 67.5 Å 이상 108 Å 이하인 금속산화물을 포함하는 캡핑층;을 더 포함하고, 상기 캡핑층은 상기 금속층 상에 배치되는 박막트랜지스터 기판.
  14. 제13 항에 있어서,
    상기 캡핑층과 상기 배리어층은 각각 순수 아연 산화물(bare ZnO)층, 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층 및 인듐-아연 산화물(IZO)층으로 구성된 군에서 선택된 하나인 박막트랜지스터 기판.
  15. 제13 항에 있어서,
    상기 캡핑층은 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층 및 인듐-아연 산화물(IZO)층으로 구성된 군에서 선택된 하나이고,
    상기 갈륨-아연 산화물(GZO)층은 70 중량% 이상 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 30 중량% 이하의 갈륨(Ga)을 포함하고,
    상기 알루미늄-아연 산화물(AZO)층은 70 중량% 이상 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 30 중량% 이하의 알루미늄(Al)을 포함하며,
    상기 인듐-아연 산화물(IZO)층은 70 중량% 이상 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 30 중량% 이하의 인듐(In)을 포함하는 박막트랜지스터 기판.
  16. 제15 항에 있어서,
    상기 배리어층은 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층 및 인듐-아연 산화물(IZO)층으로 구성된 군에서 선택된 하나이고,
    상기 갈륨-아연 산화물(GZO)층은 77.2 중량% 이상 94.4 중량% 이하의 아연 산화물(ZnO)과 5.6 중량% 이상 22.8 중량% 이하의 갈륨(Ga)을 포함하고,
    상기 알루미늄-아연 산화물(AZO)층은 50 mol% 이상 97.5 mol% 이하의 아연 산화물(ZnO)과 2.5 mol% 이상 50 mol% 이하의 알루미늄(Al)을 포함하며,
    상기 인듐-아연 산화물(IZO)층은 10 중량% 이상 97.5 중량% 이하의 아연 산화물(ZnO)과 2.5 중량% 이상 90 중량% 이하의 인듐(In)을 포함하는 박막트랜지스터 기판.
  17. 제16 항에 있어서,
    상기 배리어층은 인듐-아연 산화물(IZO)층이고,
    상기 인듐-아연 산화물(IZO)층은 60 중량% 이상 80 중량% 이하의 아연 산화물(ZnO)과 20 중량% 이상 40 중량% 이하의 인듐(In)을 포함하는 박막트랜지스터 기판.
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