KR20100130019A - 금속 산화물층의 제조 방법, 상기 방법을 이용하여 제조한 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

금속 산화물층의 제조 방법, 상기 방법을 이용하여 제조한 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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이우근
김형준
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Abstract

금속 산화물층의 표면 거칠기를 감소시킬 수 있는 금속 산화물층의 제조 방법, 이를 이용하여 제조한 박막 트랜지스터 기판 및 그 제조 방법이 제공된다. 상기 금속 산화물층의 제조 방법은 기판 상에 제1 챔버 압력을 갖는 제1 스퍼터 공정을 통해서 제1 금속 산화물층을 형성하는 단계, 및 상기 제1 금속 산화물층 상에 상기 제1 챔버 압력과 다른 제2 챔버 압력을 갖는 제2 스퍼터 공정을 통해서 제2 금속 산화물층을 형성하는 단계를 포함한다.
금속 산화물층, 스퍼터

Description

금속 산화물층의 제조 방법, 상기 방법을 이용하여 제조한 박막 트랜지스터 기판 및 그 제조 방법{Fabricating method of metal oxide layer, fabricated thin film transistor array substrate using the same and fabricating method thereof}
본 발명은 금속 산화물층의 제조 방법, 상기 방법을 이용하여 제조한 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
금속 산화물층은 액정 표시 장치(Liquid Crystal Display), 유기 발광 표시 장치(Organic Light Emitting Display)와 같은 평판 표시 장치(Flat Panel Display)의 화소 전극 또는 산화물 반도체층 등에 사용되고 있다. 화소 전극으로 사용되는 금속 산화물층으로는 ITO막 등을 들 수 있으며, 산화물 반도체층으로 사용되는 금속 산화물층으로는 ZnO막 등을 들 수 있다.
상기와 같이 전극 또는 반도체층으로 사용되는 금속 산화물층이 거친 표면을 갖게 되면, 그와 접하고 있는 층과의 계면 특성이 나빠지게 되고, 그로 인하여 전기 전도율을 감소시키며, 전하 캐리어의 산란, 투과율 감소 등을 야기할 수 있다. 그러므로 평판 표시 장치의 작동성, 안정성 등을 위해서 금속 산화물층의 표면을 평탄화시킬 필요가 있다.
금속 산화물층을 평탄화시키는 방법으로 H2O(g)를 미량 주입하거나 화학적 기계 연마법을 이용하여 금속 산화물층의 표면을 연마하는 방법, 플라즈마 또는 이온 빔 등을 이용하여 표면을 처리하는 법 등이 있다. 그러나, H2O(g)를 미량 주입하는 방법은 금속 산화물층의 결정화가 방해되어 비저항값이 증가할 수 있으며, 화학적 기계 연마법은 기존 공정 외에 추가의 공정이 필요하며, 표면을 처리하는 방법은 대면적에서 균일하게 처리하기에 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는, 별도의 추가 공정없이 금속 산화물층의 표면 거칠기를 개선할 수 있는 금속 산화물층의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 금속 산화물층의 제조 방법을 이용하는 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기 금속 산화물층의 제조 방법을 이용하여 제조된 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 금속 산화물층의 제조 방법의 일 태양은, 기판 상에 제1 챔버 압력을 갖는 제1 스퍼터 공정을 통해서 제1 금속 산화물층을 형성하는 단계, 및 상기 제1 금속 산화물층 상에 상기 제1 챔버 압력과 다른 제2 챔버 압력을 갖는 제2 스퍼터 공정을 통해서 제2 금속 산화물층을 형성하는 단계를 포함한다.
상기 과제를 달성하기 위한 본 발명의 박막 트랜지스터 기판의 제조 방법의 일 태양은, 기판 상에 서로 교차되도록 형성된 게이트 배선과 데이터 배선을 형성하는 단계, 상기 게이트 배선과 상기 데이터 배선 사이에 반도체 패턴을 형성하는 단계, 및 상기 데이터 배선과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하며, 상기 게이트 배선, 상기 데이터 배선, 상기 반도체 패턴, 또는 상기 화소 전극을 형성하는 단계 중 어느 하나는 제1 챔버 압력을 갖는 제1 스퍼터 공정을 통해서 제1 금속 산화물층을 형성하는 단계 및 상기 제1 금속 산화물층 상에 상기 제1 챔버 압력과 다른 제2 챔버 압력을 갖는 제2 스퍼터 공정을 통해서 제2 금속 산화물층을 형성하는 단계를 포함한다.
상기 과제를 달성하기 위한 본 발명의 박막 트랜지스터 기판의 일 태양은, 기판, 상기 기판 상에 형성되고 제1 전하 이동도를 갖는 제1 금속 산화물층, 및 상기 제1 금속 산화물층 상에 직접 접촉하도록 형성되고 상기 제1 전하 이동도와 다른 제2 전하 이동도를 갖는 제2 금속 산화물층을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따르면, 별도의 공정 없이도 챔버 압력을 조절하는 것에 의해서 증착되는 금속 산화물층의 표면 거칠기를 개선할 수 있으며, 금속 산화물층의 결정성, 전하 이동도 등도 개선할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소 자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 사용되는 용어인 "박막 트랜지스터 기판" 은 박막 트랜지스터를 적어도 하나 포함하는 기판을 말하며, 박막 트랜지스터와 기판 사이에 다른 구조물이 개재되어 있거나, 그 위에 다른 구조물이 형성되어 있는 경우를 배제하지 않는다.
이하, 도 1a 내지 1c를 참조하여, 본 발명의 실시예에 따른 금속 산화물층의 제조 방법에 대하여 상세히 설명한다.
도 1a는 본 발명의 제1 실시예에 따른 금속 산화물층의 제조 방법을 설명하기 위한 도면이다.
도 1a를 참조하면, 기판(10) 상에 제1 챔버 압력을 갖는 제1 스퍼터 공정(S1)을 통해서 제1 금속 산화물층(11)을 형성한다. 이어서 제1 금속 산화물층(11) 상에 제1 챔버 압력보다 높은 제2 챔버 압력을 갖는 제2 스퍼터 공정(S2)을 통해서 제2 금속 산화물층(12)을 형성한다.
제1 및 제2 금속 산화물층(11,12)은 Zn, In, Ga, Sn 및 이들의 조합으로 이루어진 그룹에서 선택된 물질의 산화물을 포함할 수 있다. 구체적으로 상기 제1 및 제2 금속 산화물층(11,12)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), In2O3, ZnO, Al이 도핑된 ZnO, SnO2, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO 또는 GaInZnO 등을 포함할 수 있다.
제1 및 제2 스퍼터 공정(S1, S2)은 인시츄(in-situ)로 진행한다. 그리고 제1 및 제2 스퍼터 공정(S1, S2)은 챔버 압력을 제외하고는 동일한 조건에서 행해진다. 챔버 압력을 제외한 조건들은, 예를 들어, 타겟 물질은 증착되는 금속 산화물을 포함하는 물질이며, 스퍼터를 위한 가스로 아르곤 가스, 질소 가스, 산소 가스 또는 이들이 혼합물 등을 이용할 수 있다. 스퍼터의 출력은 0.3 내지 0.7 W/㎠일 수 있다. 또한 제1 및 제2 스퍼터 공정(S1, S2)은 상온에서 수행된다. 그리고 챔버 압력은, 예를 들어, 제1 챔버 압력은 3.0*10-2 내지 9*10-2 Pa이고, 제2 스퍼터 공정의 제2 챔버 압력은 5.0*10-1 내지 8.0*10-1 Pa일 수 있다.
스퍼터 공정은 낮은 챔버 압력에서 행해질수록, 형성되는 막의 표면 거칠기는 감소한다. 그리고 낮은 챔버 압력에서 증착할수록 증착이 시작되는 면에서의 표면 거칠기도 양호하므로, 증착을 시작할 때 접촉하고 있는 면과의 계면 특성도 좋다. 그러나 낮은 챔버 압력에서 증착하면, 성막 시간은 길어진다. 반면에 스퍼터 공정이 높은 챔버 압력에서 행해질수록 형성되는 막의 표면 거칠기는 증가하나, 성막 시간은 짧아진다.
본 발명의 제1 실시예에서는 저압에서 제1 스퍼터 공정(S1)을 통해서 제1 금속 산화물층(11)을 형성하고, 이보다 압력을 높여서 제2 스퍼터 공정(S2)을 통해서 제2 금속 산화물층(12)을 형성하는데, 이때 상부에 형성되는 제2 금속 산화물층(12)의 표면 형상은 하부에 형성된 제1 금속 산화물층(11)의 표면 형상의 영향을 받아서, 제2 금속 산화물층(12)의 표면 거칠기는 제2 스퍼터 공정(S2)만을 통해서 형성된 금속 산화물층의 표면 거칠기보다 낮은 값을 갖게 된다. 즉, 별도의 공정 없이도 챔버 압력을 조절하는 것에 의해서 증착되는 금속 산화물층의 표면 거칠기를 개선할 수 있다. 표면 거칠기의 개선 효과 및 공정 시간 단축의 측면을 고려하여, 예를 들어, 증착하는 금속 산화물층의 전체 두께가 100 내지 300nm라고 할 때, 제1 금속 산화물층(11)은 10 내지 30nm의 두께로 형성할 수 있다.
낮은 챔버 압력을 갖는 제1 스퍼터 공정(S1)을 통해서 형성된 제1 금속 산화물층(11)의 결정성 및 전하 이동도는, 이보다 높은 챔버 압력을 갖는 제2 스퍼터 공정(S2)을 통해서 형성된 제2 금속 산화물층(12)의 결정성 및 전하 이동도보다 높다. 금속 산화물층의 결정성은 X선 회절(X-Ray Diffraction, XRD) 분석을 통해 알 수 있는데, 제2 금속 산화막(12)에서 분석되는 피크의 수가 제1 금속 산화막(11)에서 분석되는 피크의 수보다 많다. 전하 이동도는 홀효과(Hall effect) 측정 장비를 통해 측정할 수 있으며, 제1 금속 산화막(11)의 전하 이동도가 제2 금속 산화막(12)의 전하 이동도보다 크다.
구체적으로, 제1 스퍼터 공정(S1)에서는 성막 입자의 스케터링(scattering)이 거의 발생하지 않으며, 성막 입자의 평균 자유 경로(mean free path)가 길어짐으로써, 성막 입자는 높은 에너지를 갖게 된다. 그러므로 형성되는 제1 금속 산화물층(11)의 결정성이 높아진다. 형성되는 막의 결정성이 높아지면, 막 내에서 전하의 이동을 방해하는 결함이 존재할 확률이 낮아지므로, 전하 이동도도 높아진다. 이에 반하여, 제2 스퍼터 공정(S2)은 증착 속도를 개선시키기는 하나, 성막 입자의 스케터링이 발생할 확률이 높아지며, 성막 입자의 평균 자유 경로도 짧아짐으로써, 성막 입자는 낮은 에너지를 갖게 된다. 그러므로, 형성되는 제2 금속 산화물층(12)의 결정성이 떨어지고, 그로 인하여 전하의 이동도도 감소한다.
도 1b는 본 발명의 제2 실시예에 따른 금속 산화물층의 제조 방법을 설명하기 위한 도면이다.
도 1b를 참조하면, 본 발명의 제2 실시예에 따른 금속 산화물층의 제조 방법은, 제1 챔버 압력을 갖는 제1 스퍼터 공정(S'1)을 통해서 제1 금속 산화물층(13)을 형성하고, 이어서 제1 금속 산화물층(13) 상에 제1 챔버 압력보다 낮은 제2 챔버 압력을 갖는 제2 스퍼터 공정(S'2)을 통해서 제2 금속 산화물층(14)을 형성한다. 제1 금속 산화물층(13)을 형성하는 제1 스퍼터 공정(S'1)은 도 1a의 제2 금속 산화물층(12)을 형성하는 제2 스퍼터 공정(S2)에 대응하고, 제2 금속 산화물층(14)을 형성하는 제2 스퍼터 공정(S'2)는 도 1a의 제1 금속 산화물층(11)을 형성하는 제1 스퍼터 공정(S1)과 서로 대응하므로, 이하에서 설명하는 것을 제외하고는, 도 1a를 참조하여 설명된 본 발명의 제1 실시예에 기재된 것을 참조한다.
본 발명의 제2 실시예에서는 제1 스퍼터 공정(S'1)을 통해서 제1 금속 산화물층(13)을 형성하고, 이보다 압력을 낮춰서 제2 스퍼터 공정(S'2)을 통해서 제2 금속 산화물층(14)을 형성하는데, 이때 상부에 형성되는 제2 금속 산화물층(14)이 하부에 형성된 제1 금속 산화물층(13)의 거친 표면 형상을 덮으면서 증착되므로, 제2 금속 산화물층(14)의 표면 거칠기는 제1 스퍼터 공정(S'1)만을 통해서 형성된 금속 산화물층의 표면 거칠기보다 낮은 값을 갖게 된다. 즉, 별도의 공정 없이도 챔버 압력을 조절하는 것에 의해서 증착되는 금속 산화물층의 표면 거칠기를 개선할 수 있다. 표면 거칠기의 개선 효과를 고려하여, 예를 들어, 증착되는 금속 산화물층의 전체 두께가 100 내지 300nm라고 할때, 제1 금속 산화물층(13)은 10 내지 30nm의 두께로 형성할 수 있다.
제2 금속 산화물층(14)의 결정성 및 전하 이동도가 제1 금속 산화물층(13)의 결정성 및 전하 이동도보다 높다.
도 1c는 본 발명의 제3 실시예에 따른 금속 산화물층의 제조 방법을 설명하기 위한 도면이다.
도 1c를 참조하면, 본 발명의 제3 실시예에 따른 금속 산화물층의 제조 방법은, 제1 챔버 압력을 갖는 제1 스퍼터 공정(S"1)을 통해서 제1 금속 산화물층(15) 을 형성하고, 이어서 제1 금속 산화물층(15) 상에 제1 챔버 압력보다 낮은 제2 챔버 압력을 갖는 제2 스퍼터 공정(S"2)을 통해서 제2 금속 산화물층(16)을 형성한다. 계속해서 제2 금속 산화물층(16) 상에 제2 챔버 압력보다 높은 제3 챔버 압력을 갖는 제3 스퍼터 공정(S"3)을 통해서 제3 금속 산화물층(17)을 형성한다. 제1 및 제3 금소 산화물층(15,17)을 형성하는 제1 및 제3 스퍼터 공정(S"1,S"3)은 도 1a의 제2 금속 산화물층(12)을 형성하는 제2 스퍼터 공정(S2)에 대응하고, 제2 금속 산화물층(16)을 형성하는 제2 스퍼터 공정(S"2)는 도 1a의 제1 금속 산화물층(11)을 형성하는 제1 스퍼터 공정(S1)과 서로 대응하므로, 이하에서 설명하는 것을 제외하고는, 도 1a를 참조하여 설명된 본 발명의 제1 실시예에 기재된 것을 참조한다.
본 발명의 제3 실시예에서는 낮은 챔버 압력을 갖는 제2 스퍼터 공정(S"2)을 통해서 제2 금속 산화물층(16)을 형성하고, 이보다 압력을 높여서 제3 스퍼터 공정(S"3)을 통해서 제3 금속 산화물층(17)을 형성하는데, 이때 상부에 형성되는 제3 금속 산화물층(17)의 표면 형상은, 도 1a에서 설명한 바와 같이, 하부에 형성된 제2 금속 산화물층(16)의 표면 형상의 영향을 받아서, 제3 금속 산화물층(17)의 표면 거칠기는 제1 또는 제3 스퍼터 공정(S"1,S"3)만을 통해서 형성된 금속 산화물층의 표면 거칠기보다 낮은 값을 갖게 된다. 즉, 별도의 공정 없이도 챔버 압력을 조절하는 것에 의해서 증착되는 금속 산화물층의 표면 거칠기를 개선할 수 있다. 한편, 증착 속도를 개선할 수 있는 스퍼터 공정(S"1 또는 S"3)이 추가됨으로 인하여, 증착율을 개선할 수 있다.
제3 스퍼터 공정(S"3)의 제3 챔버 압력은 제2 스퍼터 공정(S"2)의 제2 챔버 압력과 동일할 수도 있으며, 서로 다를 수도 있다.
본 발명의 제1 내지 제3 실시예에서, 금속 산화물층들을 형성한 후에, 열처리 공정을 더욱 포함할 수 있다. 열처리 공정을 행하면, 금속 산화물층의 전기적 특성, 예를 들어 저항, 전하 이동도, 캐리어 농도 등이 향상된다.
도 2는 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 의해 제조된 박막 트랜지스터 기판의 평면도이다. 도 3 내지 도 7은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 단계별로 나타낸 것으로, 도 2에 도시된 A-A'선을 따라 절단한 단면도이다.
먼저, 도 2 및 도 3을 참조하면, 절연 기판(20) 상에 게이트 전극(26)을 포함하는 게이트 배선(22, 26)을 형성한다. 구체적으로, 절연 기판(20) 상에 게이트 배선용 도전막을 예컨대 스퍼터 등을 이용하여 적층한 다음, 이를 사진 식각하여 게이트선(22) 및 게이트 전극(26)을 형성한다. 게이트 배선(22,26)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
이어서, 상기 결과물 상에 게이트 절연막(30) 및 반도체층(40), 및 오믹 콘택(ohmic contact)층(50)을 형성한다. 게이트 절연막(30)은 질화 규소(SiNx)로 이루어질 수 있으며, 반도체층(40)은 비정질 실리콘층으로 이루어질 수 있으며, 오믹 콘택층(50)은 n형으로 도핑된 비정질 실리콘층으로 이루어질 수 있다, 이들 층들은 예컨대 화학기상증착 또는 스퍼터 등을 이용하여 증착할 수 있다.
이어서 도 4를 참조하면, 사진 식각 공정을 통해 반도체층(40) 및 오믹 콘택층(50)을 패터닝하여, 반도체 패턴(42) 및 오믹 콘택 패턴(55)를 형성한다.
이어서 도 5를 참조하면, 게이트 절연막(30) 및 오믹 콘택 패턴(55) 상에 게이트 배선(22,26)과 교차하는 데이터 배선(62,65,66)을 형성한다. 구체적으로, 절연 기판(20) 상에 데이터 배선용 도전막을, 예컨대 스퍼터 등을 이용하여 적층한 다음, 이를 사진 식각하여 게이트선(22)과 교차하는 데이트선(62) 및 반도체 패턴(42)과 교차하는 소스 전극(65) 및 드레인 전극(66)을 형성한다. 데이터 배선용 도전막을 사진 식각하는 과정에서 오믹 콘택 패턴(55)의 일정 영역이 제거된다. 데이터 배선(62, 65, 66)은 Ni, Co, Ti, Ag, Cu, Cr, Mo, Al, Be, Nb, Au, Fe, Se, 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조로 형성될 수 있다.
이어서 도 6을 참조하면, 데이터 배선(62,65,66)이 형성된 절연 기판(20) 상에, CVD 등을 이용하여 보호막(70)을 형성한다. 보호막(70)은 질화 규소(SiNx)로 이루어질 수 있다.
이어서 보호막(70) 상에 제1 화소 전극층(80) 및 제2 화소 전극층(81)을 형성한다. 제1 및 제2 화소 전극층(80,81)은 투명한 도전성의 금속 산화물층, 예를 들어, ITO, IZO, In2O3, ZnO 등으로 형성할 수 있다. 이때, 제1 및 제2 화소 전극층(80, 81)은 도 1a 내지 도 1c에서 설명한 금속 산화물층의 제조 방법 중 어느 하나를 이용하여 형성한다. 예를 들어, 제1 화소 전극층(80)과 드레인 전극(66) 사이의 계면 특성 및 전기적 특성이 양호하면, 박막 트랜지스터 기판의 특성이 향상될 수 있으므로, 이때는 도 1a에서 설명한 방법을 이용하는 것이 적절하다.
이어서 도 7 및 도 2를 참조하면, 사진 식각 공정을 이용하여 제1 화소 전극층(80) 및 제2 화소 전극층(81)을 패터닝한다.
도 8은 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 제조 방법 및 그에 따라 제조된 박막 트랜지스터 기판을 설명하기 위한 도면이다. 도 9은 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 제조 방법 및 그에 따라 제조된 박막 트랜지스터 기판을 설명하기 위한 도면이다. 도 10은 본 발명의 제7 실시예에 따른 박막 트랜지스터 기판의 제조 방법 및 그에 따라 제조된 박막 트랜지스터 기판을 설명하기 위한 도면이다. 이하에서는 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조 방법과 다른 점을 위주로 설명한다.
도 8을 참조하면, 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 게이트 배선이 제1 게이트 배선(24) 및 제2 게이트 배선(25)으로 형성된다. 제1 및 제2 게이트 배선(24, 25)은 투명한 도전성의 금속 산화물층, 예를 들어, ITO, IZO, In2O3, ZnO 등으로 형성할 수 있다. 투명 박막 트랜지스터 기판을 형성하고자 하면, 게이트 배선을 투명한 도전성의 금속 산화물층으로 형성할 필요가 있다.
이때, 제1 및 제2 게이트 배선(24, 25)은 도 1a 내지 도 1c에서 설명한 금속 산화물층의 제조 방법 중 어느 하나를 이용하여 형성한다. 예를 들어, 제2 게이트 배선(25)과 게이트 절연막(30) 사이의 계면 특성 및 전기적 특성이 양호하면, 박막 트랜지스터 기판의 특성이 향상될 수 있으므로, 이때는 도 1b에서 설명한 방법을 이용하는 것이 적절하다.
도 9를 참조하면, 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 반도체 패턴이 제1 산화물 반도체 패턴(40) 및 제2 산화물 반도체 패턴(41)으로 형성된다. 즉 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 제조 방법에서는 반도체 패턴을 산화물 반도체 패턴으로 형성한다. 제1 및 제2 산화물 반도체 패턴(40,41)은 금속 산화물층, 예를 들어, ZnO, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, 또는 GaInZnO 등으로 형성할 수 있다.
이때, 제1 및 제2 산화물 반도체 패턴(40, 41)은 도 1a 내지 도 1c에서 설명한 금속 산화물층의 제조 방법을 이용하여 형성한다. 예를 들어, 제1 산화물 반도체 패턴(40)과 게이트 절연막(30) 사이의 계면 특성 및 전기적 특성이 양호하면, 박막 트랜지스터 기판의 특성이 향상될 수 있으므로, 이때는 도 1a에서 설명한 방법을 이용하는 것이 적절하다.
도 10을 참조하면, 본 발명의 제7 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 데이터 배선이 제1 데이터 배선(63,67) 및 제2 데이터 배선(64,68)으로 형성된다. 제1 및 제2 데이터 배선(63,64,67,68)은 투명한 도전성의 금속 산화물층, 예를 들어, ITO, IZO, In2O3, ZnO 등으로 형성할 수 있다. 투명 박막 트랜지스터 기판을 형성하고자 하면, 데이터 배선을 투명한 도전성의 금속 산화물층으로 형성할 필요가 있다.
이때, 제1 및 제2 데이터 배선(63,64,67,68)은 도 1a 내지 도 1c에서 설명한 금속 산화물층의 제조 방법 중 어느 하나를 이용하여 형성한다.
도 11 본 발명의 제8 실시예에 따른 박막 트랜지스터 기판의 제조 방법 및 그에 따라 제조된 박막 트랜지스터 기판을 설명하기 위한 도면이다. 본 발명의 제8 실시예에 따른 박막 트랜지스터 기판은 게이트 전극이 반도체 패턴 상에 배치된 탑 게이트 구조(top gate structure)를 채택한다. 본 발명의 제4 및 제6 실시예에서 설명된 것과 동일한 구성요소에 대한 내용은 설명을 생략하도록 한다.
절연 기판(100) 상에 제1 산화물 반도체 패턴(101) 및 제2 산화물 반도체 패턴(102)을 형성한다. 이때, 제1 및 제2 산화물 반도체 패턴(101, 102)은 도 1a 내지 도 1c에서 설명한 금속 산화물층의 제조 방법 중 어느 하나를 이용하여 형성한다. 예를 들어, 제2 산화물 반도체 패턴(102)과 게이트 절연막(105) 사이의 계면 특성 및 전기적 특성이 양호하면, 박막 트랜지스터 기판의 특성이 향상될 수 있으므로, 이때는 도 1b에서 설명한 방법을 이용하는 것이 적절하다.
이어서 제2 산화물 반도체 패턴(102) 상에 소스 전극(103) 및 드레인 전극(104)을 형성한다. 계속해서 소스 전극(103) 및 드레인 전극(104)이 형성된 절연 기판(100) 상에 게이트 절연막(105)을 형성한다. 게이트 절연막(105) 상에, 소스 전극(103) 및 드레인 전극(104) 사이의 영역에 대응되는 위치에 게이트 전극(106)을 형성하고, 게이트 전극(106) 상에 보호막(107) 및 화소 전극(108)을 차례로 형성한다.
도 11에서는 반도체 패턴이 금속 산화물층을 이용하는 제1 및 제2 산화물 반도체 패턴(101,102)으로 형성된 경우만을 도시하였지만, 도 7, 8 또는 10을 참조하여, 게이트 전극(106), 소스/드레인 전극(103,104) 또는 화소 전극(108)을 제1 및 제2 금속 산화물층을 이용하여 형성하는 것도 가능하다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예 및 비교예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명은 생략한다.
[실험 1]
<실험예 1>
DC-마그네트론 스퍼터, 0.5 W/㎠의 스퍼터 출력, 스퍼터링 가스로는 아르곤 가스, 및 ITO 타겟(In: Tin: Oxide=9:1:1)을 이용하며, 6.7*10-2Pa의 챔버 압력을 갖는 제1 스퍼터 공정을 통해서 기판 상에 제1 ITO층을 10nm의 두께로 형성하였다. 이어서 보다 높은 챔버 압력인 6.7*10-1Pa 의 챔버 압력을 갖는 제2 스퍼터 공정을 통해서 상기 제1 ITO층 상에 제2 ITO층을 90nm의 두께로 형성하였다. 상기 제1 및 제2 스퍼터 공정은 인시츄로 진행하였다.
<비교예 1>
실험예 1과 동일하게 DC-마그네트론 스퍼터, 0.5 W/㎠의 스퍼터 출력, 스퍼터링 가스로는 아르곤 가스, 및 ITO 타겟(In: Tin: Oxide=9:1:1)을 이용하였다. 차이점으로는 6.7*10-2Pa의 챔버 압력을 갖는 스퍼터 공정을 통해서 기판 상에 ITO층을 100nm의 두께로 형성한 것이다.
<비교예 2>
실험예 1과 동일하게 DC-마그네트론 스퍼터, 0.5 W/㎠의 스퍼터 출력, 스퍼 터링 가스로는 아르곤 가스, 및 ITO 타겟(In: Tin: Oxide=9:1:1)을 이용하였다. 차이점으로는 6.7*10-1Pa의 챔버 압력을 갖는 스퍼터 공정을 통해서 기판 상에 ITO층을 100nm의 두께로 형성한 것이다.
도 12는 실험예 1 및 비교예 1-2에 의해 형성된 ITO층에 대한 XRD 분석 결과를 나타내는 그래프이다. 도 11을 참조하면, 보다 저압에서 형성된 비교예 1의 ITO층은 (222)면에서만 피크값을 가지며, 다른 결정면에서는 피크가 거의 관찰되지 않는다. 이에 반하여 비교예 2의 ITO층은 (222)면 및 (400)면에서도 피크가 관찰됨을 알 수 있다. 따라서 저압에서 형성될수록 ITO층의 결정성이 향상됨을 알 수 있다. 실험예 1의 ITO층의 경우 (222)면 및 (400)면에서도 피크가 관찰되기는 하나, 비교예 1과 비교하여 (222)면에서의 피크의 강도가 강하며, 폭이 좁아진 것을 확인할 수 있다. 따라서 실험예 1에 의해 제조된 ITO층의 결정성은, 비교예 2에 의해 제조된 ITO층의 결정성보다 개선되며, 비교예 1에 의해 제조된 ITO층의 결정성과 비교해볼 때, 크게 감소하는 것은 아님을 확인할 수 있다
[실험 2]
<실험예 2>
DC-마그네트론 스퍼터, 0.5 W/㎠의 스퍼터 출력, 스퍼터링 가스로는 아르곤 가스, 및 ITO 타겟(In: Tin: Oxide=9:1:1)을 이용하며, 6.7*10-2Pa의 챔버 압력을 갖는 제1 스퍼터 공정을 통해서 기판 상에 제1 ITO층을 30nm의 두께로 형성하였다. 이어서 보다 높은 챔버 압력인 6.7*10-1Pa 의 챔버 압력을 갖는 제2 스퍼터 공정을 통해서 상기 제1 ITO층 상에 제2 ITO층을 170nm의 두께로 형성하였다. 상기 제1 및 제2 스퍼터 공정은 인시츄로 진행하였다.
<실험예 3>
DC-마그네트론 스퍼터, 0.5 W/㎠의 스퍼터 출력, 스퍼터링 가스로는 아르곤 가스, 및 ITO 타겟(In: Tin: Oxide=9:1:1)을 이용하며, 6.7*10-1Pa의 챔버 압력을 갖는 제1 스퍼터 공정을 통해서 기판 상에 제1 ITO층을 30nm의 두께로 형성하였다. 이어서 보다 낮은 챔버 압력인 6.7*10-2Pa 의 챔버 압력을 갖는 제2 스퍼터 공정을 통해서 상기 제1 ITO층 상에 제2 ITO층을 170nm의 두께로 형성하였다. 상기 제1 및 제2 스퍼터 공정은 인시츄로 진행하였다.
<비교예 3>
실험예 2 및 3과 동일하게 DC-마그네트론 스퍼터, 0.5 W/㎠의 스퍼터 출력, 스퍼터링 가스로는 아르곤 가스, 및 ITO 타겟(In: Tin: Oxide=9:1:1)을 이용하였다. 차이점으로는 6.7*10-1Pa의 챔버 압력을 갖는 스퍼터 공정을 통해서 기판 상에 ITO층을 200nm의 두께로 형성한 것이다.
도 13a 내지 13c는 실험예 2-3 및 비교예 3에 의해 형성된 ITO층의 SEM 및 AFM 이미지와, AFM 분석을 통해 측정된 Rrms(Roughness root -mean - square) 값을 나타낸다. 도 13a 내지 13c를 참조하면, 실험예 2에 의해 형성된 ITO층의 Rrms는 비교예 3에 의해 형성된 ITO층의 Rrms에 비하여 약 78% 감소하였고, 실험예 3에 의해 형성된 ITO층의 Rrms는 비교예 3에 의해 형성된 ITO층의 Rrms에 비하여 약 70% 감소하였음을 확인할 수 있다. 즉 추가의 공정없이 챔버 압력을 조절하는 것에 의하여 증착되는 금속 산화물층의 표면 거칠기를 개선할 수 있음을 확인할 수 있다.
또한 하기 표 1은 실험예 2-3 및 비교예 3에 의해 형성된 ITO층의 전하 이동도를 홀효과 측정 장비를 이용하여 측정한 결과를 나타낸다.
실험예 2 실험예 3 비교예 3
전하 이동도(㎠/V·s) 8.69 8.47 1.42
표 1을 참조하면, 실험예 2에 의해 형성된 ITO층의 전하 이동도는 비교예 3에 의해 형성된 ITO층의 전하 이동도에 비하여 약 5.12배 증가하였고, 실험예 3에 의해 형성된 ITO층의 전하 이동도는 비교예 3에 의해 형성된 ITO층의 전하 이동도에 비하여 약 5배 증가하였음을 확인할 수 있다. 즉 추가의 공정없이 챔버 압력을 조절하는 것에 의하여 증착되는 금속 산화물층의 전하 이동도를 개선할 수 있음을 확인할 수 있다.
[실험 3]
<실험예 4>
DC-마그네트론 스퍼터, 0.5 W/㎠의 스퍼터 출력, 스퍼터링 가스로는 아르곤 가스, 및 ITO 타겟(In: Tin: Oxide=9:1:1)을 이용하며, 6.7*10-1Pa의 챔버 압력을 갖는 제1 스퍼터 공정을 통해서 기판 상에 제1 ITO층을 0, 10, 20, 50, 100nm의 두께로 각각 형성하였다. 이어서 보다 낮은 챔버 압력인 6.7*10-2Pa 의 챔버 압력을 갖는 제2 스퍼터 공정을 통해서 상기 제1 ITO층 상에 제2 ITO층을 200, 190, 180, 150, 100nm의 두께로 각각 형성하였다. 상기 제1 및 제2 스퍼터 공정은 인시츄로 진행하였다.
<실험예 5>
실험예 4에서 제2 ITO층을 형성한 후에, 제1 ITO층 및 제2 ITO층이 형성된 기판을 250℃에서 열처리하였다.
도 14a는 실험예 4 및 실험예 5에 따라 형성된 ITO층의 비저항(ρ(Ω·㎝))나타낸 그래프이다. x축은 제1 ITO층의 두께(nm)이고, y축은 비저항(ρ(Ω·㎝))이다. 도 14b는 실험예 4 및 실험예 5에 따라 형성된 ITO층의 전하 이동도 μ(㎠V-1s-1) 및 캐리어 농도 N(cm-3)을 나타낸 그래프이다. x축은 제1 ITO층의 두께(nm)이고, 왼쪽 y축은 전하 이동도 μ(㎠V-1s-1), 오른쪽 y축은 캐리어 농도 N(cm-3)이다.
도 14a 및 도 14b를 참조하면, ITO층 증착 후에 열처리를 함으로써, ITO 층의 전기적 특성이 상승함을 확인할 수 있다. ITO층의 전기적 특성을 향상시키기 위해서는 제1 ITO층을 10nm 이상을 형성하는 것이 좋음을 확인할 수 있다. 그리고 앞서 설명한 바와 같이, 제2 ITO층의 표면 거칠기 개선을 위해서는 제1 ITO층은 30nm 이하로 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a 내지 도 1c는 본 발명의 제1 내지 제3 실시예에 따른 금속 산화물층의 제조 방법을 설명하기 위한 도면이다.
도 2는 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 의해 제조된 박막 트랜지스터 기판의 평면도이다.
도 3 내지 도 7은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 단계별로 나타낸 것으로, 도 2에 도시된 A-A'선을 따라 절단한 단면도이다.
도 8은 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 제조 방법 및 그에 따라 제조된 박막 트랜지스터 기판을 설명하기 위한 도면이다.
도 9은 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 제조 방법 및 그에 따라 제조된 박막 트랜지스터 기판을 설명하기 위한 도면이다.
도 10은 본 발명의 제7 실시예에 따른 박막 트랜지스터 기판의 제조 방법 및 그에 따라 제조된 박막 트랜지스터 기판을 설명하기 위한 도면이다.
도 11 본 발명의 제8 실시예에 따른 박막 트랜지스터 기판의 제조 방법 및 그에 따라 제조된 박막 트랜지스터 기판을 설명하기 위한 도면이다.
도 12은 실험예 1 및 비교예 1-2에 의해 형성된 ITO층에 대한 XRD 분석 결과를 나타내는 그래프이다.
도 13a 내지 13c는 실험예 2-3 및 비교예 3에 의해 형성된 ITO층의 SEM 및 AFM 이미지와, AFM 분석을 통해 측정된 Rrms(Roughness root -mean - square) 값을 나타낸다.
도 14a는 실험예 4 및 실험예 5에 따라 형성된 ITO층의 비저항(ρ(Ω·㎝))나타낸 그래프이다. 도 14b는 실험예 4 및 실험예 5에 따라 형성된 ITO층의 전하 이동도 μ(㎠V-1s-1) 및 캐리어 농도 N(cm-3)을 나타낸 그래프이다.

Claims (16)

  1. 기판 상에, 제1 챔버 압력을 갖는 제1 스퍼터 공정을 통해서 제1 금속 산화물층을 형성하는 단계; 및
    상기 제1 금속 산화물층 상에, 상기 제1 챔버 압력과 다른 제2 챔버 압력을 갖는 제2 스퍼터 공정을 통해서 제2 금속 산화물층을 형성하는 단계를 포함하는 금속 산화물층의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 및 제2 스퍼터 공정은 인시츄로 수행되는 금속 산화물층의 제조 방법.
  3. 제 1항에 있어서,
    상기 제1 및 제2 금속 산화물층은 Zn, In, Ga, Sn 및 이들의 조합으로 이루어진 그룹에서 선택된 물질의 산화물층을 포함하는 금속 산화물층의 제조 방법.
  4. 제 3항에 있어서,
    상기 제1 및 제2 금속 산화물층은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), In2O3, ZnO, Al이 도핑된 ZnO, SnO2, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO 또는 GaInZnO을 포함하는 금속 산화물층의 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 금속 산화물층을 형성하기 전에, 상기 제1 챔버 압력과 다른 제3 챔버 압력을 갖는 제3 스퍼터 공정을 통해서 제3 금속 산화물층을 상기 기판과 상기 제1 금속 산화물층 사이에 형성하는 단계를 더욱 포함하는 금속 산화물층의 제조 방법.
  6. 제 1항에 있어서,
    제1 및 제2 스퍼터 공정은 상온에서 수행되는 금속 산화물층의 제조 방법.
  7. 기판 상에 서로 교차되도록 형성된 게이트 배선과 데이터 배선을 형성하는 단계;
    상기 게이트 배선과 상기 데이터 배선 사이에 반도체 패턴을 형성하는 단계; 및
    상기 데이터 배선과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하며,
    상기 게이터 배선, 상기 데이터 배선, 상기 반도체 패턴, 또는 상기 화소 전극을 형성하는 단계 중 어느 하나는, 제1 챔버 압력을 갖는 제1 스퍼터 공정을 통해서 형성된 제1 금속 산화물층을 형성하는 단계 및 상기 제1 금속 산화물 층상에, 상기 제1 챔버 압력과 다른 제2 챔버 압력을 갖는 제2 스퍼터 공정을 통해서 제2 금속 산화물층을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  8. 제 7항에 있어서,
    상기 제1 및 제2 스퍼터 공정은 인시츄로 수행되는 박막 트랜지스터 기판의 제조 방법.
  9. 제 7항에 있어서,
    상기 제1 및 제2 스퍼터 공정은 상온에서 수행되는 박막 트랜지스터 기판의 제조 방법.
  10. 제 7항에 있어서,
    상기 화소 전극을 형성하는 단계는 상기 제1 및 제2 금속 산화물층을 형성하는 단계를 포함하며,
    상기 제2 챔버 압력은 상기 제1 챔버 압력보다 높은 박막 트랜지스터 기판의 제조 방법.
  11. 기판 상에 형성되며, 제1 전하 이동도를 갖는 제1 금속 산화물층; 및
    상기 제1 금속 산화물층 상에 직접 접촉하도록 형성되며, 상기 제1 전하 이동도와 다른 제2 전하 이동도를 갖는 제2 금속 산화물층을 포함하는 박막 트랜지스 터 기판.
  12. 제 11항에 있어서,
    상기 제1 및 제2 금속 산화물층은 Zn, In, Ga, Sn 및 이들의 조합으로 이루어진 그룹에서 선택된 물질의 산화물층을 포함하는 박막 트랜지스터 기판.
  13. 제 11항에 있어서,
    상기 기판 상에 형성된 서로 교차되도록 형성된 게이트 배선 및 데이터 배선과,
    상기 게이트 배선과 상기 데이터 배선 사이에 형성된 반도체 패턴과,
    상기 데이터 배선과 전기적으로 연결된 화소 전극을 포함하되,
    상기 게이트 배선, 상기 데이터 배선, 상기 반도체 패턴, 또는 상기 화소 전극 중 어느 하나는 상기 제1 및 제2 금속 산화물층을 포함하는 박막 트랜지스터 기판.
  14. 제 13항에 있어서,
    상기 화소 전극은 상기 제1 및 제2 금속 산화물층을 포함하되,
    상기 제1 전하 이동도는 상기 제2 전하 이동도보다 큰 박막 트랜지스터 기판.
  15. 제 13항에 있어서,
    상기 반도체 패턴은 상기 게이트 배선 상에 위치하고,
    상기 반도체 패턴은 상기 제1 및 제2 금속 산화물층을 포함하되,
    상기 제1 전하 이동도는 상기 제2 전하 이동도보다 큰 박막 트랜지스터 기판.
  16. 제 13항에 있어서,
    상기 반도체 패턴은 상기 게이트 배선 하부에 위치하고,
    상기 반도체 패턴은 상기 제1 및 제2 금속 산화물층을 포함하되,
    상기 제1 전하 이동도는 상기 제2 전하 이동도보다 작은 박막 트랜지스터 기판.
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