KR20190069210A - 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 - Google Patents

지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 Download PDF

Info

Publication number
KR20190069210A
KR20190069210A KR1020170169696A KR20170169696A KR20190069210A KR 20190069210 A KR20190069210 A KR 20190069210A KR 1020170169696 A KR1020170169696 A KR 1020170169696A KR 20170169696 A KR20170169696 A KR 20170169696A KR 20190069210 A KR20190069210 A KR 20190069210A
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
semiconductor layer
layer
nitrogen
thin film
Prior art date
Application number
KR1020170169696A
Other languages
English (en)
Other versions
KR102446301B1 (ko
Inventor
노지용
장재만
백주혁
윤필상
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020170169696A priority Critical patent/KR102446301B1/ko
Priority to US16/211,151 priority patent/US10741697B2/en
Priority to CN201811510684.4A priority patent/CN110034191B/zh
Publication of KR20190069210A publication Critical patent/KR20190069210A/ko
Priority to KR1020220117849A priority patent/KR102578422B1/ko
Application granted granted Critical
Publication of KR102446301B1 publication Critical patent/KR102446301B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02472—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02483—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H01L51/5237—
    • H01L51/56—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/8791—Arrangements for improving contrast, e.g. preventing reflection of ambient light
    • H10K59/8792—Arrangements for improving contrast, e.g. preventing reflection of ambient light comprising light absorbing layers, e.g. black layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G02F1/13685—Top gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Thermistors And Varistors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 일 실시예는, 기판 상의 산화물 반도체층, 상기 산화물 반도체층과 절연되어, 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극, 상기 산화물 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하며, 상기 산화물 반도체층은 상기 기판 상의 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함하고, 상기 제1 산화물 반도체층은 원자수 기준으로 1 내지 5 원자% 농도의 질소를 포함하며, 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층보다 낮은 질소 농도를 가지며 상기 게이트 전극과 가까워질수록 낮아지는 질소 농도의 구배를 갖는, 박막 트랜지스터를 제공한다.

Description

지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치{THIN FILM TRNASISTOR HAVING SUPPORTING LAYER, METHOD FOR MANUFACTURING THE SAME AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 지지층을 갖는 박막 트랜지스터, 이러한 박막 트랜지스터의 제조방법 및 이러한 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는, 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있고, 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가지기 때문에, 원하는 물성이 용이하게 얻어질 수 있다는 장점을 가지고 있다. 또한, 산화물의 특성상, 산화물 반도체는 투명하기 때문에 투명 디스플레이를 구현하는 데도 유리하다.
고이동도 산화물 반도체층은 1018개/cm3 이상의 높은 캐리어 농도를 가져, 10nm 이상의 두께를 갖는 경우 도체와 같은 특성이 나타날 수 있다. 도체화를 방지하기 위해 고이동도 산화물 반도체층은 10nm 미만의 두께로 만들어져 박막 트랜지스터에 적용될 수 있다. 그러나, 이 경우, 얇은 두께로 인하여 패터닝 과정에서 산화물 반도체층이 손상되거나 유실되는 문제점이 발생될 수 있다.
본 발명의 일 실시예는, 질소를 포함하는 지지층이 채널층을 지지하는 구조로 된 산화물 반도체층을 포함하는 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는, 질소를 포함하는 지지층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공하고자 한다.
본 발명의 또 다른 일 실시예는 이러한 박막 트랜지스터를 포함하는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 기판 상의 산화물 반도체층, 상기 산화물 반도체층과 절연되어, 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극, 상기 산화물 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하며, 상기 산화물 반도체층은 상기 기판 상의 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함하고, 상기 제1 산화물 반도체층은 원자수 기준으로 1 내지 5 원자% 농도의 질소를 포함하며, 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층보다 낮은 질소 농도를 가지며 상기 게이트 전극과 가까워질수록 낮아지는 질소 농도의 구배를 갖는, 박막 트랜지스터를 제공한다.
상기 제1 산화물 반도체층은 3 내지 50nm의 두께를 갖는다.
상기 제2 산화물 반도체층은 5 내지 30nm의 두께를 갖는다.
상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층은 비경절질이다.
상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층은 인듐(In)-질소(N) 결합을 포함하고, 상기 제1 산화물 반도체층에서의 인듐(In)-질소(N) 결합의 비율은 상기 제2 산화물 반도체층에서의 인듐(In)-질소(N) 결합의 비율보다 높다. 여기서, 상기 제1 산화물 반도체층의 인듐(In)-질소(N) 결합의 비율은 상기 제1 산화물 반도체층에 포함된 인듐(In) 원소 중 질소(N)와 결합하고 있는 비율을 의미하고, 상기 제2 산화물 반도체층의 인듐(In)-질소(N) 결합의 비율은 상기 제2 산화물 반도체층에 포함된 인듐(In) 원소 중 질소(N)와 결합하고 있는 비율을 의미한다.
상기 박막 트랜지스터는 상기 기판 상의 광차단층 및 상기 광차단층 상의 버퍼층을 더 포함하며, 상기 광차단층은 상기 산화물 반도체층과 중첩한다.
본 발명의 다른 일 실시예는, 기판 상에 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층과 절연되어 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극을 형성하는 단계 및 상기 산화물 반도체층과 각각 연결되며, 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 산화물 반도체층을 형성하는 단계는 챔버 내의 산소 기체 및 질소 기체 분위기 하에서 스퍼터링 증착(sputtering deposition)에 의해 상기 기판 상에 제1 산화물 반도체 물질층을 형성하는 단계, 챔버 내의 산소 기체 분위기 하에서 스퍼터링 증착에 의해 상기 제1 산화물 반도체 물질층 상에 제2 산화물 반도체 물질층을 형성하는 단계 및 상기 제1 산화물 반도체 물질층 및 제2 산화물 반도체 물질층을 패터닝하여 제1 산화물 반도체층 및 제2 산화물 반도체층을 각각 형성하는 단계를 포함하며, 상기 제1 산화물 반도체층은 원자수 기준으로 1 내지 5 원자% 농도의 질소를 포함하며, 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층보다 낮은 질소 농도를 가지며 상기 게이트 전극과 가까워질수록 낮아지는 질소 농도의 구배를 갖는, 박막 트랜지스터의 제조방법을 제공한다.
상기 제1 산화물 반도체 물질층을 형성하는 단계에서, 상기 챔버로 아르곤 기체, 산소 기체 및 질소 기체가 공급되며, 상기 챔버로 공급되는 질소 기체의 유량은 상기 챔버로 공급되는 전체 기체 유량의 1 내지 50%이다.
상기 제1 산화물 반도체층은 3 내지 50nm의 두께로 형성된다.
상기 제2 산화물 반도체층은 5 내지 30nm의 두께로 형성된다.
상기 박막 트랜지스터의 제조방법은, 상기 산화물 반도체층을 형성하는 단계 전에, 상기 기판 상에 광차단층을 형성하는 단계 및 상기 광차단층 상에 버퍼층을 형성하는 단계를 더 포함한다.
본 발명의 또 다른 일 실시예는, 기판, 상기 기판 상의 상기 설명된 박막 트랜지스터 및 상기 박막 트랜지스터와 연결된 제1 전극을 포함하는 표시장치를 제공한다.
본 발명의 일 실시예에 따른 박막 트랜지스터의 산화물 반도체층에 있어서, 질소를 포함하는 지지층인 제1 산화물 반도체층이 채널층인 제2 산화물 반도체층을 지지하여, 산화물 반도체층이 우수한 공정 안정성 및 구동 안정성을 가질 수 있다. 또한, 지지층인 제1 산화물 반도체층에 포함된 질소의 일부가 활성층인 제2 산화물 반도체층으로 이동하여 제2 산화물 반도체층이 안정화됨으로써, 제2 산화물 반도체층이 10nm 미만의 얇은 두께로 만들어질 수도 있고, 10nm 이상의 두꺼운 두께로 만들어질 수도 있다. 그에 따라, 제2 산화물 반도체층의 두께 선택의 폭이 증가한다.
이러한 산화물 반도체층을 포함하는 본 발명의 일 실시예에 따른 박막 트랜지스터는 우수한 구동 안정성을 가지며 및 이러한 박막 트랜지스터를 포함하는 표시장치는 우수한 신뢰성 및 표시 특성을 가질 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 3a 내지 3h는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다.
도 4a 및 4b는 스퍼터링 증착을 설명하는 개략도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 7은 산화물 반도체층의 깊이에 따른 상대적인 질소 함량 그래프이다.
도 8a, 8b 및 8c는 각각 비교예 1, 비교예 2 및 실시예 1의 박막 트랜지스터에 대한 문턱전압(Vth) 측정 그래프이다.
도 9a 및 9b는 각각 60℃ 및 100℃에서의 PBTS 측정 그래프이다.
도 10a 내지 10f는 실시예 2 내지 7의 박막 트랜지스터에 대한 문턱전압(Vth) 측정 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터, 그 제조방법 및 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 기판(110) 상의 산화물 반도체층(130), 산화물 반도체층(130)과 절연되어 산화물 반도체층(130)의 적어도 일부와 중첩하는 게이트 전극(140), 산화물 반도체층(130)과 연결된 소스 전극(150), 및 소스 전극(150)과 이격되어 산화물 반도체층(130)과 연결된 드레인 전극(160)을 포함한다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다.
도시되지 않았지만, 기판(110) 상에 버퍼층이 배치될 수 있다. 버퍼층은 우수한 절연성 및 평탄화 특성을 가지며, 산화물 반도체층(130)을 보호할 수 있다.
산화물 반도체층(130)은 기판(110) 상에 배치된다. 산화물 반도체층(130)은 기판(110) 상의 제1 산화물 반도체층(131) 및 제1 산화물 반도체층(131) 상의 제2 산화물 반도체층(132)을 포함한다.
제1 산화물 반도체층(131)은 제2 산화물 반도체층(132)을 지지한다. 따라서, 제1 산화물 반도체층(131)을 "지지층"이라고도 한다. 제2 산화물 반도체층(132)은 산화물 반도체 물질 및 질소(N)를 포함한다. 예를 들어, 제2 산화물 반도체층(132)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계 등의 산화물 반도체 물질 및 질소(N)를 포함한다.
제1 산화물 반도체층(131)은 질소를 포함한다. 제1 산화물 반도체층(131)에 포함된 질소는 산소와 안정적인 결합을 형성하며, 금속들 사이에 안정적으로 배치될 수 있다. 또한, 질소는 제1 산화물 반도체층(131)에 존재하는 산소 결함(Oxygen Vacancy, VO) 위치에 배치되어 결함 위치(defect site)를 채울 수 있다. 질소에 의해 산소 결함(VO) 위치가 채워지는 경우, 산소 결함(VO)이 감소되며, 공정 중 식각액 등이 산소 결합(VO) 위치로 침투하는 것이 방지된다. 이와 같이, 질소를 포함하는 제1 산화물 반도체층(131)은 우수한 막 안정성을 가지며, 박막 트랜지스터(100) 제조를 위한, 노광, 식각, 패터닝, 열처리 등의 공정에 대해 우수한 내성을 가져, 채널층인 제2 산화물 반도체층(132)을 지지할 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)은 원자수 기준으로 1 내지 5 원자% 농도의 질소를 포함한다. 제1 산화물 반도체층(131)에 포함된 질소(N)의 농도가 1 원자% 미만인 경우, 제1 산화물 반도체층(131) 내의 결함 위치(defect site)가 충분히 채워지지 않아 막 안정성이 충분히 확보되지 않고, 제1 산화물 반도체층(131)이 제2 산화물 반도체층(132)을 충분히 지지하지 못할 수 있다. 또한, 제1 산화물 반도체층(131)의 질소(N)의 농도가 1 원자% 미만인 경우, 산소 결함(VO)이 충분히 제거되지 않아, 채널의 캐리어 증가가 유발되어 박막 트랜지스터(100)의 문턱전압(Vth) 제어에 어려움이 생길 수 있으며, 오프(Off) 상태에서 누설 전류가 발생될 수 있다.
반면, 제1 산화물 반도체층(131)에 포함된 질소의 농도가 5 원자%를 초과하는 경우, 질소 중 일부가 미결합 상태로 존재하여 제1 산화물 반도체층(131)의 막질이 저하됨으로써, 제1 산화물 반도체층(131)이 제2 산화물 반도체층(132)을 충분히 지지하지 못할 수 있다. 또한, 제1 산화물 반도체층(131)의 질소 농도가 5 원자%를 초과하는 경우, 제2 산화물 반도체층(132)으로 필요 이상의 질소가 유입되어, 제2 산화물 반도체층(132)의 이동도가 저하되고, 박막 트랜지스터(100)의 온-전류(on-current)가 감소됨으로써, 박막 트랜지스터(100)의 성능이 저하될 수 있다.
제1 산화물 반도체층(131)은 스퍼터링 증착(sputtering deposition)에 의하여 형성될 수 있다. 예를 들어, 제1 산화물 반도체층(131)은 산화물 반도체 물질과 산소 기체 및 질소 기체를 이용하는 스퍼터링 증착에 의하여 형성될 수 있다. 그에 따라, 제1 산화물 반도체층(131)이 질소를 포함할 수 있다(도 4a 참조).
제1 산화물 반도체층(131)이 스퍼터링 증착에 의하여 형성됨으로써, 질소가 제1 산화물 반도체층(131)의 전 영역 분포될 수 있다. 질소가 제1 산화물 반도체층(131)의 전 영역에 분포됨에 따라, 제1 산화물 반도체층(131)은 우수한 막 안정성을 가질 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)은 3nm 내지 50nm의 두께를 갖는다. 제1 산화물 반도체층(131)의 두께가 3nm 미만인 경우, 제2 산화물 반도체층(132)에서 질소와 다른 원소들 사이의 결합이 원활하지 않아 질소가 결함 위치(defect site)를 충분히 메우지 못할 수 있고, 제2 산화물 반도체층(132) 지지를 위한 물리적 두께가 확보되지 않아, 제1 산화물 반도체층(131)이 제2 산화물 반도체층(132)을 제대로 지지하지 못할 수 있다.
반면, 제1 산화물 반도체층(131)의 두께가 50nm를 초과하는 경우, 제1 산화물 반도체층(131)에 포함된 질소의 양이 많아, 제2 산화물 반도체층(132)으로 확산되는 질소의 양이 증가될 수 있다. 그에 따라, 제2 산화물 반도체층(131)의 캐리어 농도가 감소하여, 박막 트랜지스터(100)의 이동도 및 온-전류(on-current)가 감소됨으로써, 박막 트랜지스터(100)의 성능이 저하될 수 있다. 또한, 제1 산화물 반도체층(131)의 두께가 50nm인 경우 제2 산화물 반도체층(132)을 충분히 지지할 수 있음에도, 제1 산화물 반도체층의 두께가 50nm를 초과하는 경우 재료 사용량의 증가로 인해 공정 비용 상승될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 필요에 따라 제1 산화물 반도체층(131)은 50nm를 초과하는 두께를 가질 수도 있다. 제1 산화물 반도체층(131)은 50nm 초과 100nm 이하의 두께를 가질 수도 있다.
박막 트랜지스터(100)의 채널은 제2 산화물 반도체층(132)에 형성된다. 따라서, 제2 산화물 반도체층(132)을 "채널층"이라고 한다. 제2 산화물 반도체층(132)은 산화물 반도체 물질을 포함한다. 예를 들어, 제2 산화물 반도체층(132)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO(InSnZnO)계 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 본 발명의 일 실시에에 따르면, 제2 산화물 반도체층(132)은 인듐을 포함하는 인듐(In)계 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 산화물 반도체층(132)이 만들어질 수도 있다.
제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)과 동일한 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 동일한 반도체 물질에 의해 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)이 만들어질 수 있다.
제2 산화물 반도체층(132)은 스퍼터링 증착(sputtering deposition)에 의하여 형성될 수 있다. 예를 들어, 제2 산화물 반도체층(132)은 산화물 반도체 물질과 산소 기체를 이용하는 스퍼터링 증착에 의하여 형성될 수 있다(도 4b 참조).
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)은 비경절질 막이다. 비정질막 내에서 원자나 분자의 이동이 가능하기 때문에, 제1 산화물 반도체층(131)에 포함되어 있던 질소가 제2 산화물 반도체층(132)으로 확산되어, 제2 산화물 반도체층(132)도 질소를 포함할 수 있다. 예를 들어, 제2 산화물 반도체층(132)은 1 원자% 이하의 질소를 포함할 수 있다. 보다 구체적으로, 제1 산화물 반도체층(132)은 0.1 내지 1 원자%의 질소를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 스퍼터링 공정 등을 통해 제2 산화물 반도체층(132)에 직접 질소를 주입하는 것이 아니라, 제1 산화물 반도체층(131)의 질소가 제2 산화물 반도체층(132)으로 유입되도록 함으로써, 제2 산화물 반도체층(132)에 질소가 도핑되도록 한다. 스퍼터링 공정 등에 의해 질소 함유 산화물을 형성함으로써, 제2 산화물 반도체층(132)에 직접적으로 질소를 도핑하는 경우, 도핑되는 질소의 함량을 미세하게 조절하는 것이 용이하지 않다. 특히, 본 발명의 일 실시예예 따른 제2 산화물 반도체층(132)은 1 원자% 이하의 질소를 포함하는데, 제조 공정 과정에서 적은 양의 질소를 이용하여 제2 산화물 반도체층(132)을 형성하더라도, 제2 산화물 반도체층(132)에 필요 이상(예를 들어, 1 원자% 초과)의 질소가 함유될 수 있다. 이 경우, 제2 산화물 반도체층(132)의 캐리어 농도가 감소하고 박막 트랜지스터(100)의 온-전류(on-current)가 감소되고 이동도가 감소하여, 박막 트랜지스터(100)의 성능이 저하될 수 있다.
따라서, 본 발명이 일 실시예에 따르면, 채널층 역할을 하는 제2 산화물 반도체층(132)는 질소가 공급되지 않는 상태에서 제조되며, 이후 제1 산화물 반도체층(131)으로부터 질소가 제2산화물 반도체층(132)으로 확산되도록 함으로써, 제2 산화물 반도체층(132)이 질소로 도핑되도록 한다. 그 결과, 제2 산화물 반도체층(132)은 0.1 원자% 이상의 질소를 포함할 수 있다. 제2 산화물 반도체층(132)이 0.1 원자% 이상의 질소를 포함하는 경우, 질소가 제2 산화물 반도체층(132) 내의 산소 결함(VO)을 메워, 제2 산화물 반도체층(132)의 캐리어 농도가 조절되며, 제2 산화물 반도체층(132)의 막 안정성이 향상될 수 있다.
이와 같이, 제1 산화물 반도체층(131)으로부터 확산된 질소를 포함하는 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)보다 낮은 질소 농도를 가지며, 게이트 전극(140)과 가까워질수록 낮아지는 질소 농도의 구배를 가질 수 있다. 또한, 제2 산화물 반도체층(132)과 인접하는 영역의 질소는 제1 산화물 반도체층(131)으로 이동할 수 있기 때문에, 제1 산화물 반도체층(131) 역시 질소 농도의 구배를 가질 수 있다. 예를 들어, 제1 산화물 반도체층(131)은 게이트 전극(140)을 향하는 방향을 따라 작아지는 질소 농도의 구배를 가질 수 있다. 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)이 질소 농도의 구배를 가지기 때문에, 산화물 반도체층(130)은 전체적으로, 게이트 전극(140)을 향하는 방향을 따라 작아지는 질소 농도의 구배를 가질 수 있다.
제2 산화물 반도체층(132)이 질소를 포함함에 따라, 제2 산화물 반도체층(132)의 이동도가 감소된다. 그에 따라, 제2 산화물 반도체층(132)이 10nm 이상의 두께를 가지더라도, 도체화 특성을 나타내지 않을 수 있다.
또한, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)에 의해 지지되며, 질소를 포함하기 때문에 우수한 막 안정성을 가질 수 있다. 그에 따라, 제2 산화물 반도체층(132)이 10nm 미만의 얇은 두께를 가지더라도, 박막 트랜지스터를 제조를 위한 식각 또는 패터닝 공정에서 제2 산화물 반도체층(132)이 유실되지 않으며, 제2 산화물 반도체층(132)에 결함이 발생하지 않을 수 있다.
본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(132)의 두께에 특별한 제한이 있는 것은 아니다. 다만, 채널층 역할을 위해, 제2 산화물 반도체층(132)은 5 내지 50nm의 두께를 가질 수 있다. 예를 들어, 제2 산화물 반도체층(132)이 IZO와 같은 고이동도 재료로 이루어지는 경우 제2 산화물 반도체층(132)은 3 내지 30nm의 두께를 가질 수 있다. 제2 산화물 반도체층(132)이 IGZO와 같은 재료로 이루어지는 경우, 제2 산화물 반도체층(132)은 10 내지 50nm의 두께를 가질 수 있다. 일반적으로 제2 산화물 반도체층(132)의 두께가 3nm 미만인 경우, 제2 산화물 반도체층(132)이 채널층 역할을 하는데 어려움이 발생할 수 있으며, 식각 또는 패터닝 등의 과정에서 제2 산화물 반도체층(132)이 손실되어 공정성이 저하될 수 있다. 반면, 제2 산화물 반도체층(132)의 두께가 50nm 를 초과하는 경우 재료 소모량이 증가하여 제조 비용이 상승할 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)은 인듐(In)을 포함할 수 있다. 인듐(In)은 산화물 반도체층(130)의 이동도를 향상시키고 캐리어 농도를 증가시키는 성분으로 알려져 있어, 산화물 반도체층(130)에 널리 사용된다. 그러나, 산화물 반도체층(50)이 전체 금속 함량 대비 50 원자% 이상의 인듐(In)을 포함하는 경우, 채널 영역으로의 수소 유입 또는 산소 결함(Oxygen Vacancy)이 증가하여 산화물 반도체층(130)이 도체와 유사한 거동을 나타낼 수 있다.
본 발명의 일 실시예 따르면, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)에 포함된 인듐(In)의 적어도 일부가 질소(N)와 결합하기 때문에, 캐리어 농도가 감소되어 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)이 도체화되는 것이 방지된다. 특히, 게이트 전극(140)과 중첩되는 영역인 채널 영역에서 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)이 도체화되는 것이 방지된다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)은 인듐(In)-질소(N) 결합을 포함한다. 제2 산화물 반도체층(132)에 비해 제1 산화물 반도체층(131)에 포함된 질소의 농도가 높기 때문에, 제1 산화물 반도체층(131)의 인듐(In)은 제2 산화물 반도체층(132)의 인듐(In)보다 높은 비율로 질소(N)와 결합한다.
예를 들어, 제1 산화물 반도체층(131)에서의 인듐(In)-질소(N) 결합의 비율는 제2 산화물 반도체층(132)에서의 인듐(In)-질소(N) 결합의 비율보다 높다. 여기서, 제1 산화물 반도체층(131)의 인듐(In)-질소(N) 결합의 비율은 제1 산화물 반도체층(131)에 포함된 인듐(In) 원소 중 질소(N)와 결합하고 있는 원소의 비율을 의미하고, 제2 산화물 반도체층(132)의 인듐(In)-질소(N) 결합의 비율은 제2 산화물 반도체층(132)에 포함된 인듐(In) 원소 중 질소(N)와 결합하고 있는 원소의 비율을 의미한다.
보다 구체적으로, 인듐-질소 결합이 증가하는 경우, 상대적으로 인듐-수소 결합이 감소된다. 금속 산화물 내에서 금속 또는 산소와 결합된 수소는 낮은 온도 또는 낮은 에너지 흡수 조건에서도 결합을 끊고 활성화된다. 따라서, 산화물 반도체층(130)에 포함된 수소에 의해, 박막 트랜지스터(100)의 작동 예측성이 저하되어 박막 트랜지스터의 신뢰성(100)이 저하된다. 예를 들어, 수소에 의해 박막 트랜지스터(100)의 PBTS(Positive Bias Temperature Stress) 측정 열화가 가속되고, 문턱 전압(Vth)이 음(-)으로 이동(Shift)하는 현상이 발생될 수 있다. 그러나, 산화물 반도체층(130)에서의 인듐-질소 결합이 증가하는 경우, 상대적으로 인듐-수소의 결합이 감소되어, 박막 트랜지스터(100)의 불안정적인 거동이 개선되어 신뢰성이 향상된다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)에서의 인듐(In)-질소(N) 결합의 비율이 제2 산화물 반도체층(132)에서의 인듐(In)-질소(N) 결합의 비율보다 높기 때문에, 제1 산화물 반도체층(131)은 제2 산화물 반도체층(132) 보다 우수한 막 안정성을 가지며, 제2 산화물 반도체층(132)을 안정적으로 지지할 수 있다.
또한, 제2 산화물 반도체층(132)은 수소를 포함할 수 있다. 제2 산화물 반도체층(132)에 포함된 수소는 인듐(In)과 결합하여 인듐(In)-수소(H) 결합을 형성할 수 있다. 수소가 인듐(In)에 결합되어 있는 경우, 제2 산화물 반도체층(132)의 캐리어 농도가 증가할 수 있다. 그에 따라, 제2 산화물 반도체층(132)의 전류 특성이 향상될 수 있다.
산화물 반도체층(130)에서 질소의 농도가 감소할수록 인듐(In)이 질소와 결합할 확률이 낮아지고 대신 수소와 결합할 확률이 높아진다. 제2 산화물 반도체층(132)에 있어서, 게이트 전극(140)에 가까워질수록 질소(N)의 농도가 낮아지며, 그에 따라 인듐(In)-수소(H) 결합의 비율 증가한다. 제2 산화물 반도체층(132)에서의 인듐(In)-수소(H) 결합의 비율은 제2 산화물 반도체층(132)에 포함된 전체 인듐(In) 원소 중 수소(H)와 결합하고 있는 원소의 비율을 의미한다.
산화물 반도체층(130) 상에 게이트 절연막(120)이 배치된다. 게이트 절연막(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있고, 산화 알루미늄(Al2O3)을 포함할 수도 있다. 게이트 절연막(120)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. 도 1을 참조하면, 게이트 절연막(120)은 제2 산화물 반도체층(132)과 접촉한다.
게이트 전극(140)은 게이트 절연막(120) 상에 배치된다. 구체적으로, 게이트 전극(140)은 산화물 반도체층(130)과 절연되어, 산화물 반도체층(130)과 적어도 일부 중첩한다. 도 1에 도시된 바와 같이, 게이트 전극(140)이 산화물 반도체층(130) 위에 배치된 박막 트랜지스터(100)의 구조를 탑 게이트 구조 라고도 한다.
게이트 전극(140)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(140)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(140) 상에 층간 절연막(170)이 배치된다. 층간 절연막(170)은 절연물질로 이루어진다. 구체적으로, 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연막(170) 상에 소스 전극(150) 및 드레인 전극(160)이 배치된다. 소스 전극(150)과 드레인 전극(160)은 서로 이격되어 각각 산화물 반도체층(130)과 연결된다. 도 1을 참조하면, 층간 절연막(170)에 형성된 콘택홀을 통하여 소스 전극(150)과 드레인 전극(160)이 각각 산화물 반도체층(130)과 연결된다. 보다 구체적으로, 소스 전극(150)과 드레인 전극(160)은 각각 제2 산화물 반도체층(132)과 연결된다.
소스 전극(150) 및 드레인 전극(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(150) 및 드레인 전극(160)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
도 2의 박막 트랜지스터(200)는, 도 1의 박막 트랜지스터(100)와 비교하여, 기판(110) 상의 광차단층(180) 및 광차단층(180) 상의 버퍼층(121)을 더 포함한다.
광차단층(180)은 산화물 반도체층(130)과 중첩한다. 광차단층(180)은 외부로부터 박막 트랜지스터(200)의 산화물 반도체층(130)으로 입사되는 광을 차단하여, 외부 입사 광에 의한 산화물 반도체층(130)의 손상을 방지한다.
일반적으로 광차단층(180)은 금속과 같은 전기 전도성 물질로 만들어지기 때문에, 광 차단층(180)과 산화물 반도체층(130)을 절연시키기 위해 광 차단층(180) 상에 절연성을 갖는 버퍼층(121)이 배치된다.
이하, 도 3a 내지 3h를 참조하여, 박막 트랜지스터(200)의 제조방법을 설명한다. 도 3a 내지 3h는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 제조 공정도이다.
도 3a를 참조하면, 기판(110) 상에 광차단층(180)이 형성된다.
기판(110)으로 유리가 사용될 수 있고, 구부리거나 휠 수 있는 투명한 플라스틱이 사용될 수도 있다. 기판(110)으로 사용되는 플라스틱의 예로서, 폴리이미드가 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
박막 트랜지스터 형성을 위한 기판(110)으로 플라스틱 기판이 사용되는 경우, 플라스틱 기판이 유리와 같은 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서, 증착, 식각 등의 공정이 진행될 수 있다.
광차단층(180)은 외부로부터 입사되는 광에 의한 산화물 반도체층(130)의 손상을 방지한다. 광차단층(180)은 빛을 반사하거나 흡수하는 물질로 만들어질 수 있는데, 예를 들어, 금속과 같은 전기 전도성 물질로 만들어질 수 있다.
도 3b를 참조하면, 광차단층(180)을 포함하는 기판(110) 상에 버퍼층(121)이 형성된다. 그에 따라 제1 증착 대상 기판(101)이 만들어진다.
다음, 기판(110) 상에 산화물 반도체층(130)이 형성된다. 도 3c, 3d, 3e를 참조하면, 산화물 반도체층(130)은 기판(110) 상의 버퍼층(121)에 형성되며, 평면상으로 광차단층(180)과 중첩한다.
이하, 도 도 3c, 3d, 3e, 4a 및 4b를 참조하여, 산화물 반도체층(130) 형성 과정을 보다 상세히 설명한다.
먼저, 도 3c 및 도 4a를 참조하면, 챔버(10) 내의 산소 기체(O2) 질소 기체(N2) 분위기 하에서 스퍼터링 증착(sputtering deposition)에 의해 기판(110) 상에 제1 산화물 반도체 물질층(131a)이 형성된다. 보다 구체적으로, 기판(110) 상의 버퍼층(121) 위에 제1 산화물 반도체 물질층(131a)이 형성된다.
제1 산화물 반도체 물질층(131a)은 산화물 반도체 물질 및 질소(N)를 포함한다. 제1 산화물 반도체 물질층(131a)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계 등의 산화물 반도체 물질 및 질소(N)에 의하여 만들어질 수 있다.
도 4a는 산화물 반도체층(131) 형성을 위한 스퍼터링 증착을 설명하는 개략도이다. 도 4a를 참조하면, 기판 상(110)에 광차단층(180) 및 버퍼층(121)이 형성되어 이루어진 제1 증착 대상 기판(101)이 챔버(10)로 도입된다.
도 4a에 도시된 챔버(10)의 음극(cathode)에는 스퍼터링 타겟(sputtering target)이 배치된다. 스퍼터링 타겟으로 산화물 반도체층 형성을 위한 금속이 사용된다. 예를 들어, 스퍼터링 타겟은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함한다. 챔버(10)의 양극(anode)에는, 제1 증착 대상 기판(101)이 위치한다.
제1 산화물 반도체 물질층(131a) 형성하는 단계에서 챔버(10)로 아르곤 기체(Ar), 산소 기체(O2) 및 질소 기체(N2)가 공급된다. 챔버(10)로 공급된 아르곤 기체(Ar), 산소 기체(O2) 및 질소 기체(N2)에 의해 챔버(10) 내에 플라즈마가 형성되고, 플라즈마에 의한 스퍼터링 증착에 의해 증착 대상 기판(101) 상에 제1 산화물 반도체 물질층(131a)이 형성된다. 그 결과, 제2 증착 대상 기판(102)이 형성된다.
스퍼터링 증착에 의해, 제1 산화물 반도체 물질층(131a)의 전 영역에 질소가 분포될 수 있다.
챔버(10)로 공급되는 질소 기체(N2)의 유량은 챔버(10)로 공급되는 전체 기체 유량의 1 내지 50%이다. 질소 기체(N2)의 유량이 전체 기체의 유량 대비 1% 미만인 경우, 제1 산화물 반도체 물질층(131a)에 질소의 함량이 부족하여, 제1 산화물 반도체층(131)이 우수한 막 안정성을 가지지 못할 수 있으며, 제1 산화물 반도체층(131)에서 제2 산화물 반도체층(132)으로 질소가 충분히 공급되지 못할 수 있다. 반면, 질소 기체(N2)의 유량이 전체 기체(O2)의 유량 대비 50%를 초과하는 경우, 과도한 질소로 인하여 제1 산화물 반도체 물질층(131a)의 막 안정성이 저하될 수 있다.
제1 산화물 반도체 물질층(131a)을 형성하는 단계에, 질소 기체(N2)의 유량이 전체 기체의 유량 대비 1 내지 50% 로 조정됨에 따라, 제1 산화물 반도체 물질층(131a)에 의하여 형성되는 제1 산화물 반도체층(131)은 원자수 기준으로 1 내지 5 원자%(at%) 농도의 질소(N)를 포함할 수 있다.
또한, 제1 산화물 반도체 물질층(131a)은 3 내지 50nm의 두께를 가지도록 형성된다. 그 결과, 제1 산화물 반도체층(132)이 3 내지 50nm의 두께를 가질 수 있다.
도 3d 및 도 4b를 참조하면, 챔버(10) 내의 산소 기체(O2) 분위기 하에서 스퍼터링 증착(sputtering deposition)에 의해 제1 산화물 반도체 물질층(131a) 상에 제2 산화물 반도체 물질층(132a)이 형성된다.
제2 산화물 반도체 물질층(132a)은, 예를 들어, IZO(InZnO)계, IGO (InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO (GaZnO)계 및 ITZO (InSnZnO)계 산화물 반도체 물질 중 적어도 하나에 의하여 만들어질 수 있다. 예를 들어, 제1 산화물 반도체 물질층(131a) 형성에 사용된 것과 동일한 산화물 반도체 물질에 의해 제2 산화물 반도체 물질층(132a)이 만들어질 수 있다.
도 4b는 제2 산화물 반도체층(132) 형성을 위한 스퍼터링 증착을 설명하는 개략도이다.
도 4b를 참조하면, 챔버(10) 내의 산소 기체(O2) 함유 분위기 하에서 스퍼터링 증착에 의해 제1 산화물 반도체 물질층(131a) 상에 제2 산화물 반도체 물질층(132a)이 형성된다. 제1 산화물 반도체 물질층(131a) 형성 단계와 제2 산화물 반도체 물질층(132a) 형성 단계는 동일 챔버(10)에서 연속 공정으로 이루어질 수 있다.
도 4b에서, 챔버(10)의 음극(cathode)에 스퍼터링 타겟(sputtering target)이 배치된다. 스퍼터링 타겟으로 산화물 반도체층 형성을 위한 금속이 사용된다. 예를 들어, 스퍼터링 타겟은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함한다. 챔버(10)의 양극(anode)에 제2 증착 대상 기판(102)이 배치된다.
스퍼터링 증착을 위해, 스퍼터링 가스가 챔버(10)로 도입된다. 제2 산화물 반도체 물질층(132a)을 형성을 위한 스퍼터링 가스로 아르곤(Ar) 및 산소 기체(O2)가 사용된다. 챔버(10) 내에 플라즈마가 형성되고, 플라즈마에 의한 스퍼터링 증착에 의해, 제1 산화물 반도체 물질층(131a) 상에 제2 산화물 반도체 물질층(132a)이 형성된다.
제2 산화물 반도체 물질층(132a)은 5 내지 30nm의 두께로 형성된다. 그에 따라, 제2 산화물 반도체층(132)이 5 내지 30nm의 두께로 형성될 수 있다.
도 3e를 참조하면, 제1 산화물 반도체 물질층(131a) 및 제2 산화물 반도체 물질층(132a)이 패터닝되어, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)이 각각 형성된다. 그에 따라, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)을 포함하는 산화물 반도체층(130)이 만들어진다.
도 3f를 참조하면, 산화물 반도체층(130) 상에 게이트 절연막(120) 및 게이트 전극(140)이 형성된다. 게이트 전극(140)은 산화물 반도체층(130)과 절연되어, 산화물 반도체층(130)과 적어도 일부 중첩하도록 형성된다. 게이트 절연막(120)은 게이트 전극(140)과 산화물 반도체층(130) 사이에서 게이트 전극(140)과 산화물 반도체층(130)을 절연시킨다. 게이트 전극(140) 형성 후, 산화물 반도체층(130) 중 게이트 전극(140)으로부터 노출된 영역이 도체화될 수 있다. 도체화에 의해 소스 전극 연결부 및 드레인 전극 연결부가 만들어진다.
도 3g를 참조하면, 게이트 전극(140) 상에 층간 절연막(170)이 형성된다. 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
도 3h를 참조하면, 층간 절연막(170) 상에 소스 전극(150)과 드레인 전극(160)이 형성된다. 소스 전극(150)과 드레인 전극(160)은 서로 이격되어 각각 산화물 반도체층(130)과 연결된다. 그 결과, 도 3h에 도시된 바와 같은 박막 트랜지스터(200)가 만들어진다.
도 5은 본 발명의 또 다른 일 실시예에 따른 표시장치(300)의 개략적인 단면도이다.
도 5에는 도 2의 박막 트랜지스터(200)를 포함하는 표시장치(300)가 도시되어 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 도 1에 도시된 박막 트랜지스터(100)가 도 5의 표시장치(300)에 적용될 수도 있다.
도 5을 참조하면, 표시장치(300)는 기판(110), 기판(110) 상에 배치된 박막 트랜지스터(200), 박막 트랜지스터(200)와 연결된 제1 전극(271)을 포함한다. 또한, 표시장치(300)는 제1 전극(271) 상에 배치된 유기층(272) 및 유기층(272) 상에 배치된 제2 전극(273)을 포함한다.
구체적으로, 기판(110)은 유리 또는 플라스틱으로 만들어질 수 있다. 기판(110)상 광차단층(180)이 배치되고, 광차단층(180) 상에 버퍼층(121)이 배치된다.
박막 트랜지스터(200)는 기판(110) 상의 버퍼층(121) 상에 배치된다. 박막 트랜지스터(200)는 기판(110) 상의 산화물 반도체층(130), 산화물 반도체층(130)과 절연되어 산화물 반도체층(130)의 적어도 일부와 중첩하는 게이트 전극(140), 산화물 반도체층(130)과 연결된 소스 전극(150), 및 소스 전극(150)과 이격되어 산화물 반도체층(130)과 연결된 드레인 전극(160)을 포함한다. 산화물 반도체층(130)은 제1 산화물 반도체층(131) 및 제1 산화물 반도체층(131) 상의 제2 산화물 반도체층(132)를 포함한다. 제1 산화물 반도체층(131)은 제1 산화물 반도체층은 원자수 기준으로 1 내지 5 원자% 농도의 질소를 포함한다. 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)보다 낮은 질소 농도를 가지며, 게이트 전극(140)과 가까워질수록 낮아지는 질소 농도의 구배를 갖는다.
평탄화막(190)은 박막 트랜지스터(200) 상에 배치되어 기판(110)의 상부를 평탄화시킨다. 평탄화막(190)은 감광성을 갖는 아크릴 수지와 같은 유기 절연 물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
제1 전극(271)은 평탄화막(190) 상에 배치된다. 제1 전극(271)은 평탄화막(190)에 구비된 콘택홀을 통해 박막 트랜지스터(200)의 드레인 전극(160)과 연결된다.
뱅크층(250)은 제1 전극(271) 및 평탄화막(190) 상에 배치되어 화소 영역 또는 발광 영역을 정의한다. 예를 들어, 뱅크층(250)이 복수의 화소들 사이의 경계 영역에 매트릭스 구조로 배치됨으로써, 뱅크층(250)에 의해 화소 영역이 정의될 수 있다.
유기층(272)은 제1 전극(271) 상에 배치된다. 유기층(272)은 뱅크층(250) 상에도 배치될 수 있다. 즉, 유기층(272)은 화소 별로 분리되지 않고 인접하는 화소 사이에 서로 연결될 수 있다.
유기층(272)은 유기 발광층을 포함한다. 유기층(272)은 하나의 유기 발광층을 포함할 수도 있고, 상하로 적층된 2개의 유기 발광층 또는 그 이상의 유기 발광층을 포함할 수도 있다. 이러한 유기층(272)에서는 적색, 녹색 및 청색 중 어느 하나의 색을 갖는 광이 방출될 수 있으며, 백색(White) 광이 방출될 수도 있다.
제2 전극(273)은 유기층(272) 상에 배치된다.
제1 전극(271), 유기층(272) 및 제2 전극(273)이 적층되어 유기 발광 소자(270)가 이루어질 수 있다. 유기 발광 소자(270)는 표시장치(300)에서 광량 조절층 역할을 할 수 있다.
도시되지 않았지만, 유기층(272)이 백색(White) 광을 발광하는 경우, 개별 화소는 유기층(272)에서 방출되는 백색(White) 광을 파장 별로 필터링하기 위한 컬러 필터를 포함할 수 있다. 컬러 필터는 광의 이동경로 상에 형성된다. 유기층(272)에서 방출된 광이 하부의 기판(110) 방향으로 진행하는 소위 바텀 에미션(Bottom Emission) 방식인 경우에는 컬러 필터가 유기층(272)의 아래에 배치되고, 유기층(272)에서 방출된 광이 상부의 제2 전극(273) 방향으로 진행하는 소위 탑 에미션(Top Emission) 방식인 경우에는 컬러 필터가 유기층(272)의 위에 배치된다.
도 6는 본 발명의 또 다른 일 실시예에 따른 표시장치(400)의 개략적인 단면도이다.
도 6을 참조하면, 본 발명의 또 다른 일 실시예에 따른 표시장치(400)는 기판(110), 기판(110) 상에 배치된 박막 트랜지스터(200), 박막 트랜지스터(200)와 연결된 제1 전극(381)을 포함한다. 또한, 표시장치(400)는 제1 전극(381) 상의 액정층(382) 및 액정층(382) 상의 제2 전극(383)을 포함한다.
액정층(382)은 광량 조절층으로 작용한다. 이와 같이, 도 6에 도시된 표시장치(400)는 액정층(382)을 포함하는 액정 표시장치다.
구체적으로, 도 6의 표시장치(400)는, 기판(110), 박막 트랜지스터(200), 평탄화막(190), 제1 전극(381), 액정층(382), 제2 전극(383), 배리어층(320), 컬러필터(341, 342), 차광부(350) 및 대향 기판(310)을 포함한다.
기판(110)은 유리 또는 플라스틱으로 만들어질 수 있다. 기판(110)상에 광차단층(180)이 배치되고, 광차단층(180)에 제1 절연막(121)이 배치된다.
박막 트랜지스터(200)는 기판(110) 상의 버퍼층(121) 상에 배치된다. 박막 트랜지스터(200)는 이미 설명되었으므로 이에 대한 상세한 설명은 생략된다.
평탄화막(190)은 박막 트랜지스터(200) 상에 배치되어 기판(110)의 상부를 평탄화시킨다.
제1 전극(381)은 평탄화막(190) 상에 배치된다. 제1 전극(381)은 평탄화막(190)에 구비된 콘택홀(CH)을 통해 박막 트랜지스터(200)의 드레인 전극(160)과 연결된다.
대향 기판(310)은 기판(110)에 대향되어 배치된다.
대향 기판(310) 상에 차광부(350)가 배치된다. 차광부(350)는 복수의 개구부들을 갖는다. 복수의 개구부들은 화소 전극인 제1 전극(381)에 대응하여 배치된다. 차광부(350)는 개구부들을 제외한 부분에서의 광을 차단한다. 차광부(350)는 반드시 필요한 것은 아니며, 생략될 수도 있다.
컬러필터(341, 342)는 대향 기판(310) 상에 배치되며, 백라이트부(미도시)로부터 입사된 광의 파장을 선택적으로 차단한다. 구체적으로, 컬러필터(341, 342)는 차광부(350)에 의해 정의되는 복수의 개구부에 배치될 수 있다. 각각의 컬러필터(341, 342)는 적색, 녹색, 청색 중 어느 하나의 색을 표현할 수 있다. 각각의 컬러필터(341, 342)는 적색, 녹색, 청색 이외의 다른 색을 표현할 수도 있다.
컬러필터(341, 342)와 차광부(350) 상에 배리어층(320)이 배치될 수 있다. 배리어층(320)은 생략될 수 있다.
제2 전극(383)은 배리어층(320) 상에 배치된다. 예를 들어, 제2 전극(383)은 대향 기판(310)의 전면에 위치할 수 있다. 제2 전극(383)은 ITO 또는 IZO 등의 투명한 도전물질로 이루어질 수 있다.
제1 전극(381)과 제2 전극(383)은 대향되어 배치되며, 그 사이에 액정층(382)이 배치된다. 제2 전극(383)은 제1 전극(381)과 함께 액정층(382)에 전계를 인가한다.
기판(110)과 대향 기판(310) 사이의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 그 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 기판(110)의 하부면과 대향 기판(310)의 하부면에 각각 편광판이 배치될 수 있다.
이하, 실시예, 비교예 및 시험예를 참조하여 본 발명을 보다 상세히 설명한다.
[ 실시예 1]
유리로 된 기판(110) 상에 스퍼터링 증착 의해 10nm 두께의 제1 산화물 반도체 물질층(131a)을 형성하고 그 위에 스퍼터링 증착에 의해 20nm 두께의 제2 산화물 반도체 물질층(132a)을 형성하였다. 다음, 제1 산화물 반도체 물질층(131a) 및 제2 산화물 반도체 물질층(132a)을 패터닝 하여 각각 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)을 형성함으로써, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)을 포함하는 산화물 반도체층(130)을 제조하였다. 제1 산화물 반도체층(131)은 원자수 기준으로 인듐(In)과 아연(Zn)의 비가 9:1인 IZO계 산화물 반도체 물질 및 질소(N)를 포함하도록 형성되었다. 제2 산화물 반도체층(132)은 원자수 기준으로 인듐(In)과 아연(Zn)의 비가 9:1인 IZO계 산화물 반도체 물질로 형성되었다. 스퍼터링 증착에 의해 제1 산화물 반도체층(131)을 형성하기 위해, 아르곤 기체, 산소 기체 및 질소 기체가 사용되었으며, 이들의 유량은 각각 50sccm으로 조정되었다. 또한, 스퍼터링 증착에 의해 제2 산화물 반도체층(132)을 형성하기 위해, 아르곤 기체 및 산소 기체가 사용되었으며, 이들의 유량은 각각 50sccm으로 조정되었다.
다음, 산화물 반도체층(130) 상에 실리콘 질화물로 된 게이트 절연막(120) 및 Mo/Ti의 합금으로 이루어진 100nm 두께의 게이트 전극(140)을 형성하고, 그 위에 실리콘 산화물로 된 층간 절연막(170)을 형성하였다. 다음, Mo/Ti 합금을 이용하여 100nm 두께의 소스 전극(150)과 드레인 전극(160)을 형성하여 실시예 1의 박막 트랜지스터를 제조하였다. 실시예 1을 제조할 때, 하나의 유리 기판(110)에 9개의 박막 트랜지스터가 제조되었다.
[ 비교예 1]
산화물 반도체층(130) 중 제1 산화물 반도체층(131)을 형성하지 않고 10nm 두께의 제2 산화물 반도체층(132)만을 형성하였다는 것을 제외하고, 실시예 1과 동일하게 박막 트랜지스터를 제조한 후, 이를 비교예 1이라 하였다. 이 때, 하나의 유리 기판(110)에 9개의 박막 트랜지스터를 제조하였으나, 4개의 박막 트랜지스터에서 산화물 반도체층(130)의 유실이 발생되어, 5개의 박막 트랜지스터만이 완성품으로 제조되었다.
[ 비교예 2]
제2 산화물 반도체층(132)의 두께가 20nm인 것을 제외하고 비교예 1과 동일하게 박막 트랜지스터를 제조한 후 이를 비교예 2라 하였다. 이 때, 비교예 2를 제조할 때 하나의 유리 기판(110)에 9개의 박막 트랜지스터가 제조되었다.
[ 시험예 1] 질소 농도 측정
실시예 1의 박막 트랜지스터에 대하여 산화물 반도체층(130)의 깊이(depth)에 따른 상대적인 질소 농도를 측정하였다.
이때, TOF-SIMS (Time of Flight Secondary Ion Mass Spectrometry, 비행 시간형 2차 이온 질량분석기)를 이용하였다. TOF-SIMS는 일정한 에너지를 가진 일차 이온을 고체표면에 입사시킨 후 방출되어 나오는 이차이온을 분석하여 재료 표면을 구성하고 있는 원자나 분석을 분석하는 장치이다.
구체적으로, 실시예 1에서 제조된 하나의 박막 트랜지스터에 대해, 산화물 반도체층(130)의 표면에 일정한 에너지를 가하면서 표면을 식각하여, 이 때 방출되는 이온을 분석함으로써, 산화물 반도체층(130)의 표면으로부터의 깊이에 따른 상대적인 질소 농도를 측정하였다. 그 결과는 도 7에 도시되어 있다.
도 7은 산화물 반도체층의 깊이에 따른 상대적인 질소 함량 그래프이다. 도 7에 도시된 그래프에 있어서, 가로축은 산화물 반도체층(130)의 표면으로부터의 깊이(depth)를 나타낸다. 도 7의 그래프에서 깊이 0 내지 20nm의 범위는 제2 산화물 반도체층(132)에 해당되고, 깊이 20 내지 30nm의 범위는 제1 산화물 반도체층(131)에 해당된다. 세로축은 상대적인 질소 농도로서, TOF-SIMS 측정에서 검출된 질소 원자수에 대응된다.
도 7를 참조하면, 제1 산화물 반도체층(131)(깊이 20 내지 30nm의 범위)에서 질소 농도가 비교적 일정하게 유지되며, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)의 경계면(깊이 20nm 근처)에서 표면(깊이 0nm)을 향하는 방향을 질소 농도가 급격하게 낮아지며, 제2 산화물 반도체층(132)(깊이 0 내지 20nm의 범위)에서도 표면(깊이 0nm)을 향하는 방향을 따라 질소 농도가 점진적으로 낮아지는 확인할 수 있다.
[ 시험예 2] 문턱전압 ( Vth ) 측정
실시예 1, 비교예 1 및 비교예 2의 박막 트랜지스터에 대해 문턱전압(Vth)을 측정하였다. 문턱전압(Vth) 측정을 위해, -20V 내지 +20V 범위의 게이트 전압(Gate Voltage)을 인가하면서 드레인 전류(Drain Current)를 측정하였다. 소스 전극(150)과 드레인 전극(160) 사이에는 0.1V 및 10V의 전압이 인가되었다. 그 결과는 도 8a, 8b 및 8c에 도시되어 있다.
도 8a, 8b 및 8c는 각각 비교예 1, 비교예 2 및 실시예 1의 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과이다. 도 8a, 8b 및 8c에서 V10은 소스 전극(150)과 드레인 전극(160) 사이에 10V의 전압이 인가된 경우를 나타내고, V0.1은 소스 전극(150)과 드레인 전극(160) 사이에 0.1V의 전압이 인가된 경우를 나타낸다.
도 8a를 참조하면, 비교예 1의 박막 트랜지스터는 양호한 문턱전압(Vth) 특성을 나타냄을 알 수 있다. 다만, 비교예 1의 경우, 박막 트랜지스터 제조 과정에서 불량이 발생되어 미완성 제품이 발생됨을 확인하였다.
도 8b를 참조하면, 비교예 2의 박막 트랜지스터에 대해서는 문턱전압(Vth) 측정이 불가능함을 알 수 있다. 도 8b의 결과로부터, 산화물 반도체층(130)이 지지층인 제1 산화물 반도체층(131)을 포함하지 않고, 제2 산화물 반도체층(132)이 인듐(In)을 포함하고 질소를 포함하지 않으며 20nm 두께를 갖는 경우, 박막 트랜지스터가 제대로 기능하지 못함을 확인할 수 있다.
도 8c 참조하면, 실시예 1에 따른 박막 트랜지스터의 경우, 문턱전압(Vth)이 음(-)의 방향으로 쉬프트 되기는 하였지만, 양호한 문턱전압(Vth) 특성을 나타냄을 확인할 수 있다.
[ 시험예 3] PBTS 측정
PBTS(Positive Bias Temperature Stress)는 정극성(+)의 바이어스 전압 및 일정 온도가 인가되는 조건에서의 스트레스를 의미한다. PBTS를 측정을 위해, 비교예 1 및 실시예 1의 박막 트랜지스터에 60℃ 및 100℃의 온도 스트레스를 가하면서 문턱전압(Vth) 변화를 측정하였다. 그 결과는 도 9a 및 9b에 도시되어 있다.
도 9a 및 9b는 각각 60℃ 및 100℃에서의 PBTS 측정 그래프이다. 도 9a 및 9b에서 "A1"은 실시예 1에 따른 박막 트랜지스터의 문턱전압(Vth) 측정 결과이고, "B1"은 비교예 1에 따른 박막 트랜지스터의 문턱전압(Vth) 측정 결과이다.
도 9a를 참조하면, 60℃의 온도 스트레스가 가해지는 경우, 실시예 1 및 비교예 1에 따른 박막 트랜지스터는 정상적인 PBTS 특성을 나타내는 것으로 확인되었다.
도 9b를 참조하면, 100℃의 온도 스트레스를 가해지는 경우, 실시예 1의 박막 트랜지스터는 정상적인 PBTS 특성을 나타내는 반면, 비교예 1의 박막 트랜지스터는 문턱전압(Vth)이 음의 값으로 감소하는 비정상적인 PBTS 특성을 나타내는 것을 확인할 수 있다. 이와 같이, 비교예 1의 박막 트랜지스터는 고온에서 예측 불가능한 문턱전압 특성을 나타내는 바, 고온에서의 신뢰성이 좋지 않음을 확인할 수 있다.
[실시예 2 내지 7]
실시예 1의 제조방법에 따르되, 산화물 반도체층(130)을 구성하는 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)을 하기 표 1에 개시된 두께로 형성하여 실시예 2 내지 7의 박막 트랜지스터를 제조하였다.
이와 같이 제조된 실시예 2, 3, 4, 5, 6 및 7의 박막 트랜지스터에 대하여 시험예 2와 동일한 방법으로 문턱 전압(Vth)을 측정하여 그 결과를 도 10a, 10b, 10c, 10d, 10e 에 10f 각각 도시하고, 문턱전압(Vth) 값을 표 1에 기재하였다. 도 10a, 10b, 10c, 10d, 10e 에 10f를 참조하면, 실시예 2, 3, 4, 5, 6 및 7의 박막 트랜지스터는 양호한 문턱전압(Vth) 특성을 가진다는 것을 확인할 수 있다. 또한, 실시예 1 내지 7 및 비교예 1의 박막 트랜지스터에 대하여 전계 효과 이동도(Field Effect Mobility)를 측정하여 그 결과를 표 1에 개시하였다(표 1의 이동도).
구분 제1층 두께
(nm)		 제2층 두께
(nm)		 산화물 반도체
물질		 이동도
(cm2/V*s)		 문턱전압
(V)
실시예 1 10 20 In:Zn=9:1 28.8 -0.32
실시예 2 3 10 In:Zn=9:1 33.9 -0.03
실시예 3 5 10 In:Zn=9:1 25.7 0.26
실시예 4 10 10 In:Zn=9:1 15.1 0.31
실시예 5 3 15 In:Zn=9:1 40.1 -0.13
실시예 6 5 15 In:Zn=9:1 38.8 -1.33
실시예 7 10 15 In:Zn=9:1 23.4 0.15
비교예 1 0 10 In:Zn=9:1 36.3 -0.32
비교예 2 0 20 In:Zn=9:1 측정 불가 측정 불가
표 1을 참조하면, 실시예 1 내지 7의 박막 트랜지스터는 모두 우수한 이동도를 가져, 표시장치의 박막 트랜지스터로 사용될 수 있음을 알 수 있다.
이와 같이, 본 발명의 일 실싱예에 따른 박막 트랜지스터는 우수한 신뢰성 및 동작 특성을 갖는다. 또한. 이러한 박막 트랜지스터를 포함하는 본 발명의 일 실시예에 따른 표시장치는 우수한 신뢰성을 가질 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200: 박막 트랜지스터
110: 기판 120: 게이트 절연막
120: 버퍼층 130: 산화물 반도체층
131: 제1 산화물 반도체층 132: 제2 산화물 반도체층
140: 게이트 전극 150: 소스 전극
160: 드레인 전극 180: 광 차단층
250: 뱅크층 270: 유기 발광 소자
271, 381: 제1 전극 272: 유기층
273, 383: 제2 전극 310: 대향 기판
341, 342: 컬러 필터 350: 차광부
382: 액정층 300, 400: 표시장치

Claims (10)

  1. 기판 상의 산화물 반도체층;
    상기 산화물 반도체층과 절연되어, 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극;
    상기 산화물 반도체층과 연결된 소스 전극; 및
    상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극;을 포함하며,
    상기 산화물 반도체층은 상기 기판 상의 제1 산화물 반도체층; 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;을 포함하고,
    상기 제1 산화물 반도체층은 원자수 기준으로 1 내지 5 원자% 농도의 질소를 포함하며,
    상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층보다 낮은 질소 농도를 가지며, 상기 게이트 전극과 가까워질수록 낮아지는 질소 농도의 구배를 갖는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 산화물 반도체층은 3 내지 50nm의 두께를 갖는, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층은 비경절질인, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층은 인듐(In)-질소(N) 결합을 포함하고,
    상기 제1 산화물 반도체층에서의 인듐(In)-질소(N) 결합의 비율은 상기 제2 산화물 반도체층에서의 인듐(In)-질소(N) 결합의 비율보다 높은, 박막 트랜지스터:
    여기서, 상기 제1 산화물 반도체층의 인듐(In)-질소(N) 결합의 비율은 상기 제1 산화물 반도체층에 포함된 인듐(In) 원소 중 질소(N)와 결합하고 있는 비율을 의미하고,
    상기 제2 산화물 반도체층의 인듐(In)-질소(N) 결합의 비율은 상기 제2 산화물 반도체층에 포함된 인듐(In) 원소 중 질소(N)와 결합하고 있는 비율을 의미한다.
  5. 제1항에 있어서,
    상기 기판 상의 광차단층; 및
    상기 광차단층 상의 버퍼층;을 더 포함하며,
    상기 광차단층은 상기 산화물 반도체층과 중첩하는, 박막 트랜지스터.
  6. 기판 상에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층과 절연되어 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극을 형성하는 단계; 및
    상기 산화물 반도체층과 각각 연결되며, 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하며,
    상기 산화물 반도체층을 형성하는 단계는,
    챔버 내의 산소 기체 및 질소 기체 분위기 하에서 스퍼터링 증착(sputtering deposition)에 의해 상기 기판 상에 제1 산화물 반도체 물질층을 형성하는 단계;
    챔버 내의 산소 기체 분위기 하에서 스퍼터링 증착에 의해 상기 제1 산화물 반도체 물질층 상에 제2 산화물 반도체 물질층을 형성하는 단계; 및
    상기 제1 산화물 반도체 물질층 및 제2 산화물 반도체 물질층을 패터닝하여 제1 산화물 반도체층 및 제2 산화물 반도체층을 각각 형성하는 단계;를 포함하며,
    상기 제1 산화물 반도체층은 원자수 기준으로 1 내지 5 원자% 농도의 질소를 포함하며,
    상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층보다 낮은 질소 농도를 가지며, 상기 게이트 전극과 가까워질수록 낮아지는 질소 농도의 구배를 갖는,
    박막 트랜지스터의 제조방법.
  7. 제6항에 있어서,
    상기 제1 산화물 반도체 물질층을 형성하는 단계에서, 상기 챔버로 아르곤 기체, 산소 기체 및 질소 기체가 공급되며,
    상기 챔버로 공급되는 질소 기체의 유량은 상기 챔버로 공급되는 전체 기체 유량의 1 내지 50%인, 박막 트랜지스터의 제조방법.
  8. 제6항에 있어서,
    상기 제1 산화물 반도체층은 3 내지 50nm의 두께로 형성되는, 박막 트랜지스터의 제조방법.
  9. 제6항에 있어서,
    상기 산화물 반도체층을 형성하는 단계 전에,
    상기 기판 상에 광차단층을 형성하는 단계; 및
    상기 광차단층 상에 버퍼층을 형성하는 단계;를 더 포함하는, 박막 트랜지스터의 제조방법.
  10. 기판;
    상기 기판 상의 박막 트랜지스터; 및
    상기 박막 트랜지스터와 연결된 제1 전극;을 포함하며,
    상기 박막 트랜지스터는,
    상기 기판 상의 산화물 반도체층;
    상기 산화물 반도체층과 절연되어, 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극;
    상기 산화물 반도체층과 연결된 소스 전극; 및
    상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극;을 포함하며,
    상기 산화물 반도체층은 상기 기판 상의 제1 산화물 반도체층; 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;을 포함하고,
    상기 제1 산화물 반도체층은 원자수 기준으로 1 내지 5 원자% 농도의 질소를 포함하며,
    상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층보다 낮은 질소 농도를 가지며, 상기 게이트 전극과 가까워질수록 낮아지는 질소 농도의 구배를 갖는, 표시장치.
KR1020170169696A 2017-12-11 2017-12-11 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 KR102446301B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170169696A KR102446301B1 (ko) 2017-12-11 2017-12-11 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
US16/211,151 US10741697B2 (en) 2017-12-11 2018-12-05 Thin film transistor having supporting layer, method for manufacturing the same and display device comprising the same
CN201811510684.4A CN110034191B (zh) 2017-12-11 2018-12-11 薄膜晶体管、其制造方法及包括该薄膜晶体管的显示装置
KR1020220117849A KR102578422B1 (ko) 2017-12-11 2022-09-19 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170169696A KR102446301B1 (ko) 2017-12-11 2017-12-11 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020220117849A Division KR102578422B1 (ko) 2017-12-11 2022-09-19 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치

Publications (2)

Publication Number Publication Date
KR20190069210A true KR20190069210A (ko) 2019-06-19
KR102446301B1 KR102446301B1 (ko) 2022-09-23

Family

ID=66696419

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020170169696A KR102446301B1 (ko) 2017-12-11 2017-12-11 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR1020220117849A KR102578422B1 (ko) 2017-12-11 2022-09-19 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020220117849A KR102578422B1 (ko) 2017-12-11 2022-09-19 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치

Country Status (3)

Country Link
US (1) US10741697B2 (ko)
KR (2) KR102446301B1 (ko)
CN (1) CN110034191B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113097258A (zh) * 2021-03-22 2021-07-09 深圳市华星光电半导体显示技术有限公司 显示面板及显示面板的制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102446301B1 (ko) * 2017-12-11 2022-09-23 엘지디스플레이 주식회사 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165528A (ja) * 2004-11-10 2006-06-22 Canon Inc 画像表示装置
JP2013149965A (ja) * 2011-12-23 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置
KR20140102043A (ko) * 2013-02-13 2014-08-21 엘지디스플레이 주식회사 표시장치 및 이의 제조방법
JP2015005773A (ja) * 2009-11-28 2015-01-08 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060109089A1 (en) * 2004-11-23 2006-05-25 Boehm Travis A Sports timer actuation system
KR100975204B1 (ko) * 2008-08-04 2010-08-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101671952B1 (ko) 2010-07-23 2016-11-04 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
TWI562379B (en) * 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
US8629496B2 (en) * 2010-11-30 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8823092B2 (en) * 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2013254948A (ja) * 2012-05-09 2013-12-19 Kobe Steel Ltd 薄膜トランジスタおよび表示装置
KR102295737B1 (ko) * 2012-05-10 2021-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스
US9620592B2 (en) * 2015-02-12 2017-04-11 International Business Machines Corporation Doped zinc oxide and n-doping to reduce junction leakage
US10714633B2 (en) * 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
DE112017000905T5 (de) * 2016-02-18 2018-10-25 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren dafür, Anzeigevorrichtung und elektronisches Gerät
KR102446301B1 (ko) * 2017-12-11 2022-09-23 엘지디스플레이 주식회사 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165528A (ja) * 2004-11-10 2006-06-22 Canon Inc 画像表示装置
JP2015005773A (ja) * 2009-11-28 2015-01-08 株式会社半導体エネルギー研究所 半導体装置
JP2013149965A (ja) * 2011-12-23 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置
KR20140102043A (ko) * 2013-02-13 2014-08-21 엘지디스플레이 주식회사 표시장치 및 이의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113097258A (zh) * 2021-03-22 2021-07-09 深圳市华星光电半导体显示技术有限公司 显示面板及显示面板的制备方法

Also Published As

Publication number Publication date
CN110034191A (zh) 2019-07-19
KR20220131885A (ko) 2022-09-29
KR102446301B1 (ko) 2022-09-23
CN110034191B (zh) 2022-04-08
KR102578422B1 (ko) 2023-09-13
US20190181274A1 (en) 2019-06-13
US10741697B2 (en) 2020-08-11

Similar Documents

Publication Publication Date Title
KR102393552B1 (ko) 수소 차단막을 갖는 박막 트랜지스터 및 이를 포함하는 표시장치
KR102418493B1 (ko) 이차원 반도체를 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
KR102518392B1 (ko) 박막트랜지스터 어레이 기판
JP6599518B2 (ja) 酸化物半導体層を含む薄膜トランジスタ、その製造方法及び表示装置
KR102578422B1 (ko) 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
US8530893B2 (en) Display substrate and method of manufacturing the same
JP6768048B2 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法及び該薄膜トランジスタを含む表示装置
JP6654770B2 (ja) 薄膜トランジスタ基板及び表示装置
KR102654115B1 (ko) 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
JP6689355B2 (ja) 薄膜トランジスタ、その製造方法及びこれを含む表示装置
KR20150109009A (ko) 박막 트랜지스터 및 그 제조 방법
KR20140014546A (ko) 표시 장치 및 그 제조 방법
KR102487324B1 (ko) 수소 차단층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20190053338A (ko) 수소 차단용 도핑부를 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR102434908B1 (ko) 산화물 반도체층을 포함하는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20190063022A (ko) 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR102586429B1 (ko) 수소 차단용 보호막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20150092460A (ko) 박막 트랜지스터 및 그 제조 방법
KR20190068154A (ko) 도핑된 산화물 반도체층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right